DE102020132374A1 - Planare induktoren in ic-gehäusen - Google Patents

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DE102020132374A1
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metal feature
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Brandon C. MARIN
Tarek Ibrahim
Prithwish Chatterjee
Haifa Hariri
Yikang Deng
Sheng Li
Srinivas PIETAMBARAM
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Abstract

Ein integriertes Schaltungs-(IC-) Gehäusesubstrat, umfassend ein in ein dielektrisches Material eingebettetes magnetisches Material. Eine erste Oberfläche des dielektrischen Materials ist unter dem magnetischen Material und eine zweite Oberfläche des dielektrischen Materials, gegenüber der ersten Oberfläche, ist über dem magnetischen Material. Eine ein erstes Metallmerkmal umfassende Metallisierungsebene ist in das magnetische Material eingebettet. Ein zweites Metallmerkmal ist an einer Grenzfläche des magnetischen Materials und des dielektrischen Materials. Das zweite Metallmerkmal weist eine erste Seitenwand in Kontakt mit dem dielektrischen Material und eine zweite Seitenwand in Kontakt mit dem magnetischen Material auf.

Description

  • HINTERGRUND
  • Die Integration von induktiven Strukturen innerhalb von Integrierte-Schaltung (IC)-Gehäusesubstratmaterial ist wichtig zum Erhöhen der Leistungszufuhr in Hochleistungs-IC-Bauelementen. Induktive Strukturen mit magnetischem Material können in einer beliebigen Schicht in dem Gehäuse platziert werden, wodurch Architekturen von mehreren Typen ermöglicht werdenird. Beispielsweise können durch Strukturieren von leitfähigen Schichten innerhalb eines Gehäusesubstrats gebildete planare Induktoren innerhalb von magnetischem Kernmaterial eingebettet werden, das innerhalb von in einem Gehäusesubstrat gebildeten Hohlräumen integriert ist.
  • Die Integration von magnetischen Materialien in ein Gehäusesubstrat ist jedoch mit Prozess- und Architekturherausforderungen behaftet. Ein Bereich, für den die Integration von eingebetteten induktiven Strukturen eine Herausforderung darstellt, ist für kernlose Gehäuse, wobei Bahnen mit verbesserter Leistungszufuhr vollständig von magnetischem Material eingeschlossen sind. Das vollständige Verkapseln einer Bahn mit magnetischem Material kann mehrere Nutzentrennoperationen erfordern, beispielsweise um Zugang zu einer Rückseite des Gehäuseaufbaus zu erhalten, wo ergänzendes magnetisches Material über eine Bahn aufgebracht wird, die während des Vorderseitenaufbaus nur teilweise eingebettet wurde. In einigen Situationen muss dieses ergänzende magnetische Material möglicherweise von einer anderen magnetischen Zusammensetzung sein, was andere, mit einer Vielzahl von magnetischen Materialien assoziierte Komplikationen einführt.
  • Verfahren und Architekturen, die eine volle Kapselung ohne Nutzentrennung gestattet, und/oder ein einzelnes magnetisches Material würde ein Prozessrisiko reduzieren und Prozessflexibilität hinzufügen.
  • Figurenliste
  • Die Ausführungsformen der Offenbarung lassen sich umfassender anhand der unten angegebenen ausführlichen Beschreibung und anhand der beiliegenden Zeichnungen von verschiedenen Ausführungsformen der Offenbarung verstehen, die jedoch so verstanden werden sollten, dass sie die Offenbarung nicht auf die spezifischen Ausführungsformen beschränken, sondern nur der Erläuterung und dem Verständnis dienen.
  • Figuren, die als „Querschnitt“, „Profil“, „Plan“ und „isometrisch“ bezeichnet werden, entsprechen orthogonalen Ebenen innerhalb eines kartesischen Koordinatensystems. Somit werden Querschnitts- und Profilansichten in der x-z-Ebene genommen, Draufsichten werden in der x-y-Ebene genommen, und isometrische Ansichten werden in einem dreidimensionalen kartesischen Koordinatensystem (x-y-z) genommen. Wo angemessen, sind Zeichnungen mit Achsen beschriftet, um die Orientierung der Figuren anzuzeigen.
    • 1 veranschaulicht ein Prozessflussdiagramm von beispielhaften Verfahren zum Herstellen eines gehäuseintegrierten planaren Induktors (in 2A-2M dargestellt) gemäß einigen Ausführungsformen der Offenbarung.
    • Figen 2A-2M veranschaulichen Querschnitts- und Draufsichten von repräsentativen Strukturen, gebildet in unterschiedlichen Stadien eines beispielhaften Prozessflusses, zum Bilden eines Gehäusesubstrats, umfassend einen eingebetteten Induktor, gemäß einigen Ausführungsformen der Offenbarung.
    • 3A-3G veranschaulichen Querschnittsansichten von repräsentativen Strukturen, gebildet in verschiedenen Stadien eines beispielhaften Prozessflusses, zum Bilden eines Gehäusesubstrats, umfassend einen in ein Gehäuse eingebetteten Induktor, gemäß einigen Ausführungsformen der Offenbarung.
    • 4A-4G veranschaulichen Querschnittsansichten von repräsentativen Strukturen, gebildet in verschiedenen Stadien eines beispielhaften Prozessflusses, zum Bilden eines Gehäusesubstrats, umfassend einen in ein Gehäuse eingebetteten Induktor, gemäß einigen Ausführungsformen der Offenbarung.
    • 5A-5G veranschaulichen Querschnittsansichten von repräsentativen Strukturen, gebildet in verschiedenen Stadien eines beispielhaften Prozessflusses, zum Bilden eines Gehäusesubstrats, umfassend einen in ein Gehäuse eingebetteten Induktor, gemäß einigen Ausführungsformen der Offenbarung.
    • 6A-6R veranschaulichen Querschnittsansichten von repräsentativen Strukturen, gebildet in verschiedenen Stadien eines beispielhaften Prozessflusses, zum Bilden eines Gehäusesubstrats, umfassend einen in ein Gehäuse eingebetteten Induktor, gemäß einigen Ausführungsformen der Offenbarung.
    • 7 veranschaulicht eine Querschnittsansicht in der x-z-Ebene einer beispielhaften Gehäusebaugruppe, umfassend ein Gehäusesubstrat gekoppelt an einen IC-Chip und eine Host-Komponente, gemäß einigen Ausführungsformen der Offenbarung.
    • 8 veranschaulicht ein Blockdiagramm einer Recheneinrichtung, die einige Ausführungsformen der Offenbarung inkorporiert.
  • AUSFÜHRLICHE BESCHREIBUNG
  • Eine Bezugnahme in der Patentschrift auf „eine Ausführungsform“, „einige Ausführungsformen“ oder „andere Ausführungsformen“ bedeutet, dass ein bestimmtes Merkmal, eine bestimmte Struktur oder Charakteristik, in Verbindung mit den Ausführungsformen beschrieben, in mindestens einigen Ausführungsformen enthalten ist, aber nicht notwendigerweise allen Ausführungsformen. Die verschiedenen Vorkommen von „eine Ausführungsform“ oder „einige Ausführungsformen“ beziehen sich nicht notwendigerweise alle auf die gleichen Ausführungsformen. Falls die Patentschrift angibt, dass eine Komponente, ein Merkmal, eine Struktur oder eine Charakteristik enthalten sein „könnte“, ist es nicht erforderlich, dass die bestimmte Komponente, das bestimmte Merkmal, die bestimmte Struktur oder Charakteristik enthalten ist. Falls die Patentschrift oder der Anspruch sich auf „ein“ Element bezieht, bedeutet dies nicht, dass nur eines der Elemente vorliegt. Falls sich die Patentschrift oder der Anspruch auf „ein zusätzliches“ Element bezieht, schließt dies nicht aus, dass mehr als eines des zusätzlichen Elements vorliegt.
  • Hier kann sich der Ausdruck „Schaltung“ oder „Modul“ auf eine oder mehrere passive und/oder aktive Komponenten beziehen, die angeordnet sind, um miteinander zu kooperieren, um eine gewünschte Funktion bereitzustellen. Der Ausdruck „Signal“ kann sich auf mindestens ein Stromsignal, Spannungssignal, magnetisches Signal oder Daten-/Taktsignal beziehen.
  • Der Ausdruck „Mikroprozessor“ bezieht sich allgemein auf ein Integrierte-Schaltung(IC)-Gehäuse, umfassend eine zentrale Verarbeitungseinheit (CPU), eine Grafikverarbeitungseinheit (GPU), ein feldprogrammierbares Gatearray (FPGA) oder einen Mikrocontroller. Das Mikroprozessorgehäuse wird in der vorliegenden Offenbarung als ein „Mikroprozessor“ bezeichnet. Ein Mikroprozessorsockel nimmt den Mikroprozessor auf und koppelt ihn elektrisch an eine Leiterplatte (PCB).
  • Die Bedeutung von „ein/einer/eine“ und „der/die/das“ beinhaltet Pluralbezüge. Die Bedeutung von „in“ beinhaltet „in“ und „an“. Die vertikale Orientierung ist in der z-Richtung, und es versteht sich, dass sich die Rezitationen von „Oberseite“, „Boden“, „über“, „darüber“ und „darunter“ sich auf relative Positionen in der z-Dimension mit der üblichen Bedeutung beziehen. Im Allgemeinen beziehen sich „Oberseite“, „über“ und „darüber“ auf eine übergeordnete Position auf der z-Dimension, wohingegen sich „Boden“, „unter“ und „darunter“ auf eine untergeordnete Position auf der z-Dimension beziehen. Der Ausdruck „an“ wird in dieser Offenbarung verwendet, um anzuzeigen, dass sich ein Merkmal oder Objekt in einer übergeordneten Position relativ zu einem untergeordneten Merkmal oder einem untergeordneten Objekt und in direktem Kontakt damit befindet. Es versteht sich jedoch, dass Ausführungsformen nicht notwendigerweise auf die in der Figur dargestellten Orientierungen oder Konfigurationen beschränkt sind.
  • Die Ausdrücke „im Wesentlichen“, „nahe“, „ungefähr“, „bei und „etwa“ beziehen sich allgemein darauf, innerhalb von +/- 10% eines Zielwerts zu sein (sofern nicht spezifisch angegeben). Sofern nicht anderweitig angegeben, zeigt die Verwendung der Ordinaladjektive „erste/r/s“, „zweite/r/s“ und „dritte/r/s“ usw., um ein gemeinsames Objekt zu beschreiben, lediglich an, dass auf verschiedene Instanzen von gleichen Objekten Bezug genommen wird, und sollen nicht implizieren, dass die so beschriebenen Objekte sich in einer gegebenen Sequenz, entweder zeitlich, räumlich, vom Rang her oder auf beliebige andere Weise, befinden.
  • Zu Zwecken der vorliegenden Offenbarung bedeuten die Formulierungen „A und/oder B“ und „A oder B“ (A), (B) oder (A und B). Zu Zwecken der vorliegenden Offenbarung bedeutet die Formulierung „A, B und/oder C“ (A), (B), (C), (A und B), (A und C), (B und C) oder (A, B und C).
  • Es werden hier Ausführungsformen von in Gehäuse integrierten induktiven Strukturen und Verfahren zur Herstellung der in Gehäuse integrierten induktiven Strukturen beschrieben. Wie hierin beschrieben, können lithografische Schritte und magnetische Materialsätze minimiert werden. Außerdem kann gemäß hierin beschriebenen Ausführungsformen eine Induktormetallisierung in ein einzelnes magnetisches Material ohne Nutzentrennung des prozessinternen Gehäusesubstrats gekapselt werden.
  • 1 veranschaulicht ein Prozessflussdiagramm von beispielhaften Verfahren 100 zum Herstellen eines gehäuseintegrierten planaren Induktors gemäß einigen Ausführungsformen der Offenbarung. Die Verfahren 100 können als Teil eines beliebigen „panelized“ IC-Gehäusesubstrat-Fabrikationsprozesses, kompatibel mit kernlosen Gehäusesubstratarchitekturen, durchgeführt werden. Ein derartiger Prozess kann auch als Teil eines IC-Gehäusesubstrat-Fabrikationsprozesses, mit Kernsubstrattechnologie kompatibel, durchgeführt werden.
  • Die Operation 101 umfasst das Bilden einer oder mehrerer Metallisierungsschichten in einem Aufbaumaterial. Metallisierungsschichten können zwischen dielektrischen Schichten in einem Gehäusesubstrat-Aufbaustapel gebildet werden. Der Stapel kann beispielsweise gebildet werden durch Laminieren von Lagen des dielektrischen Materials in einem Heißwalz- oder Vakuumlaminierungsprozess. Die neu laminierte Lage verbindet sich mit dem darunterliegenden Dielektrikum, wodurch ein monolithisches dielektrisches Substrat gebildet wird. In einigen Operationen umfasst die laminierte Lage einen Film (z. B. 2 Mikrometer) aus Kupfer, um eine plattierende Keimoberfläche bereitzustellen. Nach einem Dielektrikumslaminierungszyklus kann ein Metall wie etwa Kupfer über eine exponierte Oberfläche des Dielektrikums plattiert werden, um eine Metallisierungsschicht zu bilden. Die plattierte Metallisierungsschicht kann unstrukturiert oder „flach“ abgeschieden werden, dann danach durch eine lithographisch definierte Fotomaske geätzt werden, um ein vorläufiges Metallmerkmal zu bilden. Alternativ kann eine Metallisierungsschicht durch eine lithographisch definierte Fotomaske selektiv plattiert werden, um das vorläufige Metallmerkmal zu bilden. Eine oder mehrere zusätzliche Schichten aus Dielektrikum können gebildet werden, um die vorläufigen Metallmerkmale einzubetten.
  • Bei Operation 102 werden mit einem subtraktiven Prozess ein oder mehrere Löcher durch das Dielektrikum gebildet, um einen Abschnitt des vorläufigen Metallmerkmals zu exponieren. In einigen Ausführungsformen werden diese Löcher durch eine Laserbohroperation gebildet, wobei das vorläufige Metallmerkmal verhindert, dass der Laser zu unteren Ebenen des Gehäusesubstrats durchdringt. Löcher können durch andere Verfahren gebildet werden, wie etwa mit einem Trocken- und/oder Nassätzen des Dielektrikums gemäß einer lithographisch definierten Ätzmaske. Bei Ätzverfahren kann das vorläufige Metallmerkmal als ein Ätzstopp verwendet werden.
  • Bei Operation 103 wird eine Schicht Photoresist über den Seitenwänden und dem Boden des Lochs oder der Löcher abgeschieden, den exponierten Abschnitt des vorläufigen Metallmerkmals bedeckend. Das das Loch oder die Löcher umgebende Dielektrikum kann auch durch den Photoresist bedeckt werden. In einigen Ausführungsformen wird ein Trockenfilmresist (DFR) laminiert, um das vorläufige Metallmerkmal und Lochseitenwände konform zu bedecken, beispielsweise mit einem Vakuumheißwalz-/Press- oder Vakuumlaminierungsprozess.
  • Bei Operation 104 wird der Abschnitt des DFR über mindestens dem exponierten Abschnitt des vorläufigen Metallmerkmals strukturiert, um mindestens einen Abschnitt einer Induktorverlaufsstruktur zu definieren. Die Strukturmerkmale können eine gerade oder serpentinenförmige planare Induktorbahn oder eine vertikale Zwischenverbindungsroute zu einer planaren Induktorbahn umfassen, als Beispiel. Die Ätzmaske wird dann entfernt, wodurch die Induktorverlaufsstruktur am Boden eines Lochs innerhalb des Gehäusematerialstapels verbleibt.
  • Bei Operation 105 wird ein magnetisches Material über der Induktorverlaufsstruktur aufgebracht, um das Loch mindestens teilweise zu füllen. Eine formbare Paste oder viskose Matrix, umfassend magnetische Partikel, kann durch Tintenstrahl oder durch Siebdruck in das Loch oder die Löcher gedruckt werden, als Beispiel. Das magnetische Material kann so gewählt werden, dass es eine geeignete magnetische Permeabilität aufweist. Das Loch oder die Löcher können vollständig gefüllt werden, das Induktorbahnmerkmal und Lochseitenwände bedeckend. Auf die Abscheidung kann eine Härtung folgen, um die Matrix zu einem festen magnetischen Material auszuhärten, das die Induktorstruktur teilweise verkapselt. Das resultierende induktive Bauelement kann eine bestimmte Induktanz aufweisen, durch die Struktur der Induktorbahn und die Größe und Permeabilität des das magnetische Material umfassenden Kerns bestimmt.
  • Durch Einsatz der obigen Techniken kann eine Induktorstruktur vollständig verkapselt werden, indem zuerst ein magnetisches Material unter dem vorläufigen Metallmerkmal gebildet wird. Wie weiter unten beschrieben, kann ein darunterliegendes magnetisches Material beispielsweise durch eine vorläufige Iteration der Operationen 101, 102 und 105 gebildet werden, wodurch ein induktives Bauelement eine Induktorverlaufsstruktur umfassen kann, zwischen zwei übereinander gestapelten mit Magnetmaterial gefüllten Löchern eingebettet. In anderen Beispielen kann darunterliegendes magnetisches Material als Teil einer zusammengesetzten Folie gebildet werden, die als Teil von Operation 101 aufgebracht werden kann, wodurch ein induktives Bauelement möglicherweise eine Induktorverlaufsstruktur und nur ein mit magnetischem Material gefülltes Loch umfasst.
  • Bei Operation 106 wird das magnetische Material durch eine oder mehrere Schichten aus Dielektrikum verkappt, wodurch die induktive Struktur vollständig in das Gehäusesubstratdielektrikum eingebettet wird. Gemäß beliebigen bekannten Techniken kann eine beliebige Anzahl von zusätzlichen Aufbaudielektrikums- und/oder Metallisierungsmaterialschichten gebildet werden, um eine finale Gehäusesubstratstruktur zu erhalten, die für einen gegebenen IC-Chip und/oder eine gegebene Anwendung geeignet ist.
  • 2A-2M veranschaulichen Querschnittsansichten und Draufsichten von jeweiligen Strukturen, gebildet in verschiedenen Stadien eines beispielhaften Prozesses, zum Bilden eines Gehäusesubstrats 200, umfassend einen eingebetteten Induktor gemäß einigen Ausführungsformen der Verfahren 100.
  • In 2A wird ein prozessinterner IC-Gehäusesubstratstapel 201 aufgenommen. Der Gehäusesubstratstapel 201 umfasst ein Dielektrikum 201. Bei einigen Ausführungsformen umfasst das Dielektrikum 202 ein Material, wie etwa unter anderem Epoxy-Phenol-Harze oder Epoxy-Cyanatester-Harze als dielektrische Aufbaufilme, laminiert auf einen Gehäusekern oder ein Trägerpanel für kernlose Gehäusesubstratausführungsformen. Die Epoxy-Harz-Laminate können beispielsweise Dicken im Bereich von zwischen 10 und 100 Mikrometer aufweisen. Der Gehäusesubstratstapel 201 kann durch Aufbau von mehreren Schichten von Epoxy-Harz-basierten dielektrischen Filmschichten, nacheinander in einem wachsenden Stapel laminiert, gebildet werden. Die Gehäusesubstratstapelarchitektur kann beispielsweise Flipchip-Gehäusearchitekturen oder Bumpless-Build-Up-Level(BBUL)-Gehäusearchitekturen aufnehmen.
  • Schichten aus Metallisierung zwischen dielektrischen Schichten können Kupfer, andere geeignete Metalle oder andere leitfähige Materialien, elektroplattiert oder anderweitig direkt auf dielektrischem Material nach einer etwaigen gegebenen Iteration eines Laminierungsprozesses, umfassen. Leitfähige Schichten können als Metallisierungsebenen innerhalb des Gehäusesubstratstapels 201 nummeriert werden. Metallisierung auf höchster Ebene kann die N-te oder N+m-te Ebene an oder nahe einer ersten (z. B. Ober-) Seite des Gehäusesubstrats sein, gebildet über mehreren Metallisierungsschichten N-1, N-2 usw., nacheinander tiefer eingebettet innerhalb eines Gehäusedielektrikummaterials innerhalb des Gehäusesubstratstapels 201. Die Metallisierung auf Bodenebene (z. B. umfassend Die-Zwischenverbindungen) ist allgemein die Ebene der Metallisierung am nächsten zu einer zweiten (z. B. Boden-) Seite des Gehäusesubstratstapels 201. Als ein Beispiel kann eine Kupferschicht gesputtert oder plattiert werden, oder eine Kupferfolie kann als eine Metallisierungsschicht N-1 des prozessinternen Gehäusesubstratstapels 201 laminiert werden. Die Kupferschicht kann beispielsweise eine Dicke von 5-50 Mikrometer aufweisen und kann so strukturiert werden, dass sie Metallmerkmale wie etwa Zwischenverbindungen zum Anbringen des Gehäusesubstratstapels 201 an einem IC-Die oder an einer Host-Komponente (nicht gezeigt) enthält. Die Metallisierungsebene N-1 ist so strukturiert, dass sie ein Metallisierungsmerkmal 203 enthält. Bei einigen Ausführungsformen, bei denen die Metallisierungsebene N-1 plattiert ist, kann das Metallisierungsmerkmal 203 durch einen halbadditiven Prozess (SAP) gebildet werden. Beispielsweise kann eine Plattierungsmaske eingesetzt worden sein, um das Metallisierungsmerkmal 203 zu bilden. Bei Ausführungsformen, bei denen die Metallisierungsebene N-1 als eine Folie aufgebracht oder ohne eine Maske plattiert wird, kann das Metallisierungsmerkmal 203 durch einen subtraktiven Prozess gebildet werden. Beispielsweise kann ein maskierter Ätzprozess (z. B. nasschemisch) eingesetzt worden sein, um das Metallisierungsmerkmal 203 zu bilden.
  • Eine Schicht aus Dielektrikum 202 kann über der Metallisierungsschicht N-1 zum eingebetteten Metallisierungsmerkmal 203 innerhalb des Dielektrikum 202 in einer Distanz h1 unter einer oberen Oberfläche 204 aufgetragen worden sein. Das Metallisierungsmerkmal 203 kann eine beliebige willkürliche Gestalt in einer Ebene der Metallisierungsebene N-1 aufweisen. Das Metallisierungsmerkmal 203 kann eine laterale Abmessung (in der x- und y-Ebene) von etwa 500 Mikrometer bis etwa 20 mm und eine Dicke (z. B. z-Achse) im Bereich zwischen 15 und 200 Mikrometer aufweisen, als Beispiel. Obwohl nicht gezeigt, können sich koplanare Metallisierungsmerkmale innerhalb der leitfähigen Ebene N-1 bei dem Metallisierungsmerkmal 203 befinden.
  • In 2B ist ein Loch 205 in dem darüberliegenden Dielektrikum 202 gebildet. Bei einigen Ausführungsformen wird das Loch 205 durch das Laserbohren von Öffnungen zu einer Tiefe h1 gebildet, wodurch mindestens ein Abschnitt des Metallisierungsmerkmals 203 exponiert wird. Ein oder mehrere Löcher 205 können durch Laserabtragung des dielektrischen Materials gebildet werden, beispielsweise aufgrund der durch die Laserenergie erzeugten intensiven Wärme. Ein CO2- oder Nd:YAG-Laser kann beispielsweise als die Laserquelle verwendet werden. Das Metallisierungsmerkmal 203 kann den Laserstrahl behindern (z. B. als ein Laserstopp), wodurch verhindert wird, dass er in das darunterliegende dielektrische Material des Gehäusesubstratstapels 201 eindringt. Die Laserabtragung des Dielektrikums 202 kann dazu führen, dass Seitenwände 206 wie gezeigt verjüngt werden. Der Neigungswinkel θ1 der Seitenwände 206 kann bezüglich der Ebene der Metallisierungsebene N-1 im Bereich zwischen 45° und 85° liegen. Infolge der geneigten Seitenwände kann das Loch 205 eine größere Spanne an der Öffnung (z. B. Schnittpunkt der Seitenwände 206 mit der Oberfläche 204) aufweisen. Beispielsweise kann die Distanz d2 um h1tan(π/2-θ1) größer sein als d1. Der Laser kann eine gewisse geringfügige Abtragung von Metall von einer Oberfläche auf dem Metallisierungsmerkmal 203 selbst verursachen, was zu einem Auszacken oder anderen Beschädigungsartefakten führen kann, die Beispiele für den Laserbohrprozess sind. Beispielsweise kann Abtragung des Metallisierungsmerkmals 203 Metall bis zu Tiefen im Bereich zwischen 100 nm bis 2-3 Mikrometer ausheben. Nicht abgetragene Reste des darüberliegenden Dielektrikums können ebenfalls auf der Oberfläche des Laserstopps in der Form von kleinen Partikeln aus anorganischem Füllmaterial abgeschieden werden.
  • Bei einigen alternativen Ausführungsformen wird das Loch 205 durch einen maskierten Nass- oder Trockenätzprozess gebildet. Bei einigen Trockenätzprozessen können die Seitenwände 206 im Wesentlichen gerade sein. Für solche Ausführungsformen kann das Metallisierungsmerkmal 203 als ein Ätzstopp dienen, da die Ätzrate von Metallen wie Kupfer signifikant langsamer sein kann, als die Ätzrate von organischen Materialien durch das Ätzmittel. Die Metallisierungsstruktur kann somit das dielektrische Material darunter vor dem Ätzprozess schützen.
  • Das Loch 205 kann beispielsweise bis zu einer Tiefe h1 (z. B. z-Höhe) von zwischen 15 und 200 Mikrometern gebildet werden. Das Loch 205 kann beispielsweise eine am Boden des Lochs 205 gemessene Länge d1 zwischen 500 Mikrometern bis 15 mm aufweisen. Das Metallisierungsmerkmal 203 kann sich lateral eine Distanz d3 von dem Boden der Seitenwände 206 erstrecken, erstrecken, getrennt beispielsweise durch eine Distanz d2 am Boden des Lochs 205. In dem dargestellten Beispiel kann das Metallisierungsmerkmal 203 eine Länge (z. B. in der x-Dimension) von d1 +2d3 aufweisen, wobei d3 ausreicht, um einen sicheren Überdeckungsspielraum zwischen dem Loch 205 und dem Metallisierungsmerkmal 203 sicherzustellen. Der Umfang des Lochs 205 kann innerhalb der Begrenzungen des Metallisierungsmerkmals 203 eine willkürliche Gestalt aufweisen. Da das Loch 205 laterale Abmessungen aufweisen kann, die um ein Vielfaches größer sind als eine Strahlbreite eines Laserbohrers, kann der Laserstrahl über eine beliebige Fläche gerastert werden, um eine Öffnung zwischen den durch Ränder des Metallisierungsmerkmals 203 definierten Längen- und Breitengrenzen auszuheben.
  • In 2C wird magnetisches Material 207 in das Loch 205 abgeschieden, das Metallisierungsmerkmal 203 und die Seitenwände 206 bedeckend. Geeignete magnetische Materialien können nicht leitfähige magnetische Füllpartikel wie etwa Ferrit- oder Eisenoxidpulver umfassen, in einem beliebigen Matrixmaterial suspendiert. Bei einigen Ausführungsformen kann eine organische Matrix Crosslinker und Polymervorläufer enthalten, die durch Wärme und/oder Licht aktiviert werden, um die Matrix nach Abscheidung innerhalb des Lochs 205 auszuhärten und mit den Seitenwänden 206 und dem Metallisierungsmerkmal 203 zu kontaktieren. Das magnetische Material 207 kann als eine formbare Paste oder Tinte in das Loch 205 abgeschieden und dann durch Wärme- und/oder Lichtbehandlungen gehärtet werden, als Beispiel. Abscheidungsprozesse können Siebdruck oder Tintenstrahldruck des Materials in das Loch 205 beinhalten. Während der Abscheidung kann das magnetische Material 207 die Hohlräume füllen und lateral und vertikal überlaufen (in der z-Richtung), sich über der Oberfläche 204 erstreckend. Eine Polier- oder Schleifoperation kann folgen, um das magnetische Material 207 mit der Oberfläche 204 zu planarisieren, im Wesentlichen wie in 2C dargestellt.
  • In 2D wird eine andere Metallisierungsebene N über dem Dielektrikum 202 und dem magnetischen Material 207 gebildet. Die Metallisierungsebene N kann eine Kupferfolie mit einer Dicke zwischen Oberflächen 204 und 208 im Bereich zwischen 5 und 50 Mikrometern aufweisen. In alternativen Ausführungsformen wird die Metallisierungsebene N durch Elektroplattieren oder Sputtern von Kupfer oder einem anderen geeigneten Material über die Oberfläche 204 und der planarisierten Oberfläche des magnetischen Materials 207 gebildet. Falls elektrolytisch plattiert, kann eine Kupfer, Gold, Silber oder ein anderes geeignetes Material umfassende leitfähige Dünnfilm-Keimschicht in einer vorläufigen Operation als eine Kathode abgeschieden werden. Es kann auch eine Keimschicht abgeschieden werden, um die Keimbildung von Metall-Vorläufern in einer CVD-Atmosphäre zu fördern. Eine Chrom umfassende Haftschicht kann vor der Keimschicht abgeschieden werden.
  • In 2E wird ein vorläufiges Metallisierungsmerkmal 209 an der Metallisierungsebene N über dem magnetischen Material 207 und sich lateral um eine Distanz d3 von den oberen Grenzen des magnetischen Materials 207 erstreckend, durch den Schnittpunkt aus Magnetische-Material-Kanten 210 und der Oberfläche 204 definiert, gebildet. Das vorläufige Metallisierungsmerkmal 209 kann eines von mehreren in der Metallisierungsebene N gebildeten Merkmalen sein, koplanar mit benachbarten Merkmalen wie etwa Zwischenverbindungsbahnen, Pads und anderen, in dem dargestellten Beispiel nicht gezeigten Strukturen. In diesem Beispiel ist das vorläufige Metallisierungsmerkmal 209 subtraktiv strukturiert worden, beispielsweise mit einem Ätzprozess gemäß einer Ätzmaske. Bei einer alternativen Ausführungsform kann das vorläufige Metallisierungsmerkmal 209 gemäß einem SAP selektiv gebildet werden, beispielsweise wo das vorläufige Metallisierungsmerkmal 209 durch eine nicht gezeigte strukturierte Plattierungsmaske hoch plattiert ist.
  • Das vorläufige Metallisierungsmerkmal 209 kann eine beliebige geeignete Gestalt aufweisen, die sich lateral (z. B. um eine Distanz d3) über die oberen Grenzen des magnetischen Materials 207 an der Oberfläche 204 erstreckt, so dass das vorläufige Metallisierungsmerkmal 209 als ein Laser- oder Ätzstopp bei der nachfolgenden Bildung eines Lochs über der Metallisierungsebene N geeignet sein wird. Das vorläufige Metallisierungsmerkmal 209 kann laterale Dimensionen von 500 Mikrometern bis 20 mm oder größer als d2 aufweisen, als Beispiel. Das vorläufige Metallisierungsmerkmal 209 kann beispielsweise eine Dicke (z. B. z-Höhe) zwischen 2 und 15 Mikrometern aufweisen. Je nachdem, ob ein subtraktiver oder additiver Prozess praktiziert wird, können die Seitenwände 211 im Wesentlichen vertikal sein und/oder eine abgerundete Oberkante aufweisen), oder können eine Krümmung zeigen, die einen isotropen Ätzprozess anzeigt.
  • In 2F ist ein Dielektrikum 212 über vorläufigen Metallisierungsmerkmalen 209 und über einer dielektrischen Oberfläche 204 gebildet. Bei einigen Ausführungsformen ist das Dielektrikum 212 als eine dielektrische Lage über dem Gehäusesubstratstapel 201 laminiert, beispielsweise in einem Heißwalz- oder Vakuumlaminierungsprozess. Das Dielektrikum 212 kann im Wesentlichen das Gleiche sein wie das Dielektrikum 202. Bei einigen Ausführungsform kann das Dielektrikum 212 eine Dicke h2 zwischen dem vorläufigen Metallisierungsmerkmal 209 zur Oberfläche 213 von 10-50 Mikrometern aufweisen.
  • In 2G ist ein Loch 214 durch das Dielektrikum 212 zu einer Tiefe h2 gebildet. In einigen Ausführungsformen wird das Loch 214 durch einen Laserbohrprozess (z. B. ähnlich dem zum Bilden des Lochs 205 eingesetzten) oder durch einen beliebigen geeigneten Ätzprozess gebildet. Das Loch 214 exponiert eine Länge d4 des vorläufigen Metallisierungsmerkmals 209. Die Seitenwände 215 können wieder unter einem Winkel θ2 (z. B. im Bereich zwischen 45° und 85°) bezüglich der Ebene des vorläufigen Metallisierungsmerkmals 209 geneigt sein, beispielsweise als Ergebnis des Laserbohrprozesses. Durch die Bildung des Lochs 214 unexponierte Abschnitte des vorläufigen Metallisierungsmerkmals 209 erstrecken sich von jeder Lochseitenwand 215 um eine Distanz d5 durch das Dielektrikum 212 lateral nach außen, wobei d5 etwa h2tan(π/2-θ2) betragen kann.
  • In 2H wird ein Photoresist 216 über dem Dielektrikum 212 und dem Loch 214 aufgebracht, das vorläufige Metallisierungsmerkmal 209 am Boden des Lochs 214 und den Seitenwänden 215 konform bedeckend. Der Photoresist 216 kann beispielsweise ein Trockenfilmresist (DFR) mit einer Dicke im Bereich zwischen 10 Mikrometern und 100 Mikrometern sein. Ein DFR kann durch Vakuumlaminierung oder Heißlaminierung zum Aufweichen und/oder Formen des DFR aufgebracht werden, um sich an das Loch 214 anzupassen.
  • In 2I ist der Photoresist 216 (durch den oberen gestrichelten Umriss dargestellt) durch einen photolithografischen Prozess strukturiert worden, um Streifen 217 und Öffnungen 218 zu enthalten, die sich beide längenmäßig in der y-Dimension erstrecken. In einigen Beispielen können die Streifen 217 und die Öffnungen 218 des vorläufigen Metallisierungsmerkmals 209 gemäß dem Muster im Photoresist 216 geätzt werden, um eine planare Induktorverlaufsstruktur 219 (durch einen unteren gestrichelten Umriss dargestellt), Bahnen 220 (im Querschnitt gezeigt) umfassend, geätzt werden. In der dargestellten Ausführungsform weisen die Bahnen 220 jeweils eine Linienbreite w1 von 5-50 Mikrometern und einen gewissen kleinsten Abstand s1 von 10-100 Mikrometern zwischen den Bahnen 220 auf. Weil das Loch 214 Kanten des vorläufigen Metallisierungsmerkmals 209 unterlappt, befindet sich eine Umfangs-„Ring“-Struktur 221, umfassend einen maskierten Abschnitt des vorläufigen Metallisierungsmerkmals 209 bei Induktorbahnen 220 (weiter sichtbar in Draufsicht von 2M). Die Ringstruktur 221 kann von den Induktorbahnen 220 elektrisch getrennt sein und ist ein Beispiel für die Praxis der Verfahren 100. Wenngleich die dargestellte Ausführungsform Bahnen 220 zeigt, die eine im Wesentlichen gleichförmige Linienbreite und einen im Wesentlichen gleichförmigen Abstand aufweisen, können einige Bahnen 220 in anderen Ausführungsformen einen unterschiedlichen Abstand und eine unterschiedliche Linienbreite aufweisen. Beispielsweise kann ein Abstand s2 zwischen der Ringstruktur 221 und einer Endbahn 220 von dem kleinsten Zwischenbahnabschnitt s1 verschieden sein.
  • Wie in 2J gezeigt, ist der Photoresist 216 abgelöst worden, wodurch geätzte Induktorbahnen 220 und der exponierte Abschnitt der Ringstruktur 221, sich innerhalb des Lochs 214 erstreckend, exponiert werden. Die Induktorbahnen 220 und die Ringstruktur 221 können eine Dicke im Bereich von 5-50 Mikrometer aufweisen. Die Seitenwände 222 der Induktorbahnen 220 weisen ein geneigtes und/oder gekrümmtes Profil 223 auf, das einen (z. B. isotropen) nasschemischen Ätzstrukturierungsprozess anzeigt. Die geneigten Seitenwände 222 geben den Induktorbahnen 220 ein im Wesentlichen trapezförmiges Querschnittsprofil, beispielsweise wie weiter in dem Kasten gezeigt. Das trapezförmige Profil der Induktorbahnen 220 kann von einem subtraktiven isotropen Nassätzprozess resultieren, wo laterales chemisches Ätzen simultan mit einem vertikalen chemischen Ätzen innerhalb der exponierten Metallgebiete auftritt. Infolgedessen können die Seitenwände 222 eine gekrümmte negative Verjüngung aufweisen, was zu einem gewissen kleinsten Abstand s1 zwischen Induktorbahnen 220 führen kann.
  • Bei einigen Ausführungsformen weist die äußere Seitenwand 224 der Ringstruktur 221 ein im Wesentlichen vertikales und gerades Profil auf, was beispielsweise eine halbadditive Strukturierung des vorläufigen Metallisierungsmerkmals 209 anzeigt, wo Metallisierungsmerkmale in einer strukturierten Plattierungsmaske elektroplattiert werden. Plattierungsmaskenöffnungen können gerade Seitenwände aufweisen, die im Wesentlichen vertikal sind oder eine Neigung von unter 10° von der Vertikalen aufweisen. Die Seitenwand 224 kann auch einen abgerundeten oberen Rand 225 aufweisen, was wieder auf eine halbadditive Strukturierung des vorläufigen Metallisierungsmerkmals hinweist. Wie in dem Kasten von 2J für die Ringstruktur 221 gezeigt, wurde die äußere Seitenwand 224 keiner subtraktiven Ätzung unterzogen, während die innere Seitenwand 226 der Ringstruktur 221 innerhalb des Lochs 214 exponiert war, und wurde deshalb dem zum Strukturieren der Induktorbahnen 220 eingesetzten subtraktiven Ätzprozess unterzogen. Somit weist nicht nur die Anwesenheit der Ringstruktur 221 auf Verfahren 100 hin, sondern Unterschiede in den Profilen der inneren und äußeren Seitenwand 224 und 226 weitere Anzeichen der eingesetzten Fabrikationstechniken.
  • Wie in 2K gezeigt, ist magnetisches Material 227 in das Loch 214 abgeschieden (z. B. wie in 2J gezeigt), die Induktorbahnen 220 und die exponierten benachbarten Abschnitte der Ringstruktur 221 bedeckend. Magnetisches Material kann beispielsweise ähnliche laterale Abmessungen wie das Loch 214 (z. B. 500 Mikrometer bis 15 mm) und eine Dicke (z-Höhe) zwischen 5 und 100 Mikrometer aufweisen. In der dargestellten Ausführungsform erstreckt sich die Ringstruktur 221 über die Grenzfläche 228 an der Grenze zwischen dem magnetischen Material 227 und dem Dielektrikum 212. Die innere Seitenwand 226 befindet sich innerhalb des magnetischen Materials 227, wohingegen die äußere Seitenwand 224 innerhalb des Dielektrikums 212 eingebettet ist.
  • Bei einigen Ausführungsformen ist das magnetische Material 227 im Wesentlichen das gleiche Material wie das magnetische Material 207, wie oben beschrieben. Bei einigen anderen Ausführungsformen ist das magnetische Material 227 ein anderes Material als das magnetische Material 207. Das magnetische Material 227 kann beispielsweise eine relative magnetische Permeabilität von 5-10 aufweisen. Das magnetische Material 227 kann durch Drucken des Materials in das Loch 214 abgeschieden werden. Bei einigen Ausführungsformen besitzt das magnetische Material 227 eine relativ niedrige anfängliche Viskosität, so dass es durch Tintenstrahl direkt in das Loch 214 gedruckt werden kann. Bei einigen Ausführungsformen ist das magnetische Material 227 eine Paste, die anderweitig über der Oberfläche 228 des Dielektrikums 212 aufgebraucht wird, das Loch 214 füllend. Das magnetische Material 227 kann das magnetische Material 207 darunter durch Öffnungen 218 zwischen den Induktorbahnen 220 kontaktieren, wodurch eine die Induktorbahnen 220 verkapselnde zusammenhängende Masse gebildet wird. Überschüssiges Material kann von der Oberfläche 229 abgekratzt werden, wodurch magnetisches Material 227 innerhalb des Lochs 214 an der Oberfläche 228 zurückbleibt.
  • Ein thermischer oder photochemischer Härtungsprozess kann folgen, wodurch das magnetische Material 227 ausgehärtet wird. Die Induktorbahnen 220 vollständig innerhalb des magnetischen Materials eingebettet (z. B. magnetisches Material 207 darunter und magnetisches Material 227 darüber). Das kombinierte magnetische Material kann einen die Induktorbahnen 220 verkapselnden magnetischen Kern bilden. Eine planare Induktorstruktur 219 ist vollständig innerhalb des Dielektrikums des Gehäusesubstrats 200 eingebettet. Ein die Induktorbahnen 220 vollständig einbettender magnetischer Kern ist aus den kombinierten Materialien 207 und 227 mit einer Gesamtdicke im Bereich zwischen 10 und 200 Mikrometern und einer relativen magnetischen Permeabilität zwischen 5 und 10 gebildet. Die Ringstruktur 221 erstreckt sich über die Grenzfläche zwischen dem magnetischen Material 227 und dem benachbarten Dielektrikum 212, wobei die äußere Seitenwand 224 in das Dielektrikum 212 eingebettet ist. Das magnetische Material 227 kann durch einen Schleif- und/oder Polierprozess (z. B. chemisch-mechanisches Polieren, CMP) mit der Oberfläche 229 planarisiert werden.
  • Wie in 2L gezeigt, ist die Fabrikation der planaren Induktorstruktur 219 im Wesentlichen abgeschlossen. Das magnetische Material 227 wird durch dielektrisches Material, beispielsweise durch Laminierung des Dielektrikums 230 über der Oberfläche 229, verkappt, um entweder das Gehäusesubstrat 200 zu vervollständigen oder als Vorbereitung für nachfolgende Metallisierungsebenen.
  • 2M veranschaulicht eine Draufsicht in der x-y-Ebene der Metallisierungsebene N. Die Linie A-A' über die Draufsicht zeigt die Position der in 2L dargestellten Querschnittsebene an. Wie in 2M gezeigt, sind die Induktorbahnen 220 eine kontinuierliche serpentinenförmige Bahnstruktur 231, umfassend mehrere miteinander verbundene parallele Segmente. Die Induktorstruktur 219 wird durch Zwischenverbindungspads 232 jenseits der A-A'-Ebene abgeschlossen. Die Zwischenverbindungspads 232 können Via-Kappen sein, vertikal an eine Metallisierung in höheren Ebenen (z. B. N+1 usw.) und/oder niedrigere Ebenen (z. B. N-1 usw.) innerhalb des Gehäusesubstrats 200 angeschlossen. Die Induktorbahnen 220 können durch untere Metallisierungsebenen an Gehäuseanschlusspads am Boden des Gehäusesubstrats 200 (nicht gezeigt) zum Bonden an eine externe Schaltungsanordnung angeschlossen sein (z. B. Montieren in einem Sockel oder direkt auf einer Leiterplatte oberflächenmontiert).
  • Die Ringstruktur 221 ist als ein regelmäßiges Umfangsmerkmal gezeigt, das die Induktorbahn 220 umgibt. In der dargestellten Ausführungsform ist die Induktorstruktur 219 durch eine äußere Seitenwand 224 der Ringstruktur 221 innerhalb des Dielektrikums 212 begrenzt. Bei einigen Ausführungsformen ist die Ringstruktur 221 an andere Metallisierungsmerkmale angeschlossen. Als ein Beispiel kann die Ringstruktur 221 elektrisch geerdet sein durch einen vertikalen oder lateralen Bahnverlauf (nicht gezeigt), gekoppelt an eine Masseebene innerhalb des Gehäusesubstrats oder auf einer Leiterplatte, elektrisch an das Gehäusesubstrat gekoppelt. Bei einigen Ausführungsformen ist die Ringstruktur 221 elektrisch potentialfrei oder kann an eine beliebige Referenzspannungsquelle angeschlossen sein.
  • 3A-3G veranschaulichen Querschnittsansichten von repräsentativen Strukturen, gebildet in unterschiedlichen Stadien eines beispielhaften Prozessflusses, zum Bilden des Gehäusesubstrats 300, umfassend einen in das Gehäuse eingebetteten Induktor gemäß einigen anderen Ausführungsformen der Verfahren 100.
  • Dem in 3A dargestellten Prozess können Prozessoperationen ähnlich den in 2A-2D gezeigten vorausgehen. Ein Gehäusesubstratstapel 301 kann als eine prozessinterne Struktur erhalten werden, wie in 2C gezeigt, als Beispiel. Eine Beschreibung bezüglich von in 2A bis 2C erhaltenen und dargestellten Metall- und Dielektrikumsstrukturen lässt sich deshalb auf den Gehäusesubstratstapel 301 anwenden.
  • In 3A werden eine vorläufige Metallisierungsstruktur 302 und ein benachbarter Bahnverlauf 303 durch einen halbadditiven Prozess (SAP) auf Ebene N gebildet. Ein beispielhafter SAP kann die Abscheidung eines geeigneten Materials (z. B. Kupfer) in Öffnungen umfassen, zu einer lithografisch definierten Plattierungsmaske strukturiert, in einer vorausgegangenen Operation über der Oberfläche 204 des Dielektrikums und des magnetischen Materials 207 gebildet. Die vorläufige Metallisierungsstruktur 302 und der benachbarte Bahnverlauf 303 können auch in lithografisch definierte Öffnungen in einer Photoresist-Abscheidungsmaske plattiert werden, in einer nicht gezeigten vorausgegangenen Operation über der Oberfläche 204 gebildet. Die elektroplattierten Strukturen können eine Dicke h3 im Bereich zwischen 2 und 50 Mikrometern aufweisen, s. Das vorläufige Metallisierungsmerkmal 302 kann laterale Abmessungen in der x-y-Ebene im Bereich zwischen 500 Mikrometern und 20 mm aufweisen, das magnetische Material 207 bedeckend und sich über den oberen Rand des magnetischen Materials 207 erstreckend.
  • Eine vergrößerte Ansicht der vorläufigen Metallisierungsstruktur 302 und des Bahnverlaufs 303 ist in dem Kasten von 3A gezeigt. Seitenwände 304 können im Wesentlichen vertikale Profile aufweisen, oben als ein Beispiel für einen halbadditiven Prozess (z. B. Metallelektroplattierungsprozess) zeigend angemerkt. Der obere Rand 305 kann ein abgerundetes Profil aufweisen, wie in dem Kasten angezeigt. Eine Trennung zwischen den Seitenwänden 304 kann durch einen kleinsten Abstand s3 gemessen werden, der mit dem Technologieknoten skalieren kann, aber allgemein kleiner ist als der durch subtraktive Bearbeitung erzielbare kleineste Abstand.
  • In 3B ist ein Dielektrikum 306 über Metallisierungsstrukturen und einer offenen Dielektrikumsoberfläche 204 gebildet. Das Dielektrikum 306 kann wie oben beschrieben gebildet werden. Das Dielektrikum 306 kann durch einen Heißwalz- oder Heißvakuumlaminierungsprozess konform über der Oberfläche 204 laminiert werden, wodurch Räume zwischen Metallisierungsstrukturen gefüllt werden. Das Dielektrikum 306 kann eine Dicke beispielsweise im Bereich zwischen 5 und 100 Mikrometern aufweisen.
  • In 3C sind ein Loch 307 und eine Via-Öffnung 308 in dem Dielektrikum 306 über dem vorläufigen Metallisierungsmerkmal 302 bzw. einem Pad 309 gebildet. Das Loch 307 kann durch eine Laserbohroperation, wie zuvor beschrieben, bis zu einer durch die Distanz h4 zwischen der Oberfläche 310 und dem vorläufigen Metallisierungsmerkmal 302 definierten Tiefe gebildet werden. Wie oben erwähnt, kann das vorläufige Metallisierungsmerkmal 302 das Lasereindringen in das magnetische Material 207 behindern. Bei anderen Ausführungsformen kann das Loch 307 durch chemische Ätzverfahren gebildet werden. Die Seitenwände 311 können eine Neigung zwischen 45° und 85° von der Ebene des vorläufigen Metallisierungsmerkmals 302 aufweisen, was wieder auf einen Laserbohrprozess hinweisen kann. Das Loch 307 kann mindestens eine laterale Abmessung d6 (gemessen ab dem Boden des Lochs) im Bereich zwischen 500 Mikrometern und 15 mm aufweisen.
  • Die Via-Öffnung 308 kann auch durch eine Laserbohroperation bis zu einer Tiefe von h3 (z. B. 100 Mikrometer) gebildet werden, wodurch ein Abschnitt des Pad 309 exponiert wird. Die Via-Öffnung 308 kann bei einigen alternativen Ausführungsformen stattdessen auch durch einen geeigneten Ätzprozess gebildet werden. Die Via-Öffnung 308 kann in der x-y-Ebene einen runden Querschnitt aufweisen, aber andere geeignete Querschnittsprofile sind möglich. Bei einigen Ausführungsformen können die Seitenwände 312 der Via-Öffnung 308 zwischen 45° und 85° geneigt sein.
  • In 3D ist eine Metallisierungsschicht 313 konform in das Loch 307, die Via-Öffnung 308, den exponierten Abschnitt des vorläufigen Metallisierungsmerkmals 302 und die Oberfläche 310 des Dielektrikums 306 abgeschieden. Kupfer oder ein anderes geeignetes Metall kann durch eine elektrolytische oder stromlose Abscheidung abgeschieden werden, als Beispiel, um die Via-Öffnung 308 zu füllen und über dem Pad 309 ein Via 314 zu bilden. Die Metallisierungsschicht 313 weist eine Dicke h5 (z. B. bis zu 50 Mikrometer dick) über der Oberfläche 310 und dem vorläufigen Metallisierungsmerkmal 302 auf. Die abgeschiedene Metallisierungsschicht 313 kann die Metalldicke des exponierten Abschnitts des vorläufigen Metallisierungsmerkmals 302 um ungefähr h5 vergrößern. Die vergrößerte Dicke des Metalls am Boden des Lochs 307 kann für einen niedrigeren Widerstandswert von Induktorbahnen vorteilhaft sein.
  • In 3E ist ein Photoresist 315 über der Metallisierungsschicht 313 abgeschieden. Bei einigen Ausführungsformen ist der Photoresist 315 ein Trockenfilmresist (DFR), über der Metallisierungsschicht 313 laminiert, als Beispiel, im Wesentlichen wie zuvor beschrieben.
  • In 3F ist die Metallisierungsschicht 313 durch einen subtraktiven Prozess (z. B. durch eine isotrope nasschemische Ätzung) strukturiert, wodurch Merkmale in den Metallisierungsebenen N und N+1 simultan definiert werden. Die Metallisierungsschicht 313 ist in mehrere Induktorbahnen 316 in der Ebene N und Bahnverlauf 317 einschließlich Via-Pad 318 in Ebene N+1 strukturiert, über der Oberfläche 310 des Dielektrikums 306 erzeugt. Die Induktorbahnen 316 können mehrere parallele Bahnen sein, zusammengeschaltet zum Bilden von einem oder mehreren planaren serpentinenförmigen Induktordrähten. Die Seitenwände 319 können ein trapezförmiges Profil in der x-z-Ebene aufweisen, was eine isotrope Ätzung anzeigt, wie weiter oben beschrieben. Die Induktorbahnen 316 können eine Dicke (z. B. z-Höhe) von h6, eine Breite w4 (z. B. 20-50 Mikrometer) aufweisen und sind durch einen kleinsten Abstand s4 (z. B. 20-50 Mikrometer) getrennt. Die z-Höhe h6 kann ungefähr die Summe aus h3 und h5 betragen. Der kleinste Abstand s4 von durch einen subtraktiven isotropen Ätzprozess gebildeten Induktorbahnen 316 kann signifikant größer sein als der kleinste Abstand s3 von SAP-Strukturen 303 innerhalb der gleichen N-1-Metallisierungsebene.
  • Die Metallisierungsstrukturen in Ebene N+1 wie etwa Bahnverlauf 317 können eine Dicke (z-Höhe) h5 aufweisen, wie in der dargestellten Ausführungsform gezeigt. Der Bahnverlauf 317 wird eine gewisse kleinste Teilung aufweisen, von der erwartet werden kann, dass sie signifikant größer ist als die der Merkmale 303 und sogar größer als die der Induktorbahnen 316 infolge eines Unterschieds bei den Dicken h5 und h6.Die größere Dicke der Induktorbahnen 316 im Vergleich zu anderen Metallisierungsstrukturen kann den Induktorwickelwiderstandswert senken.
  • Die Ringstruktur 320 wird in Ebene N gleichzeitig mit den Induktorbahnen 316 gebildet. Wie in 3F gezeigt, erstreckt sich die Ringstruktur 320 lateral unter dem Dielektrikum 306 über eine Distanz d7 von den Seitenwänden 311, wo sie vor einem chemischen Angriff geschützt ist. Die Ringstruktur 320 wird zur Seitenwand 311 des Lochs 307 zurückgeätzt. Die innere Seitenwand 319 der Ringstruktur 320 kann ein konkaves Profil aufweisen, was eine isotrope Ätzung anzeigt. Die Ringstruktur 320 kann vollständig zur Lochseitenwand 311 geätzt werden, oder ein Abschnitt der Ringstruktur 320 kann innerhalb des Lochs 307 zurückbleiben. Die Breite w3 der Ringstruktur 320 kann von Ätzrate und -dauer abhängen. Die Ringstruktur 320 weist eine Dicke h3 < h6 auf. Die Ringstruktur 320 umgibt die Induktorbahnen 316, kann aber elektrisch von den Induktorbahnen 316 getrennt sein. Bei einigen Ausführungsformen ist die Ringstruktur 320 an eine Masseebene oder an eine Massemetallisierung angeschlossen und kann einen geerdeten Schutzring um die Induktorbahnen 316 bereitstellen, als Beispiel.
  • In 3G ist magnetisches Material 321 in dem Loch 307 abgeschieden, wodurch die Induktorbahnen 316 verkapselt werden. Das magnetische Material 321 kann mit der Oberfläche 310 planarisiert werden, wie gezeigt. Bei einigen Ausführungsformen weist das magnetische Material 321 im Wesentlichen die gleiche Zusammensetzung wie das magnetische Material 207 auf. Andere Zusammensetzungen sind ebenfalls möglich. Das magnetische Material 307 kann das magnetische Material 207 unter den Induktorbahnen 316 kontaktieren, wodurch ein zusammenhängender magnetischer Kern, der die Induktorbahnen 316 verkapselt, gebildet wird. Bei einigen Ausführungsformen sind die Induktorbahnen 316 zusammengeschaltet zum Bilden einer serpentinenförmigen Struktur ähnlich der in 2M gezeigten Induktorstruktur 231. Die Ringstruktur 320 kann sich über die Grenzfläche zwischen dem magnetischen Material 321 und dem benachbarten Dielektrikum 306 im Wesentlichen wie in 2M dargestellt erstrecken.
  • Ein Dielektrikum 322 kann über der Oberfläche 310 gebildet sein, die Metallisierungsstrukturen 317 und 318 verkapselnd, sowie verkappendes magnetisches Material 321 und Dielektrikum 306, um das Gehäuse 300 fertigzustellen. Das Dielektrikum 322 kann ähnlich dem dem oben beschriebenen oder das gleiche oben beschriebene Gehäusedielektrikumsmaterial sein und kann wie zuvor beschrieben laminiert werden. Bei einigen Ausführungsformen beendet die Bildung des Dielektrikums 322 im Wesentlichen die Fabrikation der eingebetteten Induktorstruktur 323 (in dem gestrichelten Umriss eingeschlossen).
  • Die 4A-4G veranschaulichen Querschnittsansichten von repräsentativen Strukturen, gebildet in verschiedenen Stadien eines beispielhaften Prozessflusses, zum Bilden des Gehäusesubstrats 400, umfassend einen in einem Gehäuse eingebetteten Induktor, s gemäß einigen anderen Ausführungsformen der Verfahren 100.
  • Dem in 4A dargestellten Prozess können Operationen ähnlich den in 3A-3B gezeigten vorausgehen. Ein Gehäusesubstratstapel 401 kann im Prozess aus der in 3B gezeigten Struktur erhalten werden, als Beispiel. Eine Beschreibung bezüglich von in 2A bis 2C erhaltenen und dargestellten Metall- und Dielektrikumsstrukturen lässt sich deshalb auch auf den Gehäusesubstratstapel 401 anwenden.
  • In 4A umfasst der Gehäusesubstratstapel 401 im Wesentlichen die gleiche Architektur wie der Gehäusesubstratstapel 301 in 3C, umfassend Dielektrikum 202, in das Dielektrikum 202 eingebettetes magnetisches Material 207. Das Metallisierungsmerkmal 203 befindet sich in der Metallisierungsebene N-1 und direkt unter dem magnetischen Material 207. Der Bahnverlauf 303 ist koplanar mit dem vorläufigen Metallisierungsmerkmal 302 in der Metallisierungsebene N, wo das vorläufige Metallisierungsmerkmal 302 das magnetische Material 207 bedeckt. Das Loch 307 kann durch einen Laserbohrprozess gebildet werden, als Beispiel, wodurch ein Abschnitt des vorläufigen Metallisierungsmerkmals 302 exponiert und geneigte Seitenwände 319 gebildet werden, wie weiter oben beschrieben. Ebene-N-Metallisierungsmerkmale, einschließlich dem vorläufigen Metallisierungsmerkmal 302, und der benachbarte koplanare Bahnverlauf 303 können durch einen vorausgegangenen halbadditiven Plattierungsprozess gebildet werden. In dem dargestellten Beispiel weisen das vorläufige Metallisierungsmerkmal 302 und der Bahnverlauf 303 im Wesentlichen vertikale Seitenwände auf. Merkmale in Ebene N (z. B. das vorläufige Metallisierungsmerkmal 302 und der benachbarte Bahnverlauf 303) können eine Dicke von h3 (z. B. eine z-Höhe von 5-50 Mikrometer) aufweisen.
  • In 4B ist ein Photoresist 402 konform über der Oberfläche 310 aufgebracht, die Seitenwände 319 und das vorläufige Metallisierungsmerkmal 302 bedeckend. Bei einigen Ausführungsformen ist der Photoresist 402 ein DFR, wie weiter oben beschrieben laminiert und mit einer Dicke zwischen 10 und 100 Mikrometern, als Beispiel.
  • In 4C ist der Photoresist 402 zu einer Öffnungen 403 umfassenden Ätzmaske strukturiert worden. Induktorbahnen 404 und Ringstruktur 405 können durch eine isotrope Ätzung durch Öffnungen 403 gebildet werden. Die Induktorbahnen 404 und die umgebende Ringstruktur 405 weisen konkave Seitenwände 406 bzw. 407 auf. Die Induktorbahnen 404 sind durch einen kleinsten Abstand s6 getrennt, wie gezeigt. Der Abstand s6 kann signifikant größer sein als der kleinste Abstand s5 zwischen benachbarten Bahnverlaufsstrukturen 303.
  • In 4D ist magnetisches Material 408 in das Loch 307 abgeschieden, die Bahnen 404 verkapselnd. Das magnetische Material 408 ist so gezeigt, dass es über Seitenwände 319 läuft, wodurch Überhänge 409 gebildet werden, die sich über benachbarte Gebiete des Dielektrikums 306 erstrecken. Das magnetische Material 408 kann im Wesentlichen das gleiche Material wie das magnetische Material 207 umfassen, als Beispiel. Das magnetische Material 408 kann sich zwischen Induktorbahnen 404 erstrecken, um das magnetische Material 207 unter den Induktorbahnen 404 zu kontaktieren, einen zusammenhängenden magnetischen Kern bildend, der die Induktorbahnen 404 vollständig verkapselt.
  • In 4E ist eine Via-Öffnung 410 im Dielektrikum 306 bei der Seitenwand 315 gebildet. Die Via-Öffnung 410 kann wie zuvor beschrieben durch eine Laserbohroperation gebildet werden. Das magnetische Material 408 kann vor der Bildung der Via-Öffnung 410 mit Überhängen 409 planarisiert werden.
  • In 4F kann ein Ebene-N+1-Bahnverlauf 411 durch einen halbadditiven Plattierungsprozess über der Oberfläche 310 bei der Seitenwand 311 und bei einem Via-Pad 412 über dem Via 413 gebildet werden. Die Via-Öffnung 410 kann zum Bilden des Via 413 durch einen elektrolytischen oder stromlosen Prozess vor der Bildung der Strukturen 411 und 412 gefüllt werden. Infolge von Differenzen bei der Merkmalsauflösung zwischen subtraktiven und SAP-Fabrikationstechniken kann der Bahnverlauf 411 in Ebene N+1 einen kleinsten Abstand s6 ähnlich dem oder gleich dem Abstand s5 des Bahnverlaufs 303 in Ebene N aufweisen.
  • In 4G ist das Dielektrikum 414 über der Metallisierungsebene N+1, dem magnetischen Material 408 und der Oberfläche 310 laminiert, wodurch die Bildung der eingebetteten Induktorstruktur 415 (innerhalb des gestrichelten Umrisses) im Wesentlichen abgeschlossen wird. Die Induktorstruktur 415 umfasst magnetische Materialien 207 und 408, die Induktorbahnen 404 verkapselnd.
  • Die 5A-5G veranschaulichen Querschnittsansichten von repräsentativen Strukturen, gebildet in verschiedenen Stadien eines beispielhaften Prozessflusses, zum Bilden eines Gehäusesubstrats 500, umfassend einen in ein Gehäuse eingebetteten Induktor gemäß einigen anderen Ausführungsformen der Verfahren 100.
  • In 5A ein Gehäusesubstratstapel 501, umfassend Metallisierungsmerkmale 502, eingebettet in ein Dielektrikum 503 auf Ebene N-1. Magnetisches Material ist auf den Gehäusesubstratstapel 501 als eine Schicht in einer mehrschichtigen Lage aus Folie, über das Dielektrikum 503 laminiert, inkorporiert. Die mehrschichtige Folie 4 umfasst eine Lage aus Material 504 mit hoher magnetischer Permeabilität, wie etwa Nickeleisen(NiFe)- oder Nickelkobalt(NiCo)-Legierungen mit einer relativen magnetischen Permeabilität im Bereich zwischen 10.000 und 30.000, als Beispiel. Das magnetische Material 504 kann eine Dicke im Bereich zwischen 5 und 500 Mikrometern aufweisen und kann gebondet sein an ein unmagnetisches Material 505, das ebenfalls eine Dicke im Bereich zwischen 5 und 500 Mikrometern aufweisen kann, als Beispiel. Das unmagnetische Material 505 kann Kupfer oder ein anderes leitfähiges Material sein, das als Metallisierungsebene N des Gehäusesubstratstapels 501 geeignet ist.
  • In 5B ist ein Photoresist 506 über der mehrschichtigen Folie aufgebracht und strukturiert worden. Der Photoresist 506 kann ein DFR oder ein flüssiger Resist sein. Ein geeigneter Ätzprozess kann durch mindestens das unmagnetische Material 505 ätzen und kann weiter durch das magnetische Material 504 ätzen, wo dieses Material eine signifikante elektrische Leitfähigkeit aufweist (z. B. NiFe, NiCo usw.). Wie gezeigt, umfasst die strukturierte Struktur 507 das aus dem unmagnetischen Material 505 über einem magnetischen Materialmerkmal 509 geätzte vorläufige Metallisierungsmerkmal 508, aus magnetischem Material 504 geätzt. Das vorläufige Metallisierungsmerkmal 508 und das magnetische Folienmerkmal 509 können laterale Abmessungen im Bereich zwischen 500 Mikrometern und 20 mm aufweisen, als Beispiel. Ein geeigneter Ätzprozess, wie etwa ein saures und/oder oxidierendes Nassätzbad, kann eingesetzt werden, um Metalle in beiden Materialen anzugreifen. Ätzraten können für beide Folien ähnlich sein. In dem dargestellten Beispiel ist eine isotrope Nassätzung eingesetzt worden, wodurch unterschnittene konkave Seitenwände 510 und 511 für das vorläufige Metallisierungsmerkmal 508 bzw. das magnetische Folienmerkmal 509 erzeugt worden sind. Da die Ätzraten für die verschiedenen Materialien variieren können, differiert das in dem Beispiel gezeigte Ausmaß an Seitenwandausnehmung für jede Folie geringfügig, durch die seitliche Verschiebung der Seitenwände 510 und 511 angezeigt.
  • In 5C ist ein Dielektrikum 512 über dem Dielektrikum 503 und dem vorläufigen Metallisierungsmerkmal 508 durch einen Laminierungsprozess wie zuvor beschrieben oder durch ein anderes geeignetes Verfahren gebildet. Ein Loch 513 ist durch Laserbohrverfahren oder durch einen Ätzprozess über dem vorläufigen Metallisierungsmerkmal 508 gebildet, wie oben beschrieben. Die Bildung des Lochs 513 kann einen Abschnitt des vorläufigen Metallisierungsmerkmals 508 am Boden des Lochs 513 exponieren. Der exponierte Abschnitt des vorläufigen Metallisierungsmerkmals 508 kann eine laterale Abmessung (z. B. Länge) d8 im Bereich zwischen 500 Mikrometern und 15 mm aufweisen, als Beispiel. Das Loch 513 umfasst Seitenwände 514. Bei einigen Ausführungsformen sind die Seitenwände 514 unter einem Winkel θ3 (z. B. 45° bis 85°) bezüglich der Ebene des vorläufigen Metallisierungsmerkmals 508 geneigt.
  • In 5D kann ein Photoresist 515 konform über dem Gehäusesubstratstapel 501 aufgebracht sein, das Dielektrikum 512, die Seitenwände 514 des Lochs 513 und das vorläufige Metallisierungsmerkmal 508 bedeckend. Der Photoresist 515 kann beispielsweise ein DFR-Laminat sein. Der Photoresist 515 kann strukturiert werden, um eine Ätzmaske über dem vorläufigen Metallisierungsmerkmal 508 und dem magnetischen Folienmerkmal 509 zu bilden.
  • In 5E sind lithografisch definierte Streifen und Öffnungen im Photoresist 515 (nicht gezeigt) zu dem vorläufigen Metallisierungsmerkmal 508 und dem magnetischen Folienmerkmal 509 übertragen worden. Beide Strukturen sind durch eine isotrope Nassätzung simultan strukturiert worden, als Beispiel, wodurch konkave Seitenwände 516 bzw. 517 für die mehreren geätzten Kupferinduktorbahnen 518 und die magnetischen Streifen 519, unter den Induktorbahnen 518 liegend, gebildet werden. Die Seitenwände 516 und 517 können im Wesentlichen das gleiche Profil wie die Seitenwände 510 bzw. 511 aufweisen, in dem in 5B dargestellten lithografischen Prozess erhalten. Die Induktorbahnen 518 können eine Trennung aufweisen, die durch einen kleinsten Abstand s7 (z. B. 5 bis 50 Mikrometer) dargestellt ist. Die Öffnungen 520 können in das magnetische Folienmerkmal 509 geätzt worden sein, um die mehreren magnetischen Streifen 519 unter den Induktorbahnen 518 zu bilden, wodurch Abschnitte des Dielektrikums 503 zwischen magnetischen Streifen 519 exponiert werden. Öffnungen 520 (durch einen gestrichelten Umriss dargestellt) stimmen mit Räumen 521 zwischen Induktorbahnen 518 (ebenfalls so dargestellt) überein.
  • Eine Ringstruktur 522 ist am Umfang der Kupferfolie gebildet, die durch den Strukturierungsprozess von den Induktorbahnen 518 getrennt ist. Ein Abschnitt der Ringstruktur 522 und des darunterliegenden magnetischen Materials 509 erstreckt sich von der Seitenwand 514 durch das Dielektrikum 512. Die Ringstruktur 522 weist äußere Seitenwände 510 auf, gebildet in dem in 5B dargestellten Ätzprozess (z. B. vor der Bildung des Dielektrikums 512), und innere Seitenwände 516, erhalten während der Bildung der Induktorbahnen 518. Bei einigen Ausführungsformen kann die Ringstruktur 522 an die Induktorbahnen 518 angeschlossen sein. In einigen Ausführungsformen ist die Ringstruktur 522 elektrisch von den Induktorbahnen 518 getrennt. In der dargestellten Ausführungsform erstreckt sich die Ringstruktur 522 asymmetrisch von Lochseitenwänden 514, als Beispiel, um ein Anschlusspad für eine vertikale Zwischenverbindung bereitzustellen, wie unten beschrieben.
  • In 5F ist ein magnetisches Material 523 im Loch 513 abgeschieden. Bei einigen Ausführungsformen kann das magnetische Material 523 eine ähnliche oder im Wesentlichen identische Zusammensetzung zu früher beschriebenen magnetischen Materialien aufweisen (z. B. magnetisches Material 207). Das magnetische Material 523 weist eine andere Zusammensetzung auf als das der magnetischen Streifen 519. Das magnetische Material 523 kann durch Tintenstrahl- oder Siebdruckverfahren abgeschieden werden, beispielsweise wie oben beschrieben. In der dargestellten Ausführungsform ist das magnetische Material 523 mit der Oberfläche 524 des umgebenden Dielektrikums 512 planar. Eine nicht gezeigte Schleif- und Polieroperation kann auf die Abscheidung und das Härten des magnetischen Materials 523 zur Planarisierung mit dem umgebenden Dielektrikum 512 gefolgt sein.
  • Das magnetische Material 523 kann sich durch Öffnungen 520 und Räume 521 zum Boden des (früheren) Lochs 513 erstrecken, die obere Oberfläche des Dielektrikums 503 kontaktierend, Induktorbahnen 518 innerhalb des magnetischen Materials verkapselnd, und magnetische Streifen 519 mit hoher Permeabilität elektrisch isolierend. Die Induktorbahnen 518 sind sowohl durch die magnetischen Streifen 519 (unten) als auch das magnetische Material 523 (oben und bei den Seitenwänden) vollständig in magnetischen Materialien verkapselt.
  • In nachfolgenden Operationen sind Metallisierungsmerkmale 525 an der Ebene N+1 auf der Oberfläche 524 gebildet. Die Metallisierungsmerkmale 525 können durch einen halbadditiven Prozess gebildet werden, beispielsweise durch Plattieren von Kupfer oder einem anderen geeigneten Material durch eine Plattierungsmaske, beispielsweise wie oben beschrieben. Die Seitenwände 526 der Metallisierungsmerkmale 525 können im Wesentlichen vertikal sein (Neigung von 10° oder weniger) und können einen gerundeten oberen Rand aufweisen, was eine halbadditive Bildung von Metallstrukturen durch Abscheidung in eine Plattierungsmaske anzeigt. Die Metallisierungsmerkmale 525 können einen kleinsten Abstand s8 kleiner als der kleinste Abstand s7 zwischen Induktorbahnen 518 in Ebene N aufweisen.
  • In 5G ist ein Dielektrikum 527 über dem Gehäusesubstratstapel 501 gebildet, das Dielektrikum 512, Metallisierungsmerkmale 525, bedeckend. Das magnetische Material 523 wird durch das Dielektrikum 527 verkappt und vollständig innerhalb des Gehäusesubstratstapels 501 eingebettet. In nachfolgenden Operationen werden Ebene-N+2-Metallisierungsmerkmale 528 über dem Dielektrikum 527 gebildet. Metallisierungsmerkmale 528 können durch einen halbadditiven Plattierungsprozess (oder durch einen subtraktiven Metallätzungsprozess) gebildet werden, um beispielsweise Zwischenverbindungspads auf oberer Ebene zu bilden, die Lothöcker oder andere Zwischenverbindungen aufnehmen können. Ein Via 529 kann durch Plattieren in eine in beiden Dielektrika 527 und 512 gebildete Öffnung gebildet werden, die einen Abschnitt der Ringstruktur 522 exponieren. Das Via 529 verbindet die Ringstruktur 522 (in Ebene N) und die Ebene-N+2-Metallisierung. Eine Via-Kappe 530 kann simultan mit dem Metallisierungsmerkmal 528 gebildet werden. Bei einigen Ausführungsformen vervollständigt die Bildung von Ebene-N+2-Metallisierungsmerkmalen im Wesentlichen die Bildung des Gehäusesubstrats 500. In dem dargestellten Beispiel verbindet das Via 529 die Ringstruktur 522 mit der oberen Metallisierungsebene N+2. Die Ringstruktur 522 kann an eine externe Masseschaltung (z. B. auf einer Leiterplatte) durch das Via 529 angeschlossen werden.
  • Wie in der dargestellten Ausführungsform gezeigt, weisen die magnetischen Streifen 519 eine signifikant kleinere z-Höhe als das magnetische Material 523 auf und können einen relativ kleinen Abschnitt eines magnetischen Kerns, umfassend sowohl das magnetische Material 523 als auch die magnetischen Streifen 519, belegen. Die hohe magnetische Permeabilität der magnetischen Streifen 519 kann die magnetische Gesamtpermeabilität des magnetischen Kerns (z. B. umfassend das magnetische Material 523 und die magnetischen Streifen 519) der Induktorstruktur 531 dominieren, in der dargestellten Ausführungsform als die innerhalb des gestrichelten Umrisses eingeschlossene Struktur gezeigt. Die Permeabilität des zusammengesetzten Kerns kann tausende Male größer sein als die Permeabilität des magnetischen Materials 523 allein. Die stark erhöhte Permeabilität kann die z-Höhen-Anforderung der zusammengesetzten Kernstruktur reduzieren, wodurch die z-Gesamthöhe des Gehäusesubstrats 500 reduziert wird.
  • Die 6A-6R veranschaulichen Querschnittsansichten von repräsentativen Strukturen, gebildet in unterschiedlichen Stadien eines beispielhaften Prozessflusses, zum Bilden des Gehäusesubstrats 600, umfassend einen in ein Gehäuse eingebetteten Induktor gemäß einigen anderen Ausführungsformen der Verfahren 100.
  • In 6A umfasst der Gehäusesubstratstapel 601 ein Dielektrikum 602 und eingebettete Metallisierungsstrukturen 603 (Ebene N-1). Ein vorläufiges Metallisierungsmerkmal 604 und benachbarte Metallisierungsmerkmale (z. B. Via-Pads 605) sind in der Ebene N über dem Dielektrikum 602 in vorausgegangenen Metallisierungsoperationen gebildet worden, einschließlich halbadditiver oder subtraktiver Metallisierungsprozesse wie oben beschrieben. Vias 606 und 607 verbinden Ebene-N-Metallisierungsstrukturen, einschließlich dem vorläufigen Metallisierungsmerkmal 604, mit Metallisierungsstrukturen 603 in Ebene N-1.
  • In 6B ist ein Dielektrikum 608 über dem Dielektrikum 602 gebildet, das vorläufige Metallisierungsmerkmal 604 und eine benachbarte Metallisierung (z. B. 605) bedeckend. Ein Loch 609 ist im Dielektrikum 608, wie in 6C gezeigt, durch eine Laserbohr- oder Ätzoperation wie zuvor beschrieben gebildet. Das Loch 609 ist bis zu einer Tiefe h7, beispielsweise im Bereich zwischen 5 und 100 Mikrometern, und einen Abschnitt des vorläufigen Metallisierungsmerkmals 604 exponierend, gebildet. Bei der dargestellten Ausführungsform weisen die Seitenwände 610 einen Neigungswinkel θ4 im Bereich zwischen 45° und 85° auf, beispielsweise infolge eines Laserbohrprozesses.
  • In 6D wird eine konforme Metallschicht 611 aus Keimmetall über dem Dielektrikum 608, den Seitenwänden 610 und dem vorläufigen Metallisierungsmerkmal 604 abgeschieden. Die Metallschicht 611 kann durch Sputter- oder stromlose Abscheidung eines geeigneten Metalls, wie etwa Kupfer, bis zu einer Dicke h9 im Bereich zwischen 5 und 50 Mikrometern über dem Dielektrikum 608 gebildet werden. Die Metallschicht 611 wird über dem vorläufigen Metallisierungsmerkmal 604 abgeschieden, wodurch die Gesamtdicke der Struktur auf h10, etwa die Summe aus h7 und h9 zunimmt.
  • In 6E wird ein Photoresist 612 über dem Gehäusesubstratstapel 601 aufgebracht. Der Photoresist 612 kann beispielsweise ein DFR-Laminat sein. Der Photoresist 612 kann eine Dicke h11 (im Bereich zwischen 15 und 150 Mikrometern) aufweisen, die größer ist als die Tiefe h8 des Lochs 609. Der Photoresist 612 wird in einer lithografischen Operation strukturiert, um Öffnungen 613 in der in 6F dargestellten Operation zu bilden.
  • In 6G werden Säulen 615 in Öffnungen 613 abgeschieden. Die Säulen 615 können durch elektrolytische (oder stromlose) Abscheidung von Kupfer oder einem anderen geeigneten Material in die Öffnungen 613 gebildet werden. Die Säulen 615 können die Öffnungen 613 überfüllen und sich über den Photoresist 612 erstrecken, wie gezeigt. Beispielsweise kann der Photoresist 612 eine Dicke von 15 Mikrometern aufweisen, und die Säulen 615 können zu einer z-Höhe von 20 Mikrometern aufgewachsen werden, die sich beispielsweise 5 Mikrometer über das Via 606 erstrecken. Die Keimmetallschicht 611 und das vorläufige Metallisierungsmerkmal 604 werden geätzt, um ein darunterliegendes Dielektrikum (z. B. Dielektrikum 602 und 608) zu exponieren. Die Ringstruktur 616 bleibt möglicherweise von der vorausgegangenen Ätzung zurück.
  • In 6I wird magnetisches Material 617 in das Loch 609 abgeschieden, wodurch die Säulen 615 eingebettet werden. Das magnetische Material 617 kann ein beliebiges der weiter oben in dieser Offenbarung beschriebenen magnetischen Materialpasten oder -tinten sein (z. B. dasselbe wie das magnetische Material 207). Das magnetische Material 617 kann das Loch 609 überfüllen und sich über das Dielektrikum 608 verbreiten, wodurch ein Überhang 618 gebildet wird.
  • In 6J werden das magnetische Material 617 und die Säulen 615 mit dem Dielektrikum 608 planarisiert. In 6K wird die Metallisierungsebene N+1 über zum Gehäusesubstratstapel 601 über dem Dielektrikum 608 und dem magnetischen Material 617 gebildet. Das vorläufige Metallisierungsmerkmal 619 und die benachbarte Metallisierung (z. B. Via-Pad 620) können als SAP-Metallstrukturen gebildet werden, wobei die Strukturen im Wesentlichen vertikale und gerade Seitenwände wie gezeigt aufweisen, oder durch einen subtraktiven Ätzprozess, der konkave Seitenwände erzeugt. Das Via 621, das die Metallisierungsebene N mit der Metallisierungsebene N+1 zusammenschaltet, kann in einem vorausgegangenen Elektroabscheidungsprozess gebildet worden sein. Die Säulen 615 schalten die untere Metallisierung (z. B. Metallisierungsstrukturen 603) mit dem vorläufigen Metallisierungsmerkmal 619 zusammen (später zu Induktorbahnen zu strukturieren). Das vorläufige Metallisierungsmerkmal 619 kann seitliche Abmessung aufweisen, die mindestens die gleichen sind wie das magnetische Material 617 (z. B. bis zu 20 mm).
  • In 6L wird ein Dielektrikum 622 (z. B. durch Laminierung) über der N+1-Metallisierung gebildet, einschließlich der vorläufigen Metallisierungsstrukturen 619. Ein Loch 623 ist im Dielektrikum 622 (z. B. durch Laserbohren oder Ätzen, wie zuvor beschrieben) in 6M gebildet. Das Loch 623 kann die gleiche Größe (z. B. Breite, Tiefe) aufweisen oder kleiner sein als das in der in 6C gezeigten Operation gebildete Loch 609. In dem in 6N dargestellten Prozess wird ein Photoresist 624 konform über dem Gehäusesubstratstapel 601 aufgebracht (z. B. laminiert oder aufgeschleudert), wodurch die Seitenwände 611 und das vorläufige Metallisierungsmerkmal 619 im Loch 623 bedeckt werden. Der Photoresist 624 kann eine lithografisch strukturierte Ätzmaske bereitstellen, um Induktorstrukturen aus dem vorläufigen Metallisierungsmerkmal 619 zu bilden.
  • In 60 sind mehrere Induktorbahnen 625 in der Ebene N+1 durch einen subtraktiven Ätzprozess (wie oben beschrieben) gebildet worden, wobei das in der vorausgegangenen Operation gebildete lithografische Muster zu dem vorläufigen Metallisierungsmerkmal 619 transferiert wird. Die Induktorbahnen 625 können konkave Seitenwände und ein trapezförmiges Profil aufweisen, was einen isotropen Ätzprozess wie oben beschrieben anzeigt. Die Pads 626 können gleichzeitig durch den Ätzprozess über den Säulen 615 gebildet werden, um Induktorbahnen 625 für einen vertikalen Zwischenverbindungsverlauf an die Säulen 615 zu koppeln. Eine Ringstruktur 627 erstreckt sich von dem Inneren des Lochs 623 durch Seitenwände 628 in das Dielektrikum 622.
  • In 6P ist magnetisches Material 629 in das Loch 623 abgeschieden, wodurch Induktorbahnen 625 verkapselt werden. Das magnetische Material kann die gleiche oder eine ähnliche Zusammensetzung und magnetische Eigenschaften (z. B. eine relative magnetische Permeabilität von 5-10) wie das magnetische Material 617 aufweisen und kann das magnetische Material 617 durch Erstreckung zwischen den Induktorbahnen 625 kontaktieren. Ein durchgehender magnetischer Induktorkern kann deshalb die Induktorbahnen 625 im magnetischen Material vollständig verkapseln, wodurch die Induktorstruktur 630 (durch den gestrichelten Umriss gekennzeichnet) gebildet wird.
  • In 6Q ist ein Dielektrikum 631 über dem Gehäusesubstratstapel 601 gebildet worden, das die Induktorstruktur 630 (in gestricheltem Umriss) im Gehäusedielektrikum vollständig einbettet. Die Metallisierung N+2 ist über dem Dielektrikum 631 gebildet worden, wodurch das Gehäuse 600 vervollständigt wird. Das Via 632 ist gebildet worden und erstreckt sich von dem Via-Pad 36 in der oberen Ebene (z. B. Ebene N+2) zu dem Via-Pad 620 in Ebene N+1. Das Via 632 kann ein Teil eines Leistungsverlaufs innerhalb des Gehäuses 500 sein.
  • 6R veranschaulicht eine Draufsicht in der x-y-Ebene der Metallisierungsebene N+1. Die Linie A-A' über die Draufsicht gibt die Position der in 6Q dargestellten Querschnittsebene an. Wie in 6R gezeigt, sind die Induktorbahnen 625 in einer kontinuierlichen serpentinenförmigen Konfiguration angeordnet, die eine einzelne Induktorbahn 634 (in gestricheltem Umriss) bildet. Pads 626 schließen die Induktorbahn 634 ab und können bei einigen Ausführungsformen über die Bildung von Vias über den Pads 26 an eine Metallisierung auf höherer Ebene angeschlossen sein. Das Via-Pad 620 ist an ein Metallisierungspad 633 auf oberster Ebene angeschlossen, wie in 6Q gezeigt. Die Ringstruktur 627 ist so gezeigt, dass sie elektrisch von der Induktorbahn 634 getrennt ist.
  • 7 veranschaulicht eine Querschnittsansicht in der x-z-Ebene einer beispielhaften komponentenmontierten Baugruppe 700, umfassend Gehäusesubstrat 600 inkorporiert in ein IC-Gehäuse 701, gemäß einigen Ausführungsformen der Offenbarung.
  • Gehäusemetallisierungsmerkmale 633 auf oberster Ebene sind an eine Host-Komponente 702 durch Zwischenverbindung 703 der zweiten Ebene (z. B. Lot) an Host-Komponentenpads 704 gekoppelt. Ein IC-Die 705 ist an eine gegenüberliegende Seite des Gehäusesubstrats 600 gekoppelt. Eine Zwischenverbindung 706 (z. B. Lot) in der ersten Ebene bindet Bodenebenen-Gehäusemetallisierungsmerkmale 707 an Zwischenverbindungspads 708 auf dem IC-Die 705. In dem dargestellten Beispiel kann Leistung von einer Stromversorgung 709 durch die PCB 702 zum Die 705 durch die Induktorstruktur 728 geführt werden.
  • Die Induktorstruktur 630 kann als ein Teil einer vollständig integrierten Spannungsregler(FIVR)-Schaltung eingesetzt werden, wodurch das Einbetten der gesamten Induktorstruktur 630 innerhalb des Gehäusesubstrats einen größeren Induktor und/oder einen größeren magnetischen Kern ermöglichen kann, als auf dem Die fabriziert werden kann. Infolgedessen kann eine Buck-Umwandlungsschaltung auf dem Die mit niedrigeren Schaltfrequenzen arbeiten, wodurch die Leistungsführungs-Designregeln sowohl auf dem Die als auch dem Gehäusesubstrat gelockert werden. In anderen Beispielen kann die Induktorstruktur Teil einer HF-Oszillatortankschaltung oder einer HF-Filterschaltung sein.
  • 8 veranschaulicht ein Blockdiagramm einer Recheneinrichtung 800 als Teil eines System-on-Chip(SoC)-Gehäuses in einer Implementierung eines gehäuseintegrierten Induktors gemäß einigen Ausführungsformen der Offenbarung.
  • Gemäß einigen Ausführungsformen repräsentiert die Recheneinrichtung 800 einen Server, eine Desktop-Workstation oder eine mobile Workstation, wie etwa unter anderem einen Laptop-Computer, ein Rechentablet, ein Mobiltelefon oder ein Smartphone, einen WLAN-fähigen E-Reader oder eine andere drahtlose mobile Einrichtung.
  • Bei anderen Ausführungsformen weist die Recheneinrichtung 800 eine Drahtloskonnektivität auf (z. B. Bluetooth, WiFi und 5G Netzwerk). Es versteht sich, dass gewisse Komponenten allgemein gezeigt sind und nicht alle Komponenten einer derartigen Einrichtung in der Recheneinrichtung 800 gezeigt sind.
  • Die verschiedenen Ausführungsformen der vorliegenden Offenbarung können auch eine Netzwerkschnittstelle 870 wie etwa eine Drahtlosschnittstelle umfassen, so dass eine Systemausführungsform in eine Drahtloseinrichtung integriert werden kann, beispielsweise ein Mobiltelefon oder ein Personal Digital Assistant. Die Drahtlosschnittstelle enthält einen Millimeterwellengenerator und ein Antennenarray. Der Millimeterwellengenerator kann Teil einer integrierten monolithischen Mikrowellenschaltung sein.
  • Gemäß einigen Ausführungsformen stellt der Prozessor 810 eine CPU oder eine GPU dar und kann eine oder mehrere physische Einrichtungen beinhalten, wie etwa Mikroprozessoren, Applikationsprozessoren, Mikrocontroller, programmierbare Logikeinrichtungen oder andere Verarbeitungsmittel. Der Prozessor 810 kann ein beliebiges der Gehäusesubstrate mit einer eingebetteten Induktorstruktur umfassen (z. B. ein beliebiges der Gehäusesubstrate 200, 300, 400, 500 oder 600), wie offenbart. Zu den durch den Prozessor 810 durchgeführten Verarbeitungsoperationen zählen die Ausführung einer Betriebsplattform oder eines Betriebssystems, auf dem Applikationen und/oder Einrichtungsfunktionen ausgeführt werden. Zu den Verarbeitungsoperationen zählen Operationen bezüglich I/O (Eingang/Ausgang) mit einem menschlichen Benutzer oder mit anderen Einrichtungen, Operationen bezüglich Leistungsmanagement und/oder Operationen bezüglich des Verbindens der Recheneinrichtung 800 mit einer anderen Einrichtung. Zu den Verarbeitungsoperationen zählen auch Operationen bezüglich Audio-I/O und/oder Display-I/O.
  • Bei einer Ausführungsform beinhaltet die Recheneinrichtung 800 ein Audioteilsystem 820, das Hardware- (z. B. Audiohardware und Audioschaltungen) und Software- (z. B. Treiber, Codex) Komponenten darstellt, die mit dem Liefern von Audiofunktionen an die Recheneinrichtung assoziiert sind. Zu Audiofunktionen kann ein Lautsprecher- und/oder Kopfhörerausgang sowie ein Mikrofoneingang zählen. Einrichtungen für solche Funktionen können in die Recheneinrichtung 800 integriert oder mit der Recheneinrichtung 800 verbunden sein. Bei einer Ausführungsform interagiert ein Benutzer mit der Recheneinrichtung 800 durch Liefern von Audiobefehlen, die durch den Prozessor 810 empfangen und verarbeitet werden.
  • Das Displayteilsystem 830 stellt Hardware- (z. B. Displayeinrichtungen) und Software- (z. B. Treiber) Komponenten dar, die ein visuelles und/oder taktiles Display für einen Benutzer zum Interagieren mit der Recheneinrichtung 800 bereitstellen. Das Displayteilsystem 830 enthält eine Displayschnittstelle 832, die die bestimmte Bildschirm- oder Hardwareeinrichtung enthält, die verwendet wird, um einem Benutzer eine Anzeige zu liefern. Bei einer Ausführungsform enthält die Displayschnittstelle 832 eine von dem Prozessor 810 getrennte Logik zum Durchführen mindestens einer gewissen Verarbeitung bezüglich des Displays. Bei einer Ausführungsform enthält das Displayteilsystem 830 eine Touchscreen- (oder Touchpad-) Einrichtung, die einem Benutzer sowohl Ausgabe als auch Eingabe liefert.
  • Ein I/O-Controller 840 stellt Hardwareeinrichtungen und Softwarekomponenten bezüglich einer Interaktion mit einem Benutzer dar. Der I/O-Controller 840 kann betätigt werden, um Hardware zu verwalten, die Teil eines Audioteilsystems 820 und/oder eines Displayteilsystems 830 ist. Außerdem veranschaulicht der I/O-Controller 840 einen Verbindungspunkt für zusätzliche Einrichtungen, die mit einer Recheneinrichtung 800 verbunden werden, durch die ein Benutzer mit dem System interagieren könnte. Beispielsweise könnte zu den Einrichtungen, die an der Recheneinrichtung 800 angebracht werden können, Mikrofoneinrichtungen, Lautsprecher- oder Stereosysteme, Videosysteme oder andere Displayeinrichtungen, Tastatur- oder Keypadeinrichtungen oder andere I/O-Einrichtungen zur Verwendung mit spezifischen Applikationen wie etwa Kartenlesegeräte oder andere Einrichtungen zählen.
  • Wie oben erwähnt, kann der I/O-Controller 840 mit dem Audioteilsystem 820 und/oder Displayteilsystem 830 interagieren. Beispielsweise kann eine Eingabe durch ein Mikrofon oder eine andere Audioeinrichtung eine Eingabe oder Befehle für eine oder mehrere Applikationen oder Funktionen der Recheneinrichtung 800 liefern. Zusätzlich kann ein Audioausgang anstelle von oder zusätzlich zu dem Displayausgang vorgesehen sein. Falls in einem anderen Beispiel das Displayteilsystem 830 einen Touchscreen enthält, wirkt die Displayeinrichtung auch als eine Eingabeeinrichtung, die mindestens teilweise durch den I/O-Controller 840 verwaltet werden kann. Es kann auch zusätzliche Knöpfe oder Schalter auf der Recheneinrichtung 800 geben, um durch den I/O-Controller 840 verwaltete I/O-Funktionen bereitzustellen.
  • Bei einer Ausführungsform verwaltet der I/O-Controller 840 Einrichtungen wie etwa Beschleunigungsmesser, Kameras, Lichtsensoren oder andere Umgebungssensoren oder eine andere Hardware, die in der Recheneinrichtung 800 enthalten sein kann. Die Eingabe kann Teil einer direkten Benutzerinteraktion sein und auch eine Umgebungseingabe zu dem System bereitstellen, um seine Operationen zu beeinflussen (wie etwa Filtern für Rauschen, Einstellen von Displays für Helligkeitsdetektion, Anwenden eines Blitzes für eine Kamera oder andere Merkmale).
  • Bei einer Ausführungsform enthält die Recheneinrichtung 800 ein Leistungsmanagement 850, das die Batteriestromnutzung, das Laden der Batterie und Merkmale bezüglich einer Stromsparoperation verwaltet. Das Speicherteilsystem 860 enthält Speichereinrichtungen zum Speichern von Informationen in der Recheneinrichtung 800. Der Speicher kann auch nichtflüchtige (Zustand, der sich nicht ändert, falls die Stromzufuhr zu der Speichereinrichtung unterbrochen wird) und/oder flüchtige (der Zustand ist unbestimmt, falls die Stromzufuhr zu der Speichereinrichtung unterbrochen wird) Speichereinrichtungen beinhalten. Das Speicherteilsystem 860 kann Applikationsdaten, Benutzerdaten, Musik, Fotos, Dokumente oder andere Daten sowie Systemdaten (ob langfristig oder vorübergehend) bezüglich der Ausführung der Applikationen und Funktionen der Recheneinrichtung 800 speichern.
  • Elemente von Ausführungsformen werden ebenfalls als ein maschinenlesbares Medium (z. B. Speicher 860) zum Speichern der computerausführbaren Anweisungen bereitgestellt. Das maschinenlesbare Medium (z. B. Speicher 860) kann unter anderem einen Flash-Speicher, optische Platten, CD-ROMs, DVD ROMs, RAMs, EPROMs, EEPROMs, magnetische oder optische Karten, einen Phasenwechselspeicher (PCM) oder andere Arten von maschinenlesbaren Medien beinhalten, die sich für das Speichern elektronischer oder computerausführbarer Anweisungen eignen. Beispielsweise können Ausführungsformen der Offenbarung als ein Computerprogramm (z. B. BIOS) heruntergeladen werden, das von einem entfernten Computer (z. B. einem Server) zu einem anfordernden Computer (z. B. einem Client) über Datensignale über eine Kommunikationsstrecke (z. B. einer Modem- oder Netzwerkverbindung) übertragen werden kann.
  • Die Konnektivität einer Netzwerkschnittstelle 870 beinhaltet Hardwareeinrichtungen (z. B. drahtlose und/oder verdrahtete Verbinder und Kommunikationshardware) und Softwarekomponenten (z. B. Treiber, Protokollstapel), um zu ermöglichen, dass die Recheneinrichtung 800 mit externen Einrichtungen kommuniziert. Bei der Recheneinrichtung 800 könnte es sich um separate Einrichtungen handeln, wie etwa andere Recheneinrichtungen, Funkzugangspunkte oder Basisstationen, sowie um Peripheriegeräte wie etwa Headsets, Drucker oder andere Einrichtungen.
  • Die Netzwerkschnittstelle 870 kann mehrere verschiedene Arten von Konnektivität beinhalten. Als Verallgemeinerung ist die Recheneinrichtung 800 mit einer Zellenkonnektivität 872 und einer Drahtloskonnektivität 874 dargestellt. Die Zellenkonnektivität 872 bezieht sich allgemein auf eine Zellennetzwerkkonnektivität, die durch Mobilfunkträger bereitgestellt wird, wie etwa über GSM (Global System for Mobile Communications) oder Variationen oder Ableitungen, CDMA (Code Division Multiple Access) oder Variationen oder Ableitungen, TDM (Time Division Multiplexing) oder Variationen oder Ableitungen oder andere Zellendienststandards. Die Drahtloskonnektivität (oder Drahtlosschnittstelle) 874 bezieht sich auf eine Drahtloskonnektivität, die nicht zellenartig ist, und kann Kurzstreckennetze (wie etwa Bluetooth, Near Field usw.), Nahbereichsnetze (wie etwa Wi-Fi) und/oder Fernverkehrsnetze (wie etwa WiMax) oder eine andere Drahtloskommunikation beinhalten.
  • Zu peripheren Verbindungen 880 zählen Hardwareschnittstellen und -verbinder sowie Softwarekomponenten (z. B. Treiber, Protokollstapel), um periphere Verbindungen herzustellen. Es versteht sich, dass es sich bei der Recheneinrichtung 800 sowohl um eine periphere Einrichtung („zu“ 882) zu anderen Recheneinrichtungen handeln könnte als auch dass sie andere mit ihr verbundene periphere Einrichtungen („von“ 884) aufweisen könnte. Die Recheneinrichtung 800 weist üblicherweise einen „Docking“-Verbinder auf, um sie mit anderen Recheneinrichtungen zum Zweck etwa des Verwaltens (z. B. herunterladen und/oder hochladen, ändern, synchronisieren) von Inhalt auf der Recheneinrichtung 800 zu verbinden. Außerdem kann ein Docking-Verbinder gestatten, dass sich die Recheneinrichtung 800 mit gewissen anderen Peripheriegeräten verbindet, die gestatten, dass die Recheneinrichtung 800 eine Inhaltsausgabe beispielsweise zu audiovisuellen oder anderen Systemen steuert.
  • Zusätzlich zu einem proprietären Docking-Verbinder oder anderer proprietärer Verbindungshardware kann die Recheneinrichtung 800 periphere Verbindungen 880 über gewöhnliche oder standardbasierte Verbinder herstellen. Zu üblichen Arten können ein USB(Universal Serial Bus)-Verbinder (der beliebige einer Anzahl von verschiedenen Hardwareschnittstellen enthalten kann), DisplayPort einschließlich MiniDisplayPort (MDP), HDMI (High Definition Multimedia Interface), Firewire oder andere Arten zählen.
  • Weiterhin können die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika in einer oder mehreren Ausführungsformen auf beliebige geeignete Weise kombiniert werden. Beispielsweise kann eine erste Ausführungsform mit einer zweiten Ausführungsform überall dort kombiniert werden, wo sich die bestimmten Merkmale, Strukturen, Funktionen oder Charakteristika, die mit den beiden Ausführungsformen assoziiert sind, nicht gegenseitig ausschließen.
  • Wenngleich die Offenbarung in Verbindung mit spezifischen Ausführungsformen davon beschrieben worden ist, sind für den Durchschnittsfachmann angesichts der vorausgegangenen Beschreibung viele Alternativen, Modifikationen und Variationen solcher Ausführungsformen offensichtlich. Die Ausführungsformen der Offenbarung sollen alle derartigen Alternativen, Modifikationen und Variationen, die in den breiten Schutzbereich der beigefügten Ansprüche fallen, einschließen.
  • Außerdem sind wohlbekannte Strom-/Masseverbindungen zu integrierten Schaltungschips (IC) und anderen Komponenten möglicherweise innerhalb der vorgelegten Figuren, zur Vereinfachung der Darstellung und Erörterung und um die Offenbarung nicht zu verschleiern, gezeigt oder nicht gezeigt. Weiterhin können Anordnungen in Blockdiagrammform gezeigt worden sein, um das Verschleiern der Offenbarung zu vermeiden, und auch angesichts der Tatsache, dass spezifische Details bezüglich einer Implementierung von solchen Blockdiagrammanordnungen sehr stark von der Plattform abhängen, innerhalb derer die vorliegende Offenbarung implementiert werden soll (d.h., solche spezifischen Details sollten durchaus innerhalb des Bereichs eines Fachmanns liegen). Wo spezifische Details (z. B. Schaltungen) dargestellt sind, um Ausführungsbeispiele der Offenbarung zu beschreiben, sollte es für einen Fachmann offensichtlich sein, dass die Offenbarung ohne oder mit einer Variation dieser spezifischen Details praktiziert werden kann. Die Beschreibung ist somit als veranschaulichend anstatt als beschränkend anzusehen.
  • Die folgenden Beispiele betreffen weitere Ausführungsformen. Spezifische Details in den Beispielen können überall in einer oder mehreren Ausführungsformen verwendet werden. Alle optionalen Merkmale der hierin beschriebenen Vorrichtung können auch bezüglich eines Verfahrens oder Prozesses implementiert werden.
  • Beispiel 1 ist ein integriertes Schaltungs-(IC-) Gehäusesubstrat, umfassend ein magnetisches Material, das in ein dielektrisches Material eingebettet ist, wobei eine erste Oberfläche des dielektrischen Materials unter dem magnetischen Material ist, und eine zweite Oberfläche des dielektrischen Materials, gegenüber der ersten Oberfläche, über dem magnetischen Material ist, und eine Metallisierungsebene, umfassend ein erstes Metallmerkmal, das in das magnetische Material eingebettet ist, und ein zweites Metallmerkmal an einer Grenzfläche des magnetischen Materials und des dielektrischen Materials und ein zweites Metallmerkmal an einer Grenzfläche des magnetischen Materials und des dielektrischen Materials, wobei das zweite Metallmerkmal eine erste Seitenwand in Kontakt mit dem dielektrischen Material und eine zweite Seitenwand in Kontakt mit dem magnetischen Material aufweist.
  • Beispiel 2 enthält alle Merkmale von Beispiel 1, wobei das zweite Metallmerkmal das erste Metallmerkmal vollständig umgibt und sich entlang eines Umfangs des magnetischen Materials erstreckt.
  • Beispiel 3 enthält alle Merkmale von Beispiel 1 oder Beispiel 2, wobei die Metallisierungsebene einen mehrschichtigen Materialstapel einschließlich eines ersten Metalls auf einem zweiten Metall umfasst, wobei das zweite Metall eine höhere magnetische Permeabilität als das erste Metall aufweist.
  • Beispiel 4 enthält alle Merkmale von einem der Beispiele 1 bis 3, wobei die Metallisierungsebene weiter ein drittes Metallmerkmal eingebettet in einen Abschnitt des dielektrischen Materials lateral bei einer Seitenwand des magnetischen Materials umfasst, wobei eine Seitenwand des dritten Metallmerkmals weniger laterale Unterschneidung aufweist als das zweite Metallmerkmal.
  • Beispiel 5 enthält alle Merkmale von Beispiel 4, wobei das zweite Metallmerkmal eines von in das magnetische Material eingebetteten mehreren zweiten Metallmerkmalen ist; das dritte Metallmerkmal eines von in den Abschnitt des dielektrischen Materials eingebetteten mehreren dritten Metallmerkmalen ist; und die zweiten Metallmerkmale eine erste Teilung aufweisen; die dritten Metallmerkmale eine zweite Teilung aufweisen; und die zweite Teilung kleiner ist als die erste Teilung.
  • Beispiel 6 enthält alle Merkmale von Beispiel 4 oder 5, wobei die erste Seitenwand weniger laterale Unterschneidung aufweist als die zweite Seitenwand.
  • Beispiel 7 enthält alle Merkmale von einem der Beispiel 4 bis 6, wobei das zweite Metallmerkmal eine größere Dicke aufweist als das dritte Metallmerkmal.
  • Beispiel 8 enthält alle Merkmale von einem der Beispiele 1 bis 7, wobei die Seitenwand des magnetischen Materials eine Neigung von mindestens 45° gegenüber der Ebene der Metallisierungsschicht aufweist.
  • Beispiel 9 enthält alle Merkmale von einem der Beispiel 1 bis 8, wobei die Metallisierungsebene eine obere Metallisierungsebene ist, das Substrat weiter eine untere Metallisierungsebene umfasst, die untere Metallisierungsebene ein unteres Metallmerkmal zwischen einem Boden des magnetischen Materials und der ersten Schicht des dielektrischen Materials umfasst und das untere Metallmerkmal größere laterale Abmessungen aufweist als ein Abschnitt von magnetischem Material in Kontakt mit dem unteren Metallmerkmal.
  • Beispiel 10 ist eine integrierte Schaltungs-(IC-) Gehäusebaugruppe, umfassend eine Stromversorgung, die an einer Host-Schaltungsplatine angebracht ist, einen IC-Die, der elektrisch mit der Host-Schaltungsplatine durch einen Induktor gekoppelt ist, der in ein IC-Gehäusesubstrat eingebettet ist, wobei das IC-Gehäusesubstrat weiter ein magnetisches Material, das in ein dielektrisches Material eingebettet ist umfasst, wobei eine erste Oberfläche des dielektrischen Materials unter dem magnetischen Material ist, und sich eine zweite Oberfläche des dielektrischen Materials, gegenüber der ersten Oberfläche, über dem magnetischen Material befindet, und eine Metallisierungsebene, umfassend ein Element des Induktors, das in das magnetische Material eingebettet ist, und ein Metallmerkmal an einer Grenzfläche des magnetischen Materials und des dielektrischen Materials, wobei das Metallmerkmal eine erste Seitenwand in Kontakt mit dem dielektrischen Material und eine zweite Seitenwand in Kontakt mit dem magnetischen Material aufweist.
  • Beispiel 11 enthält alle Merkmale von Beispiel 10, wobei der Induktor eine planare Architektur, umfassend eine serpentinenförmige Struktur, die in das magnetische Material eingebettet ist, aufweist.
  • Beispiel 12 enthält alle Merkmale der Beispiele 10 oder 11, wobei das Metallmerkmal das Element des Induktors vollständig umgibt und sich entlang eines Umfangs des magnetischen Materials erstreckt.
  • Beispiel 13 enthält alle Merkmale von einem der Beispiele 10 bis 12, wobei die Metallisierungsebene einen mehrschichtigen Materialstapel einschließlich eines ersten Metalls auf einem zweiten Metall umfasst, wobei das zweite Metall eine höhere magnetische Permeabilität als das erste Metall aufweist.
  • Beispiel 14 ist ein Verfahren zum Fabrizieren eines integrierten Schaltungs-(IC-) Gehäusesubstrats, wobei das Verfahren umfasst: Bilden einer oder mehrerer Metallisierungsschichten, die in ein dielektrisches Material eingebettet sind, wobei mindestens eine der Metallisierungsschichten zu einem vorläufigen Metallmerkmal strukturiert worden ist, Bilden einer Öffnung durch das dielektrische Material, wobei die Öffnung einen Abschnitt eines vorläufigen Metallmerkmals exponiert, Aufbringen eines Trockenfilmresists über dem Abschnitt des vorläufigen Metallmerkmals, Strukturieren des vorläufigen Metallmerkmals zu einem ersten Metallmerkmal auf Basis einer Struktur in dem Trockenfilmresist, Abscheiden eines magnetischen Materials in die Öffnung und über dem ersten Metallmerkmal und Bilden von dielektrischem Material über dem magnetischen Material.
  • Beispiel 15 enthält alle Merkmale von Beispiel 14, wobei das Bilden einer Öffnung durch das dielektrische Material das Laserbohren einer Öffnung in das Dielektrikum über dem vorläufigen Metallmerkmal umfasst.
  • Beispiel 16 enthält alle Merkmale der Beispiele 14 oder 15, wobei das Bilden einer oder mehrerer in ein dielektrisches Material eingebetteter Metallisierungsschichten das Bilden des vorläufigen Metallmerkmals durch einen subtraktiv-additiven Prozess umfasst und wobei eine oder mehrere Seitenwände des vorläufigen Metallmerkmals eine Neigung von 10° oder weniger gegenüber der Ebene des vorläufigen Metallmerkmals aufweist/aufweisen.
  • Beispiel 17 enthält alle Merkmale von einem der Beispiele 14 bis 16, wobei das Strukturieren des vorläufigen Metallmerkmals zu einem ersten Metallmerkmal ein subtraktives Entfernen von Metall von dem vorläufigen Metallmerkmal umfasst und wobei eine oder mehrere Seitenwände des ersten Metallmerkmals eine Neigung zwischen 45° und 85° gegenüber der Ebene des vorläufigen Metallmerkmals aufweist/aufweisen.
  • Beispiel 18 enthält alle Merkmale von einem beliebigen der Beispiele 14 bis 17, wobei das erste Metallmerkmal eine serpentinenförmige Bahn, umfassend mehrere parallele Bahnen, und eine die serpentinenförmige Bahn umgebende Ringstruktur umfasst, wobei die serpentinenförmige Bahn und eine Seitenwand der Ringstruktur bei der serpentinenförmigen Bahn durch subtraktives Entfernen von Metall von dem vorläufigen Metallmerkmal in einem Nassmetallätzbad gemäß der Struktur in dem Trockenresistfilm gebildet werden.
  • Beispiel 19 enthält alle Merkmale von einem beliebigen der Beispiele 14 bis 18, wobei Seitenwände der mehreren parallelen Bahnen der serpentinenförmigen Bahn und die Seitenwand der Ringstruktur bei der serpentinenförmigen Bahn eine Neigung zwischen 45° und 85° gegenüber der Ebene des vorläufigen Metallmerkmals aufweisen.
  • Beispiel 20 enthält alle Merkmale von einem beliebigen der Beispiele 14 bis 19, wobei das vorläufige Metallmerkmal ein erstes vorläufiges Metallmerkmal in einer ersten leitfähigen Ebene koplanar mit dem Boden der Öffnung ist und ein zweites vorläufiges Merkmal sich in einer zweiten leitfähigen Ebene auf dem dielektrischen Material und über der ersten leitfähigen Ebene befindet, und wobei mehrere zweite Metallmerkmale durch ein subtraktives Entfernen von Metall von dem zweiten vorläufigen Metallmerkmal simultan mit dem ersten Metallmerkmal gebildet werden.
  • Beispiel 21 enthält alle Merkmale von einem beliebigen der Beispiele 14 bis 20, wobei das erste Metallmerkmal mehrere parallele Bahnen umfasst, wobei einzelne der mehreren parallelen Bahnen durch eine kleinste Teilung getrennt sind, wobei die mehreren zweiten Metallmerkmale durch eine zweite kleinste Teilung getrennt sind und wobei die erste kleinste Teilung im Wesentlichen die Gleiche ist wie die zweite kleinste Teilung.
  • Beispiel 22 enthält alle Merkmale von einem beliebigen der Beispiele 14 bis 18, weiterhin umfassend das Bilden von mehreren zweiten Metallmerkmalen über dem dielektrischen Material bei dem magnetischen Material durch einen subtraktiv-additiven Prozess, wobei die mehreren zweiten Metallmerkmale durch Abscheiden von Metall in zu einem Photoresist oder zu dem dielektrischen Material strukturierte Öffnungen gebildet wird.
  • Beispiel 23 enthält alle Merkmale von einem der Beispiele 14 bis 22, wobei die Seitenwände der mehreren parallelen Bahnen durch eine erste kleinste Teilung getrennt sind und Seitenwände der mehreren zweiten Metallmerkmale durch eine zweite kleinste Teilung getrennt sind und wobei die erste kleinste Teilung größer ist als die zweite kleinste Teilung.
  • Beispiel 24 enthält alle Merkmale von einem beliebigen der Beispiele 14 bis 23, wobei das Abscheiden eines magnetischen Materials in die Öffnung das Laminieren einer magnetischen Folie über einem ersten Dielektrikum, das Bilden eines zweiten Dielektrikums über der magnetischen Folie und das Bilden der Öffnung über in dem zweiten Dielektrikum über der magnetischen Folie zum Exponieren eines Abschnitts der magnetischen Folie umfasst.
  • Beispiel 25 enthält alle Merkmale von einem beliebigen der Beispiele 14 bis 23, wobei sich eine Kupferfolie über der magnetischen Folie befindet und an die magnetische Folie gebondet ist, wobei die magnetische Folie ein erstes magnetisches Material umfasst, wobei die Kupferfolie und die magnetische Folie simultan strukturiert werden, um eine Serpentine zu bilden, umfassend mehrere parallele Bahnen mit einer ersten Schicht, umfassend das erste magnetische Material und eine zweite Schicht über der ersten Schicht, umfassend Kupfer, und wobei ein zweites magnetisches Material über den mehreren parallelen Bahnen abgeschieden wird, und wobei das Kupfer in der zweiten Schicht durch das erste magnetische Material in der ersten Schicht und das zweite magnetische Material über dem Kupfer verkapselt ist.
  • Eine Zusammenfassung wird mit dem Verständnis vorgelegt, dass sie nicht verwendet wird, um den Schutzbereich oder die Bedeutung der Ansprüche zu begrenzen. Die folgenden Ansprüche werden hiermit in die detaillierte Beschreibung integriert, wobei jeder Anspruch als eine separate Ausführungsform für sich selbst steht.

Claims (21)

  1. Integriertes Schaltungs(IC-)Gehäusesubstrat, umfassend: ein magnetisches Material, das in dielektrisches Material eingebettet ist, wobei eine erste Schicht des dielektrischen Materials unter dem magnetischen Material ist; und eine Metallisierungsebene, umfassend ein erstes Metallmerkmal, das in das magnetische Material eingebettet ist, und ein zweites Metallmerkmal an einer Grenzfläche des magnetischen Materials und des dielektrischen Materials, wobei das zweite Metallmerkmal eine erste Seitenwand in Kontakt mit einer zweiten Schicht des dielektrischen Materials und eine zweite Seitenwand in Kontakt mit dem magnetischen Material aufweist.
  2. IC-Gehäusesubstrat nach Anspruch 1, wobei das zweite Metallmerkmal das erste Metallmerkmal vollständig umgibt und sich entlang eines Umfangs des magnetischen Materials erstreckt.
  3. IC-Gehäusesubstrat nach einem der Ansprüche 1-2, wobei die Metallisierungsebene einen mehrschichtigen Materialstapel einschließlich eines ersten Metalls auf einem zweiten Metall umfasst, wobei das zweite Metall eine höhere magnetische Permeabilität als das erste Metall aufweist.
  4. IC-Gehäusesubstrat nach einem der Ansprüche 1-2, wobei die Metallisierungsebene weiterhin ein drittes Metallmerkmal, eingebettet in die zweite Schicht des dielektrischen Materials lateral bei einer Seitenwand aus magnetischem Material, umfasst und wobei eine Seitenwand des dritten Metallmerkmals weniger laterale Unterscheidung als das zweite Metallmerkmal aufweist.
  5. IC-Gehäusesubstrat nach Anspruch 4, wobei : das zweite Metallmerkmal eines von mehreren zweiten Metallmerkmalen ist, die in das magnetische Material eingebettet sind; das dritte Metallmerkmal eines von mehreren dritten Metallmerkmalen ist, die in die zweite Schicht aus dielektrischem Material eingebettet sind; und die zweiten Metallmerkmale eine erste Teilung aufweisen; die dritten Metallmerkmale eine zweite Teilung aufweisen; und die zweite Teilung kleiner ist als die erste Teilung.
  6. IC-Gehäusesubstrat nach Anspruch 4, wobei das zweite Metallmerkmal eine größere Dicke als das dritte Metallmerkmal aufweist.
  7. IC-Gehäusesubstrat nach einem der Ansprüche 1-2, wobei die erste Seitenwand eine kleinere laterale Unterschneidung als die zweite Seitenwand aufweist.
  8. IC-Gehäusesubstrat nach einem der Ansprüche 1-2, wobei die Seitenwand des magnetischen Materials eine Neigung von mindestens 45° gegenüber einer Ebene der Metallisierungsschicht aufweist.
  9. IC-Gehäusesubstrat nach einem der Ansprüche 1-2, wobei: die Metallisierungsebene eine obere Metallisierungsebene ist; das Substrat weiter eine untere Metallisierungsebene umfasst; die untere Metallisierungsebene ein unteres Metallmerkmal zwischen einem Boden des magnetischen Materials und der ersten Schicht des dielektrischen Materials umfasst; und das untere Metallmerkmal eine größere Fläche als eine Fläche des magnetischen Materials aufweist, das in Kontakt mit dem unteren Metallmerkmal steht.
  10. Integrierte Schaltungs(IC-)Gehäusebaugruppe, umfassend: eine Stromversorgung, die an einer Host-Schaltungsplatine angebracht ist; einen IC-Die, der elektrisch mit der Host-Schaltungsplatine durch einen Induktor gekoppelt ist, der in ein IC-Gehäusesubstrat eingebettet ist, wobei das IC-Gehäusesubstrat weiter umfasst: ein magnetisches Material, das in ein dielektrisches Material eingebettet ist, wobei eine erste Schicht des dielektrischen Materials unter dem magnetischen Material ist; und eine Metallisierungsebene, umfassend ein Element des Induktors, der in das magnetische Material eingebettet ist, und ein Metallmerkmal an einer Grenzfläche des magnetischen Materials und des dielektrischen Materials, wobei das Metallmerkmal eine erste Seitenwand in Kontakt mit einer zweiten Schicht des dielektrischen Materials und eine zweite Seitenwand in Kontakt mit dem magnetischen Material aufweist.
  11. IC-Gehäusebaugruppe nach Anspruch 10, wobei der Induktor eine planare Architektur, umfassend eine serpentinenförmige Struktur, die in das magnetische Material eingebettet ist, aufweist.
  12. IC-Gehäusebaugruppe nach einem der Ansprüche 10-11, wobei das Metallmerkmal das Element des Induktors vollständig umgibt und sich entlang eines Umfangs des magnetischen Materials erstreckt.
  13. IC-Gehäuse nach einem der Ansprüche 10-11, wobei die Metallisierungsebene einen mehrschichtigen Materialstapel einschließlich eines ersten Metalls auf einem zweiten Metall umfasst, wobei das zweite Metall eine höhere magnetische Permeabilität als das erste Metall aufweist.
  14. Verfahren zum Fabrizieren eines integrierten Schaltungs-(IC)Gehäusesubstrats, wobei das Verfahren umfasst: Bilden einer oder mehrerer Metallisierungsschichten über einer ersten Schicht aus dielektrischem Material; Strukturieren mindestens einer der Metallisierungsschichten zu einem vorläufigen Metallmerkmal; Bilden einer zweiten Schicht aus dielektrischem Material über dem vorläufigen Metallmerkmal; Bilden einer Öffnung durch die zweite Schicht aus dielektrischem Material, wobei die Öffnung einen Abschnitt des vorläufigen Metallmerkmals exponiert; Aufbringen eines Trockenfilmresists über dem Abschnitt des vorläufigen Metallmerkmals; Strukturieren des vorläufigen Metallmerkmals zu einem ersten Metallmerkmal auf Basis einer Struktur in dem Trockenfilmresist; Abscheiden eines magnetischen Materials in die Öffnung und über dem ersten Metallmerkmal; und Bilden von zusätzlichem dielektrischem Material über dem magnetischen Material.
  15. Verfahren nach Anspruch 14, wobei das Bilden einer Öffnung durch die zweite Schicht des dielektrischen Materials das Laserbohren einer Öffnung in der zweiten Schicht aus dielektrischem Material über dem vorläufigen Metallmerkmal umfasst.
  16. Verfahren nach Anspruch 14, wobei das Bilden der einen oder mehreren Metallisierungsschichten, die in ein dielektrisches Material eingebettet sind, das Bilden des vorläufigen Metallmerkmals durch einen halbadditiven Prozess (SAP) umfasst und wobei eine oder mehrere Seitenwände des vorläufigen Metallmerkmals eine Neigung von 10° oder weniger gegenüber der Ebene des vorläufigen Metallmerkmals aufweist/aufweisen.
  17. Verfahren nach einem der Ansprüche 14-16, wobei das Strukturieren des vorläufigen Metallmerkmals zu dem ersten Metallmerkmal ein subtraktives Entfernen von Metall von dem vorläufigen Metallmerkmal umfasst und wobei eine oder mehrere Seitenwände des ersten Metallmerkmals eine Neigung zwischen 45° und 85° gegenüber der Ebene des vorläufigen Metallmerkmals aufweist.
  18. Verfahren nach einem der Ansprüche 14-16, wobei das erste Metallmerkmal eine serpentinenförmige Bahn, umfassend mehrere parallele Bahnen, und eine die serpentinenförmige Bahn umgebende Ringstruktur umfasst, wobei die serpentinenförmige Bahn und eine Seitenwand der Ringstruktur bei der serpentinenförmigen Bahn durch subtraktives Entfernen von Metall von dem vorläufigen Metallmerkmal in einem Nassmetallätzbad gemäß der Struktur in dem Trockenresistfilm gebildet werden.
  19. Verfahren nach Anspruch 18, wobei Seitenwände der mehreren parallelen Bahnen der serpentinenförmigen Bahn und die Seitenwand der Ringstruktur bei der serpentinenförmigen Bahn eine Neigung zwischen 45° und 85° gegenüber der Ebene des vorläufigen Metallmerkmals aufweisen.
  20. Verfahren nach Anspruch 19, wobei das vorläufige Metallmerkmal ein erstes vorläufiges Metallmerkmal in einer ersten leitfähigen Ebene koplanar mit dem Boden der Öffnung ist und ein zweites vorläufiges Merkmal sich in einer zweiten leitfähigen Ebene auf der zweiten dielektrischen Materialschicht und über der ersten leitfähigen Ebene befindet, und wobei mehrere zweite Metallmerkmale durch ein subtraktives Entfernen von Metall von dem zweiten vorläufigen Metallmerkmal simultan mit dem ersten Metallmerkmal gebildet werden.
  21. Verfahren nach Anspruch 20, wobei das erste Metallmerkmal mehrere parallele Bahnen umfasst, wobei einzelne der mehreren parallelen Bahnen durch eine kleinste Teilung getrennt sind, wobei die mehreren zweiten Metallmerkmale durch eine zweite kleinste Teilung getrennt sind und wobei die erste kleinste Teilung im Wesentlichen die Gleiche ist wie die zweite kleinste Teilung.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11443892B2 (en) * 2018-06-27 2022-09-13 Intel Corporation Substrate assembly with encapsulated magnetic feature
US20220028770A1 (en) * 2020-07-24 2022-01-27 Texas Instruments Incorporated Semiconductor device with a power converter module
US20230090759A1 (en) * 2021-09-23 2023-03-23 Intel Corporation Localized high permeability magnetic regions in glass patch for enhanced power delivery
WO2023101849A1 (en) * 2021-12-01 2023-06-08 Ticona Llc Plateable polymer composition
WO2023101853A1 (en) * 2021-12-01 2023-06-08 Ticona Llc Plateable polymer composition for use at high frequencies
US20230187386A1 (en) * 2021-12-14 2023-06-15 Intel Corporation Microelectronic assemblies with glass substrates and planar inductors
CN115103509A (zh) * 2022-05-06 2022-09-23 珠海越亚半导体股份有限公司 一体电感嵌埋基板及其制作方法

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6396122B1 (en) * 2000-09-08 2002-05-28 Newport Fab, Llc Method for fabricating on-chip inductors and related structure
US7986023B2 (en) * 2007-09-17 2011-07-26 Infineon Technologies Ag Semiconductor device with inductor
US8664745B2 (en) * 2010-07-20 2014-03-04 Triune Ip Llc Integrated inductor
US8535544B2 (en) * 2010-07-26 2013-09-17 International Business Machines Corporation Structure and method to form nanopore
US9496213B2 (en) * 2015-02-05 2016-11-15 Qualcomm Incorporated Integrated device package comprising a magnetic core inductor with protective ring embedded in a package substrate
US10177107B2 (en) * 2016-08-01 2019-01-08 Xilinx, Inc. Heterogeneous ball pattern package
US9735224B1 (en) * 2016-10-11 2017-08-15 International Business Machines Corporation Patterning magnetic films using self-stop electro-etching
US11450471B2 (en) * 2018-03-28 2022-09-20 Intel Corporation Methods to selectively embed magnetic materials in substrate and corresponding structures
KR102524812B1 (ko) * 2018-11-06 2023-04-24 삼성전자주식회사 반도체 패키지
US20200411317A1 (en) * 2019-06-26 2020-12-31 Intel Corporation Integrated circuit package assemblies with high-aspect ratio metallization features

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