CN115799209A - 实现30微米或更低间距emib的新方法 - Google Patents

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Abstract

本公开的实施例公开了用于实现30微米或更低间距EMIB的封装组件的技术和配置。一种封装衬底包括：包括位于其中的电布线特征和表面层的衬底主体以及位于所述表面层上的分别包括第一间距和第二间距的多个第一和第二接触点，其中，所述多个第一接触点和所述多个第二接触点是通往所述电布线特征中的相应电布线特征的连续柱。一种封装组件包括封装衬底。一种方法包括：在封装组件中形成第一导电过孔，其中，所述第一导电过孔包括通往封装衬底中的电布线特征的衬底导电过孔和通往桥衬底的桥表面布线特征的桥导电过孔；在封装衬底上形成第一表面层和第二表面层；以及穿过所述第一表面层和第二表面层中的每者形成通往所述桥导电过孔的第二导电过孔。

Description

实现30微米或更低间距EMIB的新方法
本申请为分案申请，其原申请是于2018年6月19日向中国专利局提交的专利申请，申请号为201810630483.1，发明名称为“实现30微米或更低间距EMIB的新方法”。
技术领域
集成电路，并且更具体而言是封装组件。
背景技术
集成电路(IC)产品架构往往并入了多种异种功能，例如，中央处理单元(CPU)逻辑、图形功能、高速缓冲存储器以及其它系统功能，以创建集成片上系统(SOC)设计，这样可以降低产品设计复杂性以及每个产品的部件的数量。以前，产品可能要求最终客户针对不同的功能使用单独的封装来设计系统板，这可能增大系统板面积、功率损耗，并且因此增大集成解决方案的成本。
附图说明
通过下面的具体实施方式并结合附图将容易地理解实施例。为了便于说明，类似的附图标记表示类似的结构元件。在附图的图中通过示例而非限制的方式示出了实施例。
图1示意性地示出了包括嵌入式桥互连组件的集成电路(IC)封装组件的实施例的截面侧视图。
图2示出了包括封装衬底的封装组件的部分的截面图，所述封装衬底在其中包括嵌入式桥。
图3A示出了在封装衬底上沉积第一和第二表面层并且穿过第一和第二表面层形成开口以暴露导电焊盘和桥接导电过孔之后的图2的结构。
图3B示出了根据另一实施例的图2的结构，其中，第二表面层相对于第一表面层具有略负的蚀刻角响应，因而穿过第二表面层的开口的尺寸小于穿过第一表面层的开口的尺寸。
图3C示出了根据另一实施例的图2的结构，其中，第二表面层相对于第一表面层具有略正的蚀刻角响应，因而穿过第二表面层的开口的尺寸大于穿过第一表面层的开口的尺寸。
图4示出了在图3A(或图3B或图3C)的结构上沉积了导电材料之后的结构。
图5示出了在使图4的结构的表面平面化并且去除了第二表面层之后的结构。
图6示出了在封装组件上形成接触点的方法的流程图的一个实施例。
图7示出了计算装置的实施例。
具体实施方式
本公开的实施例描述了用于封装组件的技术和配置，所述封装组件包括但不限于包括至少一个嵌入桥的封装衬底。
在下面的具体实施方式中，参考形成了具体实施方式的一部分的附图，在附图中，始终以类似的附图标记表示类似的部分，并且在附图中以例示的方式示出了可以实践本公开的主题的实施例。应当理解，可以利用其它实施例并且可以做出结构或逻辑上的改变而不脱离本公开的范围。因此，不应从限制的意义上考虑下述具体实施方式，并且实施例的范围由所附权利要求及其等同物来限定。
出于本公开的目的，短语“A和/或B”是指(A)、(B)或者(A和B)。出于本公开的目的，短语“A、B和/或C”是指(A)、(B)、(C)、(A和B)、(A和C)、(B和C)或者(A、B和C)。
说明书可以使用诸如顶部/底部、内/外、之上/之下等基于透视的描述。这样的描述只是用来方便讨论，而并非旨在将文中描述的实施例的应用限制于任何特定的取向。
说明书可以使用短语“在实施例中”，其可以指代相同或者不同的实施例中的一者或多者。此外，关于本公开的实施例所使用的词语“包括”、“包含”、“具有”等是同义的。
本文中可以使用术语“与……耦合”连同其派生词。“耦合”可以表示以下中的一者或多者。“耦合”可以表示两个或更多元件直接物理或电接触。然而，“耦合”也可以表示两个或更多元件相互间接接触，但是仍然相互协作或相互作用，并且可以表示一个或多个其它元件被耦合或者连接在被说成相互耦合的元件之间。术语“直接耦合”可以表示两个或更多元件直接接触。
在各种实施例中，诸如“形成、沉积或以其它方式设置在第一层上的第二层”的短语可以表示第二层形成、沉积或设置在第一层之上，并且第二层的至少一部分可以与第一层的至少一部分直接接触(例如，直接物理和/或电接触)或者间接接触(例如，在第一层和第二层之间具有一个或多个其它层)。
如本文中使用的，术语“模块”可以指代或者包括执行一个或多个软件或固件程序的专用集成电路(ASIC)、电子电路、处理器(共享的、专用的或者群组)和/或存储器(共享的、专用的或群组)、组合逻辑电路、和/或提供所描述的功能的其它适当部件，或者是它们的部分。
图1示意性地示出了包括嵌入式桥互连组件(下文称为“桥106”或者“桥”108)的集成电路(IC)封装组件100的实施例的截面侧视图。在该实施例中，封装组件100包括封装衬底104，封装衬底104具有安装于封装衬底104的表面(如观察到的顶表面)上的多个(例如，两个或更多)管芯102。在一个实施例中，封装衬底104包括具有芯和/或构建层的基于环氧树脂的层压衬底或主体，例如，Ajinomoto构建膜(ABF)衬底。在其它实施例中，封装衬底104可以包括其它适当类型的衬底。
在一些实施例中，管芯102可以是或者包括处理器、存储器或者专用集成电路(ASIC)，或者是它们的部分。管芯102中的每者可以表示分立的芯片。可以根据各种各样的适当配置将管芯102附接至封装衬底104，所述配置包括如所示的倒装芯片配置或者诸如引线接合等的其它配置。在倒装芯片配置中，管芯102的有源侧使用诸如凸点或桩的管芯互连结构110附接至封装衬底104的表面(如观察到的顶表面)。
管芯互连结构110可以被配置为对管芯102和封装衬底104之间的电信号进行布线。在一些实施例中，管芯互连结构110可以被配置为对诸如与管芯102的操作相关联的输入/输出(I/O)信号和/或电源或接地信号之类的电信号进行布线。
封装衬底104包括被配置为对通往或者来自管芯102的电信号进行布线的电布线特征。电布线特征可以处于桥106或108内部和/或外部。在一个实施例中，封装衬底104包括诸如外部接触点(例如，焊盘)的电布线特征，所述外部接触点被配置为接纳管芯互连结构110以及对通往或者来自管芯102的电信号进行布线。图1示出了接触点114和接触点116。接触点114与桥106或桥108相关联(例如，通往或者来自桥106和桥108的过孔和迹线被连接至接触点114)。在一个实施例中，接触点114被配置为对管芯102与桥106和桥108之间的输入/输出(I/O)信号进行布线。接触点116与封装衬底104的主体(例如，延伸通过封装衬底104的主体的过孔和迹线)相关联。在一个实施例中，接触点116被配置为对封装衬底104和管芯102之间的电源信号和接地信号进行布线。封装衬底104还包括诸如焊球的封装级互连112，其连接至封装衬底104的表面(如观察到的背面表面)以进一步将电信号布线至其它电器件(例如，母板或者其它芯片组)。
管芯102通过管芯互连结构110和接触点114中的管芯互连结构110和接触点114之间的导电连接而电连接至桥106或108。在一个实施例中，桥106或108被配置为对管芯102之间的电信号进行布线。桥106或108可以是为电信号(例如，I/O信号)提供布线的密集互连结构。桥106或108可以包括由玻璃或半导体材料(例如，高电阻率硅)构成的桥衬底，其具有形成于其上的电布线特征，从而在管芯102之间提供芯片到芯片连接。在其它实施例中，桥106或108可以由其它适当材料构成。在一个实施例中，桥106、108嵌入到封装衬底104的一个或多个腔内。在一些实施例中，管芯102的部分可以叠覆在嵌入式桥106或108之上。
尽管结合图1示出了三个管芯102和两个桥106、108，但是其它实施例可以包括按照其它可能配置(包括三维配置)连接到一起的更多或者更少的管芯和桥。例如，相对于图1的管芯102在页内或者页外设置在封装衬底104上的另一管芯可以使用桥106或桥108或另一桥连接至管芯102。
图1的插图示出了封装衬底104的部分的放大图。封装衬底104包括具有表面层1041的衬底主体，表面层1041界定了衬底主体的上表面。在一个实施例中，表面层1041是诸如阻焊剂或者其它感光电介质材料的电介质材料。插图示出了嵌入到封装衬底104的衬底主体中的桥106。桥106包括桥衬底1061，其可以由高电阻率/低导电率材料构成，所述材料例如是玻璃或者半导体材料(例如，硅)。一个或多个电布线特征可以形成在桥衬底1061上或者穿过桥衬底1061。在一些实施例中，穿过桥衬底1061形成一个或多个穿孔过孔(THV)1066，以在桥衬底1061的相对表面(如观察到的顶表面和底表面)之间提供电通路。在桥衬底1061由玻璃构成的实施例中，一个或多个THV 1066可以是穿玻璃过孔(TGV)，并且在桥衬底1061由硅构成的实施例中，一个或多个THV 1066可以是穿硅过孔(TSV)。在桥衬底1061由低温共烧陶瓷(LTCC)构成的实施例中，THV 1066可以是穿陶瓷过孔(TCV)。
桥106包括可以形成在桥衬底1061的相对表面上以对封装衬底104上的管芯(例如，管芯102)之间的电信号进行布线的电布线特征(通常被称为“桥表面布线特征1068”)，例如焊盘或者迹线等。例如，表面布线特征1068可以与形成在封装衬底104中的封装布线特征(例如，过孔1069或者诸如沟槽或迹线的其它布线结构)电连接。在一个实施例中，封装布线特征(例如，过孔1069)被配置为与管芯(例如，管芯102)电连接。表面S1上的表面布线特征1068可以与一个或多个穿孔过孔(THV)1066电连接，以穿过THV 1066之上的过孔1069将在管芯102之间发送的电信号布线至形成于桥衬底1061的表面S2上的表面布线特征1068。
参考图1的插图，封装衬底104包括接触点114。在一个实施例中，接触点114是导电材料(例如，铜)的连续柱或桩，其具有可用于与管芯102的管芯互连结构110进行导电连接的顶表面或上表面。从导电材料的主体在封装衬底104中的过孔1069和接触点114的顶表面或上表面之间按照基本相似的截面延伸的意义上来讲，接触点114为连续柱或桩。在一个实施例中，接触点114是通过电镀形成的铜材料。在这种情况下，由(例如)铜材料构成的晶种材料115形成表面层1041中的开口的衬里，以方便进行电镀。在这种情况下，“连续”柱或桩包括可能已经处于或者可能存在于(例如)过孔1069的表面上的任何晶种材料。在另一实施例中，用于接触点114的材料是可以通过无电沉积工艺形成的镍。
在一个实施例中，封装衬底104的接触点114具有间距P1，间距P1约为50微米(μm)或更小，例如40μm、30μm或20μm。一般而言，接触点114的密度决定着I/O类型连接的通信速率。因而，相对于50μm或更大的间距而言，较小的或者较紧凑的间距P1(例如30μm)对应于提高的通信速率。在一个实施例中，接触点具有约为30μm的直径。
图1的插图还示出了接触点116，在一个实施例中，接触点116具有比接触点114大的直径，以及比与接触点114相关联的间距P1大的间距P2。在一个实施例中，接触点116具有约为80μm的直径以及约为130μm的间距P2。在一个实施例中，接触点116是导电材料(例如，铜或镍)的连续柱或桩，其具有可用于与管芯102的管芯互连结构110进行导电连接的顶表面或上表面。在该示例中，接触点116形成于焊盘或者迹线109(例如，重新分布层)上，所述焊盘或者迹线109处于表面层1041之下的衬底主体的表面上。焊盘或者迹线109连接至导电过孔107，导电过孔107可以直接延伸通过封装衬底104或者延伸至封装衬底104中的导电迹线。
图2-图5描述了在封装衬底上形成接触点(例如，图1的接触点114和接触点116)的方法。图6是形成接触点的方法的流程图。参考图2以及图6的方法300，在该实施例中，所述方法包括在封装组件中形成第一导电过孔(图6的块305)。封装组件200包括封装衬底204以及嵌入封装衬底中的至少一个桥衬底206。导电过孔包括通往封装衬底204中的电布线特征的衬底导电过孔207以及通往桥衬底106的桥表面布线特征的导电过孔2069。导电过孔可以是通过激光钻孔技术或者光刻蚀刻技术形成的，其中，形成开口以暴露封装衬底204中的电布线特征以及桥表面布线特征。之后，将诸如铜的导电材料沉积在开口中，以形成衬底导电过孔207和桥导电过孔2069。在一个实施例中，导电材料是通过电沉积工艺沉积的，其中，首先采用(例如)铜晶种材料对开口进行播种，并且之后通过电镀在开口中沉积铜。在一个实施例中，在沉积导电材料之后使封装衬底204的表面(如观察到的顶表面或上表面)平面化，以形成衬底导电过孔207和桥导电过孔2069。
在形成衬底导电过孔207和桥导电过孔2069之后，任选地在封装衬底204的表面(如观察到的顶表面或上表面)上形成用于导电过孔207的导电焊盘209(图6的块310)。可以通过电沉积工艺形成导电焊盘209，其中，例如，利用铜晶种材料对封装组件200的表面进行播种，之后对所述表面施加具有针对焊盘和任何预期重新分布层的开口的掩模。之后，通过在开口中进行电镀并且随后去除掩模材料和不需要的晶种材料，来沉积导电铜材料。
图3A示出了在封装衬底上沉积第一和第二表面层并且穿过第一和第二表面层形成开口以暴露导电焊盘209和桥导电过孔2069之后的图2的结构。首先，在封装衬底204的表面上沉积第一表面层2041(图6的块320)。在一个实施例中，第一表面层是诸如阻焊剂或者其它感光电介质材料的电介质材料。将第一表面层2041沉积到针对将被形成到导电焊盘209和桥导电过孔2069的接触点的厚度而选择的厚度。代表性厚度为大约10μm。可以通过化学气相沉积工艺沉积诸如阻焊剂的电介质材料。在一个实施例中，使用均厚沉积来在封装衬底204的表面的部分(包括整个部分)之上沉积第一表面层2041。
在沉积第一表面层2041之后，在第一表面层2041上沉积第二表面层2042(图6的块330)。在一个实施例中，第二表面层2042是能够相对于第一表面层2041被有选择地去除的材料(例如，电介质材料)。在一个实施例中，第二表面层2042是干膜抗蚀剂材料。可以通过化学手段(例如，借助于化学涂层剥除剂)相对于阻焊剂有选择地去除干膜抗蚀剂，所述阻焊剂一般不可通过化学手段去除。在一个实施例中，第二表面层2042作为覆盖层在第一表面层2041上被沉积到如下厚度：该厚度足以在覆盖层被去除后暴露被形成至导电焊盘209和桥导电过孔2069的接触点。在一个实施例中，通过化学气相沉积将第二表面层2042沉积到大约10μm的厚度。
在封装衬底204上形成第一表面层2041和第二表面层2042之后，穿过第一表面层2041和第二表面层2042形成开口，以暴露(在该实施例中)导电焊盘209和桥导电过孔2069(图6的块340)。开口可以是通过激光钻孔(激光蚀刻)或者光刻工艺(掩模和蚀刻)形成的。图3A示出了穿过第一表面层2041和第二表面层2042通往桥导电过孔2069的开口220以及通往导电焊盘209的开口225。开口220和225被例示为竖直(各向异性)开口，其通过第一表面层2041和第二表面层2042中的每者的开口尺寸是相等的(所述开口界定了通过第一表面层2041和第二表面层2042中的每者的具有类似尺寸的竖直侧壁)。对于蚀刻工艺而言，应当认识到通过第一表面层2041和第二表面层2042中的每者的开口尺寸可以不同。如上所述，在一个实施例中，用于第一表面层2041的材料不同于用于第二表面层2042的材料。蚀刻工艺中所利用的光(例如)倾向于取决于材料和光源而通过材料发生正或负扩散。图3B和图3C示出了具有第一表面层2041和第二表面层2042的结构，其针对不同的剂量灵敏度(相对于蚀刻工艺而言)具有不同的图案化形状。图3B示出了由(例如)干膜抗蚀剂构成的第二表面层2042，其相对于由(例如)阻焊剂构成的第一表面层2041具有略负的蚀刻角响应，因而通过第二表面层2042的开口的尺寸小于通过第一表面层2041的开口的尺寸。图3C示出了第二表面层2042相对于第一表面层2041具有略正的蚀刻角响应，因而通过第二表面层2042的开口的尺寸大于通过第一表面层2041的开口的尺寸。应当认识到，针对通过第一表面层2041和第二表面层2042的开口而产生的轮廓中的任何轮廓都是可接受的。在一个实施例中，选择暴露桥导电过孔2069的整个表面区域或者在另一实施例中基本暴露整个表面区域(例如，75％或更多)的轮廓。
图4示出了在图3A(或图3B或图3C)的结构上沉积导电材料之后的结构。在一个实施例中，导电材料是通过电镀工艺沉积的铜。根据一种这样的工艺，最初在结构的表面(如观察到的上表面)上以及在通往桥导电过孔2069和导电焊盘209的开口中沉积诸如铜晶种材料的晶种材料(图6的块350)。图4代表性地示出了晶种材料215。在沉积了晶种材料之后，通过电镀工艺沉积诸如铜的导电材料225(图6的块360)。在一个实施例中，按照足以填充通往桥导电过孔2069和导电焊盘209的开口的量并且在所述结构的表面上沉积铜。在另一实施例中，导电材料是可以通过无电沉积工艺沉积的镍。
图5示出了在使图4的结构的表面平面化并且去除了第二表面层之后的结构。参考图5，在向桥导电过孔2069和导电焊盘209以及所述结构的表面上沉积导电材料之后，通过深蚀刻或者其它平面化工艺从所述表面去除诸如铜或镍的导电材料225(图6的块370)。平面化工艺保留了通过第一表面层2041和第二表面层2042的开口中的导电材料225，作为(在一个实施例中)连续导电柱或桩。在一个实施例中，导电柱或桩在顶部和底部具有相似的表面面积(底部与桥导电过孔2069或导电焊盘209接触，其间可能有晶种材料)。在一个实施例中，导电柱或桩沿所述柱或桩的整个长度具有相似的表面面积。
在使导电材料225平面化以界定通过第一表面层2041和第二表面层2042中的开口的导电柱或桩之后，去除第二表面层2042(图6的块380)。在一个实施例中，相对于第一表面层2041有选择地去除第二表面层2042，从而保留第一表面层2041。在第一表面层2041是阻焊剂并且第二表面层2042是干膜抗蚀剂的情况下，可以通过化学手段(例如，采用化学涂层剥除剂)有选择地去除第二表面层2042。第二表面层2042的去除使导电材料225成为暴露在所述结构上并且可被用作用于连接至管芯或其它器件的接触点的导电柱或桩。
图7示出了根据一种实施方式的计算装置400。计算装置400容纳板402。板402可以包括多个部件，包括但不限于处理器404和至少一个通信芯片406。处理器404物理和电耦合至板402。在一些实施方式中，至少一个通信芯片406也物理和电耦合至板402。在其它实施方式中，通信芯片406是处理器404的部分。
取决于其应用，计算装置400可以包括其它部件，所述部件可以或可以不物理和电耦合至板402。这些其它部件包括但不限于易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪速存储器、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触屏显示器、触屏控制器、电池、音频编码译码器、视频编码译码器、功率放大器、全球定位系统(GPS)装置、罗盘、加速度计、陀螺仪、扬声器、相机以及大容量存储装置(例如，硬盘驱动器、压缩磁盘(CD)、数字通用盘(DVD)等)。
通信芯片406能够实现向和从计算装置400传输数据的无线通信。术语“无线”及其派生词可以用来描述通过使用经调制的电磁辐射通过非固态介质传送数据的电路、装置、系统、方法、技术、通信信道等。该术语并非暗示相关联的装置不含有任何布线，尽管在一些实施例中它们可能不含有。通信芯片406可以实施多种无线标准或协议中的任何标准或协议，包括但不限于Wi-Fi(IEEE 802.11系列)、WiMAX(IEEE 802.16系列)、IEEE802.20、长期演进(LTE)、Ev-DO、HSPA+、HSDPA+、HSUPA+、EDGE、GSM、GPRS、CDMA、TDMA、DECT、蓝牙、其衍生产物、以及被指定为3G、4G、5G和更高代的任何其它无线协议。计算装置400可以包括多个通信芯片406。例如，第一通信芯片406可以专用于较短距离的无线通信，例如Wi-Fi和蓝牙，并且第二通信芯片406可以专用于较长距离的无线通信，例如GPS、EDGE、GPRS、CDMA、WiMAX、LTE、Ev-DO等。
计算装置400的处理器404包括封装在处理器404内的集成电路管芯。在一些实施方式中，处理器的集成电路管芯包括一个或多个器件，例如晶体管或金属互连。封装可以包括封装衬底，例如上文被描述为具有一个或多个嵌入桥的封装衬底。术语“处理器”可以指对来自寄存器和/或存储器的电子数据进行处理以将该电子数据转换为可以存储在寄存器和/或存储器中的其它电子数据的任何装置或装置的部分。
通信芯片406还包括封装在通信芯片406内的集成电路管芯。根据另一实施方式，通信芯片的集成电路管芯包括根据实施方式形成的一个或多个器件，例如晶体管或金属互连。
在其它实施方式中，计算装置400内容纳的另一部件可以包含集成电路管芯，所述集成电路管芯包括一个或多个器件，例如晶体管或金属互连。
在各种实施方式中，计算装置400可以是膝上型电脑、上网本电脑、笔记本电脑、超级本电脑、智能电话、平板电脑、个人数字助理(PDA)、超级移动PC、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字相机、便携式音乐播放器或数字视频记录仪。在其它实施方式中，计算装置400可以是处理数据的任何其它电子装置。
示例
示例1是一种封装衬底，其包括：包括位于其中的电布线特征和由电介质材料构成的表面层的衬底主体以及位于所述表面层上的包括第一间距的多个第一接触点以及位于所述表面层上的包括小于所述第一间距的第二间距的多个第二接触点，所述多个第一接触点和所述多个第二接触点耦合至所述电布线特征中的相应电布线特征，其中，所述多个第一接触点和所述多个第二接触点是通往所述电特征中的所述相应电特征的连续柱。
在示例2中，示例1的封装衬底的多个第二接触点中的相应第二接触点所耦合至的电布线特征包括位于所述表面层下面的导电过孔。
在示例3中，示例1或示例2的封装衬底的第一多个第一接触点中的相应第一接触点所通往的电布线特征是耦合至下层导电过孔的主体表面布线特征。
在示例4中，示例1-3中的任何示例的封装衬底的连续柱是电镀铜。
在示例5中，示例1-4中的任何示例的封装衬底还包括设置在衬底主体中、在所述表面层下面的至少一个桥衬底，其中，所述桥衬底包括桥表面布线特征，并且所述导电过孔耦合至所述桥表面布线特征。
在示例6中，示例5的封装衬底的桥表面布线特征被配置为对输入/输出电信号进行布线。
在示例7中，示例5的封装衬底的多个第二接触点包括60微米或更小的间距。
在示例8中，示例5的封装衬底的多个第二接触点包括30微米的间距。
示例9是包括示例1-8中的任何示例的封装衬底以及设置在所述封装衬底的表面层上的第一管芯和第二管芯的封装组件，其中，所述第一管芯和第二管芯中的每者耦合至所述多个第二接触点中的相应第二接触点。
示例10是一种封装组件，其包括：包括位于其中的电布线特征和由电介质材料构成的表面层的封装衬底以及位于所述表面层上的包括第一间距的多个第一接触点以及位于所述表面层上的包括小于所述第一间距的第二间距的多个第二接触点；以及嵌入到所述封装衬底中的至少一个桥衬底，其中，所述桥衬底包括桥表面布线特征，并且所述多个第二接触点均包括导电过孔的一端，所述导电过孔在相对端耦合至所述桥表面布线特征中的相应桥表面布线特征。
在示例11中，示例10的封装组件的导电过孔是电镀铜。
在示例12中，示例10的封装组件的桥表面布线特征被配置为对输入/输出电信号进行布线。
在示例13中，示例10的封装组件的多个第二接触点包括60微米或更小的间距。
在示例14中，示例10的封装组件的多个第二接触点包括30微米的间距。
在示例15中，示例12的封装组件还包括设置在封装衬底的表面层上的第一管芯和第二管芯，其中，所述第一管芯和第二管芯中的每者耦合至所述多个第二接触点中的相应第二接触点。
示例16是一种形成封装组件的方法，所述方法包括：在封装组件中形成第一导电过孔，所述封装组件包括封装衬底和嵌入到所述封装衬底中的至少一个桥衬底，其中，所述第一导电过孔包括通往所述封装衬底中的电布线特征的衬底导电过孔和通往所述至少一个桥衬底的桥表面布线特征的桥导电过孔；在所述封装衬底上以及所述第一导电过孔上形成第一表面层；在所述第一表面层上形成第二表面层；穿过所述第一表面层和所述第二表面层形成开口，以暴露所述桥导电过孔；以及穿过所述第一表面层和所述第二表面层中的每者形成第二导电过孔，其中，所述第二导电过孔中的第二导电过孔的第一端直接接触至少所述桥导电过孔。
在示例17中，示例16的方法还包括在形成第二导电过孔之后去除第二表面层。
在示例18中，示例16或示例17的方法中的第二表面层包括能够相对于第一表面层有选择地去除的材料。
在示例19中，在形成所述第一表面层和所述第二表面层之前，形成通往衬底导电过孔中的衬底导电过孔的衬底表面布线特征，并且示例16-18中的任何示例的方法中的形成第二导电过孔包括形成所述第二导电过孔中的通往所述衬底表面布线特征的第二导电过孔。
在示例20中，示例16-19中的任何示例的方法中的形成第二导电过孔包括在穿过第一表面层和第二表面层的开口中电镀铜。
在示例21中，示例16-20中的任何示例中的方法中的第二导电过孔包括30微米的间距。
对例示的实施方式的以上描述，包括在摘要中描述的内容，并非旨在穷举，或将本发明限制于所公开的精确形式。尽管出于例示的目的在文中描述了本发明的具体实施方式和示例，但是本领域技术人员将认识到，在本发明的范围内各种等价修改都是可能的。
根据以上具体实施方式，可以对本发明做出这些修改。不应将下面的权利要求中使用的术语解释为将本发明限制于说明书和权利要求中所公开的具体实施方式。相反，所述范围完全由下述权利要求确定，应当根据所确立的权利要求解释的原则来解释所述范围。

Claims (20)

1.一种半导体器件，包括：
第一集成电路管芯，所述第一集成电路管芯具有第一管芯互连结构和第二管芯互连结构；
与所述第一集成电路管芯相邻并横向间隔开的第二集成电路管芯；
衬底，所述衬底具有与所述第一集成电路管芯和所述第二集成电路管芯相邻的衬底顶侧以及与所述顶侧相对的衬底底侧，所述衬底包括：
嵌入在所述衬底中的桥，所述桥具有桥顶表面、桥底表面，所述桥顶表面比所述桥底表面更靠近所述第一集成电路管芯，所述桥具有在所述桥顶表面和所述桥底表面之间测量的桥高度，并且所述桥在所述桥顶表面处具有第一桥接触焊盘；
从所述第一桥接触焊盘延伸远离所述桥顶表面的第一桥过孔，所述第一桥过孔具有第一桥过孔高度；
从所述第一桥过孔的顶部向所述第一集成电路管芯延伸的第一桥接触点，所述第一桥接触点具有第一宽度，所述第一桥接触点电耦合到所述第一管芯互连结构；
与嵌入的所述桥横向间隔开的第一非桥过孔，所述第一非桥过孔具有大于所述第一桥过孔高度的第一非桥过孔高度；
重新分布层的第一导电部分，所述第一导电部分位于所述第一非桥过孔上方并电耦合到所述第一非桥过孔；以及
第一非桥接触点，所述第一非桥接触点与所述桥横向间隔开并且位于所述重新分布层的所述第一导电部分上方，并电耦合到所述重新分布层的所述第一导电部分，所述第一非桥接触点被定位为使得平行于所述桥顶表面的线与所述第一桥接触点和所述第一非桥接触点这两者相交，所述第一非桥接触点具有大于所述第一桥接触点的第一宽度的第二宽度，所述第一非桥接触点电耦合到所述第二管芯互连结构。
2.根据权利要求1所述的半导体器件，其中，所述第二集成电路管芯具有第三管芯互连结构和第四管芯互连结构，所述桥在所述桥顶表面处具有第二桥接触焊盘，并且其中，所述衬底还包括：
从所述第二桥接触焊盘延伸远离所述桥顶表面的第二桥过孔；
从所述第二桥过孔的顶部向所述第二集成电路管芯延伸的第二桥接触点，所述第二桥接触点电耦合到所述第三管芯互连结构；
与嵌入的所述桥横向间隔开的第二非桥过孔，所述第二非桥过孔具有大于第二桥过孔高度的第二非桥过孔高度；
重新分布层的第二导电部分，所述第二导电部分位于所述第二非桥过孔上方并电耦合到所述第二非桥过孔；以及
第二非桥接触点，所述第二非桥接触点与所述桥横向间隔开并且位于所述重新分布层的所述第二导电部分上方，并且电耦合到所述重新分布层的所述第二导电部分，所述第二非桥接接触点电耦合到所述第四管芯互连结构。
3.根据权利要求1所述的半导体器件，其中，所述桥具有由硅构成的桥衬底。
4.根据权利要求3所述的半导体器件，其中，所述桥在所述桥衬底上具有布线特征。
5.根据权利要求4所述的半导体器件，其中，所述桥具有穿硅过孔(TSV)，以在所述桥顶表面和所述桥底表面之间提供电通路。
6.根据权利要求5所述的半导体器件，其中，所述TSV电耦合到所述桥的底表面处的底部桥接触焊盘。
7.根据权利要求1所述的半导体器件，其中，所述第一桥接触点包括铜柱。
8.根据权利要求1所述的半导体器件，其中，所述第一管芯互连结构和所述第二管芯互连结构均包括铜柱。
9.根据权利要求1所述的半导体器件，其中，所述衬底还包括嵌入在所述衬底中的第二桥，所述第二桥电耦合到所述第二集成电路管芯和所述第三集成电路管芯，所述第二桥与所述第一桥相邻并且横向间隔开。
10.根据权利要求1所述的半导体器件，其中，所述桥高度小于所述第一非桥过孔高度。
11.一种半导体器件，包括：
第一集成电路管芯，所述第一集成电路管芯具有第一管芯互连结构和第二管芯互连结构；
与所述第一集成电路管芯相邻并横向间隔开的第二集成电路管芯；
衬底，所述衬底具有与所述第一集成电路管芯和所述第二集成电路管芯相邻的衬底顶侧以及与所述顶侧相对的衬底底侧，所述衬底包括：
嵌入在所述衬底中的桥，所述桥的第一部分位于所述第一集成电路管芯的一部分下方，并且所述桥的第二部分位于所述第二集成电路管芯的一部分下方，所述桥具有桥顶表面、桥底面，所述桥顶表面比所述桥底表面更靠近所述第一集成电路管芯，并且所述桥在所述桥顶表面处具有第一桥接触焊盘；
连接到所述第一桥接触焊盘的第一桥过孔，所述第一桥过孔从所述第一桥接触焊盘延伸远离所述桥顶表面，所述第一桥过孔具有第一桥过孔高度；
连接到所述第一桥过孔的第一桥接触点，所述第一桥接触点从所述第一桥过孔的顶部向所述第一集成电路管芯延伸，所述第一桥接触点具有第一宽度，所述第一桥接触点电耦合到所述第一管芯互连结构；
与嵌入的所述桥横向间隔开的第一非桥过孔，所述第一非桥过孔具有大于所述第一桥过孔高度的第一非桥过孔高度；
重新分布层的第一导电部分，所述第一导电部分位于所述第一非桥过孔上方并电耦合到所述第一非桥过孔；以及
第一非桥接触点，所述第一非桥接触点与所述桥横向间隔开并且位于所述重新分布层的所述第一导电部分上方，并电耦合到所述重新分布层的所述第一导电部分，所述第一非桥接触点被定位为使得平行于所述桥顶表面的线与所述第一桥接触点和所述第一非桥接触点这两者相交，所述第一非桥接触点具有大于所述第一桥接触点的第一宽度的第二宽度，所述第一非桥接触点电耦合到所述第二管芯互连结构。
12.根据权利要求11所述的半导体器件，其中，所述第一集成电路管芯还具有第三管芯互连结构和第四管芯互连结构，所述衬底还包括：
位于所述桥顶表面处的第二桥接触焊盘；
连接到所述第二桥接触焊盘的第二桥过孔，所述第二桥过孔从所述第一桥接触焊盘延伸远离所述桥顶表面；
连接到所述第二桥过孔的第二桥接触点，所述第二桥接触点从所述第二桥过孔的顶部向所述第一集成电路管芯延伸，所述第一桥接触点电耦合到所述第三管芯互连结构，其中，没有其他桥接触点比所述第二桥接触点更靠近所述第一桥接触点，使得所述第一桥接触点和所述第二桥接触点具有第一间距；
与嵌入的所述桥和所述第一非桥过孔横向间隔开的第二非桥过孔；
所述重新分布层的第二导电部分，所述第二导电部分位于所述第二非桥过孔上方并且连接到所述第二非桥过孔；以及
第二非桥接触点，所述第二非桥接触点与所述桥横向间隔开并且位于所述重新分布层的所述第二导电部分上方，并连接到所述重新分布层的所述第二导电部分，所述第一非桥接触点电耦合到所述第四管芯互连结构，其中，没有其他非桥接触点比所述第二非桥接触点更靠近所述第一非桥接触点，使得所述第一非桥接触点和所述第二非桥接触点具有大于所述第一间距的第二间距。
13.根据权利要求11所述的半导体器件，其中，所述第一桥接触点包括铜柱。
14.根据权利要求11所述的半导体器件，其中，所述桥具有由硅构成的桥衬底，并且在所述桥衬底上还具有布线特征。
15.根据权利要求14所述的半导体器件，其中，所述桥具有穿硅过孔(TSV)，以在所述桥顶表面和所述桥底表面之间提供电通路。
16.根据权利要求15所述的半导体器件，其中，所述TSV电耦合到所述桥的底表面处的底部桥接触焊盘。
17.一种计算装置，包括：
触摸屏显示器；
电池；
母板；
电耦合到所述母板的第一集成电路管芯，所述第一集成电路管芯具有第一管芯互连结构和第二管芯互连结构；
与所述第一集成电路管芯相邻并横向间隔开的第二集成电路管芯；
衬底，所述衬底具有与所述第一集成电路管芯和所述第二集成电路管芯相邻的衬底顶侧以及与所述顶侧相对的衬底底侧，所述衬底包括：
嵌入在所述衬底中的桥，所述桥具有桥顶表面、桥底表面，所述桥顶表面比所述桥底表面更靠近所述第一集成电路管芯，所述桥具有在所述桥顶表面和所述桥底表面之间测量的桥高度，并且所述桥在所述桥顶表面处具有第一桥接触焊盘；
从所述第一桥接触焊盘延伸远离所述桥顶表面的第一桥过孔，所述第一桥过孔具有第一桥过孔高度；
从所述第一桥过孔的顶部向所述第一集成电路管芯延伸的第一桥接触点，所述第一桥接触点具有第一宽度，所述第一桥接触点电耦合到所述第一管芯互连结构；
与嵌入的所述桥横向间隔开的第一非桥过孔，所述第一非桥过孔具有大于所述第一桥过孔高度的第一非桥过孔高度；
重新分布层的第一导电部分，所述第一导电部分位于所述第一非桥过孔上方并电耦合到所述第一非桥过孔；以及
第一非桥接触点，所述第一非桥接触点与所述桥横向间隔开并且位于所述重新分布层的所述第一导电部分上方，并电耦合到所述重新分布层的所述第一导电部分，所述第一非桥接触点被定位为使得平行于所述桥顶表面的线与所述第一桥接触点和所述第一非桥接触点这两者相交，所述第一非桥接触点具有大于所述第一桥接触点的第一宽度的第二宽度，所述第一非桥接触点电耦合到所述第二管芯互连结构。
18.根据权利要求17所述的计算装置，其中，所述第一桥接触点包括铜柱。
19.根据权利要求17所述的计算装置，其中，所述桥具有由硅构成的桥衬底。
20.根据权利要求19所述的计算装置，其中，所述桥在所述桥衬底上具有布线特征。
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