CN109243980A - 一种封装基板的制作方法及封装基板 - Google Patents
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Abstract
本发明实施例公开了一种封装基板的制作方法及封装基板,涉及电子封装技术领域,解决了封装过程中封装基板与载板提前开裂的问题。具体方案:一种封装基板的制作方法包括:在初始载板的两个承载面上分别制作第一双层可拆金属箔,包括第一金属支撑层和第一金属薄膜层;在第一金属薄膜层的外表面制作至少一层线路结构;在最远离初始载板的一层线路结构的外表面制作第一防焊树脂层;在第一防焊树脂层的外表面制作第二双层可拆金属箔,包括第二金属薄膜层和第二金属支撑层;将第一金属薄膜层与第一金属支撑层进行分离;至少在第二金属支撑层的外表面制作加固层,加固层的一部分与第一防焊树脂层相连接。本发明实施例制作带载封装基板。
Description
技术领域
本发明实施例涉及电子封装技术领域,尤其涉及一种封装基板的制作方法及封装基板。
背景技术
随着无线通信、汽车电子和其他消费类电子产品的快速发展,微电子封装技术向着多功能、小型化、便携式、高速度、低功耗和高可靠性的方向发展,基于此,要求封装技术朝着超薄化的方向发展,因此封装基板的厚度也越来越薄,通常可以小于100μm。
在此情况下,封装基板的刚性随着其厚度的增加而逐渐减小,在后续的电子封装工艺流程中由于不具备良好的支撑效果,从而导致后续芯片封装无法实现。因此,通常需要在封装基板上制作载板用于支撑该封装基板,以完成封装过程。当芯片封装于上述封装基板上后,需要将封装基板与载板进行分离,以在封装基板上制作用于与印刷电路板(Printed Circuit Board,PCB)互接的球栅阵列(Ball Grid Array,BGA)。
然而现有技术中,为了使得封装基板与载板容易分离,载板与封装基板之间的结合力不强,这样一来,在芯片封装的过程中,将使得载板与封装基板提前开裂,导致封装过程无法完成,降低了生产效率,并增加了次品率。
发明内容
本发明实施例提供一种封装基板的制作方法及封装基板,解决了封装过程中封装基板与该封装基板的载板提前开裂的问题。
为达到上述目的,本发明实施例采用如下技术方案:
本发明实施例的第一方面,提供一种封装基板的制作方法,包括:首先,在初始载板相对的两个承载面上分别制作第一双层可拆金属箔。其中,第一双层可拆金属箔包括靠近初始载板的第一金属支撑层以及远离初始载板的第一金属薄膜层。接下来,在第一金属薄膜层的外表面制作至少一层线路结构。接下来,在最远离初始载板的一层线路结构的外表面制作第一防焊树脂层。接下来,在第一防焊树脂层的外表面制作第二双层可拆金属箔。其中,第二双层可拆金属箔包括靠近第一防焊树脂层的第二金属薄膜层,以及远离第一防焊树脂层的第二金属支撑层。接下来,将第一金属薄膜层与第一金属支撑层进行分离。接下来,至少在第二金属支撑层的外表面制作加固层,该加固层的一部分与第一防焊树脂层相连接。由上述可知,一方面,由于本发明实施例提供的封装基板的制作方法中制作有加固层,该该加固层的一部分与第一防焊树脂层相连接,从而使得加固层与封装基板之间具有一定的结合力。在此基础上,该加固层至少覆盖第二金属薄膜层的外表面,因此通过加固层可以加固第二双层可拆金属箔和封装基板之间的结合力,从而可以有效防止具有上述第二双层可拆金属箔的封装基板在芯片封装过程中,第二双层可拆金属箔与封装基板提前开裂。另一方面,当第一金属薄膜层与第一金属支撑层分离后,第二双层可拆金属箔设置于第一防焊树脂层的外表面,而第一防焊树脂层又设置于最远离初始载板的一层线路结构的外表面。在此情况下,在芯片封装的过程中,由于第二双层可拆金属箔和加固层具有支撑封装基板的作用,因此需要将第一金属薄膜层从封装基板上剥离后,将芯片封装于封装基板靠近初始载板的一侧表面,即将芯片与最靠近初始载板的一层线路结构相连接。基于此,由于最靠近初始载板的一层线路结构可以受到介质层的保护,因此相对于其他层的线路结构而言,该层线路结构中的金属线图案的侧面不会被侧蚀,所以最靠近初始载板的一层线路结构中金属线图案能够制备的更加精细,从而可以提高与芯片的电连接特性。再一方面,上述第二双层可拆金属箔和加固层构成该封装基板的出厂载板,且该出厂载板与封装基板一同出厂,从而实现带载超薄封装基板的制作,解决了超薄封装基板在芯片封装过程中刚性不足的问题。
本发明实施例提供的封装基板的制作方法,结合第一方面,在一种可能的实现方式中,在将第一金属薄膜层与第一金属支撑层进行分离之后,制作加固层之前,上述方法还包括:去除第二双层可拆金属箔边缘位置的第二金属薄膜层和第二金属支撑层。在此情况下,当构成加固层的材料为树脂材料时,制作上述加固层包括:在第二金属支撑层的外表面,以及第二金属薄膜层和第二金属支撑层的侧面覆盖加固层。这样一来,一方面,通过将第二双层可拆金属箔的边缘位置进行刻蚀,使得加固层在第二双层可拆金属箔被刻蚀的位置与第一防焊树脂层的外表面直接接触。由于第一防焊树脂层的材质也为树脂材料,因此能够使得加固层与第一防焊树脂层在接触面的结合力增大。在此情况下,加固层还覆盖第二金属支撑层的外表面,因此,在加固层的作用下能够加固第二双层可拆金属箔与第一防焊树脂层的结合力,有效防止该封装基板在封装芯片的过程中,第二双层可拆金属箔与第一防焊树脂层提前开裂。在此基础上,当第二双层可拆金属箔被刻蚀的宽度H为2.5mm~3.5mm时,该第一防焊树脂层与加固层的接触面积小,而与第二双层可拆金属箔的接触面积大,因此不会由于设置了加固层而过度增加第二双层可拆金属箔与封装基板之间的结合力,导致封装芯片工艺结束后,第二双层可拆金属箔与封装基板难以分离的现象发生。另一方面,由于第二金属薄膜层和第二金属支撑层的侧面也覆盖有上述加固层,因此通过该加固层可以对第二金属薄膜层和第二金属支撑层的侧面进行密封,从而能够有效防止在该封装基板在封装芯片的过程中第二金属薄膜层与第二金属支撑层提前开裂。
结合第一方面和上述可能的实现方式,在另一种可能的实现方式中,构成加固层的材料为感光树脂材料;制作加固层之后,上述制作方法还包括:首先,通过掩膜、曝光、显影工艺,将位于封装基板焊盘位置的加固层去除。接下来,通过刻蚀工艺,将位于焊盘位置的第二金属支撑层和第二金属薄膜层去除。接下来,通过激光烧蚀工艺,将位于焊盘位置的第一防焊树脂层去除,形成第一焊阻开窗,第一焊阻开窗用于露出靠近第一防焊树脂层一侧的线路结构的一部分。由上述可知,带载封装基板在进行芯片封装之前,就已经在该封装基板的焊盘位置形成了用于制作球珊阵列的第一焊阻开窗。因此,可以通过该第一焊阻开窗,在封装基板封装之前,通过将电测探针与对焊盘位置相接触,从而对各个焊盘进行电测,以提高封装基板的质量和良品率。
结合第一方面,在另一种可能的实现方式中,制作上述第一防焊树脂层包括:在最远离初始载板的一层线路结构的外表面形成液态的防焊树脂材料。接下来,当防焊树脂材料未固化时,执行制作第二双层可拆金属箔和加固层的步骤。然后,当构成加固层的材料为树脂材料时,上述方法还包括:在加固层的周边制作穿透加固层以及第二双层可拆金属箔的铆接孔,防焊树脂材料的一部分被挤压至铆接孔内;对防焊树脂材料进行固化,形成位于第二双层可拆金属箔背离加固层一侧的第一防焊树脂层,以及位于铆接孔内的铆钉。这样一来,可以通过铆钉将加固层与第一防焊树脂层相连接。此外,当第二双层可拆金属箔和加固层构成的出厂载板在封装基板进行芯片封装的过程中,可以对封装基板进行支撑。此外,在上述芯片封装的过程中,还可以有效防止出厂载板与封装基板提前开裂,以及防止第二金属薄膜层和第二金属支撑层提前开裂。
结合第一方面,在另一种可能的实现方式中,在将第一金属薄膜层与第一金属支撑层进行分离之后,制作方法还包括:首先,将第一金属薄膜层剥离,并在最远离第二双层可拆金属箔的一层线路结构的外表面制作第二防焊树脂层。接下来,通过掩膜、曝光、显影工艺,将位于封装基板的芯片连接位置的第二防焊树脂层去除,形成第二焊阻开窗,第二焊阻开窗用于露出最远离第一防焊树脂层一侧的线路结构的一部分。这样一来,芯片可以设置于芯片连接位置,从而实现芯片与封装基板电连接。
结合第一方面,在另一种可能的实现方式中,上述加固层的厚度大于或等于50μm。这样一来,在封装基板进行芯片封装的过程中,加固层能够具有较好的支撑效果。
结合第一方面,在另一种可能的实现方式中,构成第一双层可拆金属箔和第二双层可拆金属箔的材料包括与绝缘材料具有较好结合力的金属铜,从而使得第一金属支撑层易于粘附于初始载板上。
本发明实施例的第二方面,提供一种封装基板,包括加固层、与加固层相连接的第一防焊树脂层、位于第一防焊树脂层背离加固层一侧的至少一层线路结构,以及位于加固层与第一防焊树脂层之间的第二双层可拆金属箔。其中,第二双层可拆金属箔包括靠近第一防焊树脂层的第二金属薄膜层,以及远离第一防焊树脂层的第二金属支撑层。该封装基板具有与前述实施例提供的封装基板的制作方法相同的有益效果。
结合第二方面,在一种可能的实现方式中,加固层包围第二双层可拆金属箔的侧面,且与第一防焊树脂层相接触。从而通过加固层与第一防焊树脂层直接接触,以实现加固层与第一防焊树脂层相连接。
结合第一方面和上述可能的实现方式,在另一种可能的实现方式中,在加固层和第二双层可拆金属箔上设置有多个第一焊阻开窗,第一焊阻开窗用于露出靠近第一防焊树脂层一侧的线路结构的一部分。该露出部分构成焊盘,在封装基板封装之前,通过上述第一焊阻开窗,可以使得探针与焊盘相接触,从而对焊盘进行电测。
结合第一方面和上述可能的实现方式,在另一种可能的实现方式中,构成第一防焊树脂层的材料为感光树脂材料。从而可以对上述感光数值材料进行掩膜、曝光、显影工艺,便于制作上述第一焊阻开窗。
结合第二方面,在另一种可能的实现方式中,加固层的周边设置有穿透加固层和第二双层可拆金属箔的铆接孔。铆接孔中设置有用于将加固层与第一防焊树脂层铆接的铆钉。其中,铆钉与第一防焊树脂层为一体结构。这样一来,通过上述铆钉可以将加固层与第一防焊树脂层进行铆接,以实现加固层与第一防焊树脂层相连接。
本发明实施例的第三方面,提供一种封装基板的制作方法,包括:首先,在初始载板相对的两个承载面上制作第一双层可拆金属箔。其中,第一双层可拆金属箔包括靠近初始载板的第一金属支撑层以及远离初始载板的第一金属薄膜层。接下来,在第一金属薄膜层的外表面制作至少一层线路结构。接下来,在最远离初始载板的一层线路结构的外表面制作第一防焊树脂层。接下来,将位于封装基板的焊盘位置的第一防焊树脂层去除,形成盲孔。其中,该盲孔用于露出靠近第一防焊树脂层一侧的线路结构的一部分。接下来,在盲孔的位置制作覆盖线路结构的金属保护层。接下来,在第一防焊树脂层背离初始载板的一侧表面制作由金属材料构成的出厂载板。接下来,将第一金属薄膜层与第一金属支撑层进行分离。由上述可知,一方面,由于本发明实施例提供的封装基板的制作方法中制作的出厂载板与第一防焊树脂层背离初始载板的一侧表面直接接触,且构成该出厂载板的材料为金属材料。因此可以通过金属溅射工艺沉积上述金属材料,以形成出厂载板。这样一来,出厂载板与封装基板之间具有较好的结合力,从而可以有效防止具有上述出厂载板的封装基板在芯片封装过程中,出厂载板与封装基板提前开裂。此外,由金属材料构成的出厂载板可以采用湿法刻蚀工艺去除,因此也容易实现出厂载板与封装基板的分离。另一方面,当第一金属薄膜层与第一金属支撑层分离后,出厂载板设置于第一防焊树脂层的外表面,而第一防焊树脂层又设置于最远离初始载板的一层线路结构的外表面。在此情况下,在芯片封装的过程中,由于出厂载板具有支撑封装基板的作用,因此需要将第一金属薄膜层从封装基板上剥离后,将芯片封装于封装基板靠近初始载板的一侧表面,即将芯片与最靠近初始载板的一层线路结构相连接。基于此,由于最靠近初始载板的一层线路结构可以受到介质层的保护,因此相对于其他层的线路结构而言,该层线路结构中的金属线图案的侧面不会被侧蚀,所以最靠近初始载板的一层线路结构中金属线图案能够制备的更加精细,从而可以提高与芯片的电连接特性。再一方面,上述该出厂载板与封装基板一同出厂,从而实现带载超薄封装基板的制作,解决了超薄封装基板在芯片封装过程中刚性不足的问题。
结合第三方面,在另一种可能的实现方式中,在制作有出厂载板后,上述制作方法还包括:在出厂载板上制作与盲孔相连通的第一焊阻开窗。通过第一焊阻开窗露出的线路结构的一部分作为焊盘。
结合第三方面,在另一种可能的实现方式中,构成金属保护层的材料包括金属锡,以防止有金属铜构成的焊盘被氧化。此外构成上述出厂载板的材料包括金属铜,从而采用湿法刻蚀工艺容易去除,使得封装工艺完成后,出厂载板与封装基板容易分离。
基于此,制备而成的封装基板包括由金属材料构成的出厂载板,以及依次位于该出厂载板表面的第一防焊树脂、至少一层线路结构。该第一防焊树脂层上设置有盲孔,该盲孔用于露出靠近第一防焊树脂层一侧的线路结构的一部分,露出的部分为该封装基板的焊盘。此外,在盲孔的位置设置有覆盖线路结构的金属保护层。在此基础上,为了在封装基板封装之前,对该封装基板上的焊盘进行电测,上述出厂载板上设置有与盲孔相连通的第一焊阻开窗。从而使得探针可以穿过第一焊阻开窗和盲孔与上述焊盘相接触,以进行电测。
附图说明
图1为本发明实施例提供的一种封装基板的制作方法流程图;
图2为完成图1中步骤S101后的结构示意图;
图3为完成图1中步骤S102后的结构示意图;
图4为完成图1中步骤S103、S104后的结构示意图;
图5为完成图1中步骤S105后的结构示意图;
图6为将图5中的第一金属薄膜层剥离后的结构示意图;
图7为执行图1中步骤S106得到的一种结构示意图;
图8为执行图1中步骤S106得到的另一种结构示意图;
图9为基于图8所示的结构提供的能够实现电测的一种带载封装基板的制作方法流程图;
图10为完成图9中步骤S201后的结构示意图;
图11为完成图9中步骤S202后的结构示意图;
图12为完成图9中步骤S203后的结构示意图;
图13为采用图12所示的带载封装基板进行芯片封装的结构示意图;
图14为去除图13中的出厂载板后的结构示意图;
图15为对图14所示的结构进行植球工艺后的结构示意图;
图16为实现图1中步骤S106采用的另一种方法所对应的结构示意图;
图17为本发明实施例提供的一种封装基板的制作过程示意图;
图18为本发明实施例提供的另一种封装基板的制作方法流程图;
图19为完成图18中步骤S301后的结构示意图;
图20为完成图18中步骤S302后的结构示意图;
图21为完成图18中步骤S303后的结构示意图;
图22为完成图18中步骤S304后的结构示意图;
图23为在图22所示的结构基础上,制作有第二防焊树脂层的结构示意图;
图24为基于图23所示的结构,提供的能够实现电测的另一种带载封装基板的结构示意图。
附图标记:
10-初始载板;11-第一双层可拆金属箔;110-第一金属支撑层;111-第一金属薄膜层;12-第二双层可拆金属箔;120-第二金属支撑层;121-第二金属薄膜层;20-线路结构;21-介质层;22-盲孔;30-第一防焊树脂层;31-第二防焊树脂层;40-加固层;50-第一焊阻开窗;51-第二焊阻开窗;60-铆接孔;61-铆钉;70-芯片;71-封装层;72-锡球;80-金属保护层;81-出厂载板;A-焊盘位置;B-芯片连接位置。
具体实施方式
本发明实施例提供一种封装基板的制作方法,如图1所示,包括:
S101、在如图2所示的初始载板10相对的两个承载面上分别制作第一双层可拆金属箔11。其中,上述第一双层可拆金属箔11包括靠近初始载板10的第一金属支撑层110以及远离初始载板10的第一金属薄膜层111。
其中,该第一金属支撑层110用于支撑后续形成于初始载板10上的其他膜层结构,因此第一金属支撑层110的厚度较大,例如可以为12μm~18μm。而第一金属薄膜层111需要具有一定的柔韧性,从而利于将第一金属薄膜层111从而第一金属支撑层110上分离。因此第一金属薄膜层111可以为厚度在1μm~3μm的超薄金属层。
此外,上述初始载板10可以由树脂材料构成,其具有绝缘性。基于此,为了使得第一金属支撑层110易于粘附于初始载板10上,优选的,构成上述第一金属支撑层110的材料和构成上述第一金属薄膜层111的材料为与绝缘材料具有较好结合力的金属铜。基于此,上述第一双层可拆金属箔11为双层可拆铜箔。
在此情况下,可以通过压合工艺将上述双层可拆铜箔压合于初始载板10相对的两个承载面上。
S102、在第一金属薄膜层111的外表面,制作如图3所示的至少一层线路结构20。
需要说明的是,上述第一金属薄膜层111的外表面是指,该第一金属薄膜层111背离初始载板10一侧的表面。
具体的,在第一金属薄膜层111的外表面贴干膜,然后可以通过曝光、显影、图形电镀、剥膜等工艺,得到一层线路结构20。其中,构成该线路结构20的材质可以为金属铜。通常,上述线路结构20的厚度可以为10μm。
在此情况下,当在上述在步骤S102中制作有至少两层线路结构20时,相邻两层线路结构20之间,通过压合工艺制作有绝缘的介质层21。构成该介质层21的材料通常为树脂材料,例如聚丙二醇(Poly propylene glycol,PPG)。
此外,由在上述压合介质层21的过程中,已经制作于初始载板10上的线图结构20需要嵌入至该介质层21中,因此该被压合的介质层21为半固化状态,且该介质层21需要具备一定的厚度,例如介质层21的厚度可以为15μm。
在此基础上,介质层21上还设置有用于将相邻两层线路结构20相互导通的盲孔22。
本发明实施例中,对制作与初始载板10上的线路结构20的层数不做限定,对于超薄封装基板而言,该封装基板通常可以包括一层至四层上述线路结构20。其中,本发明实施例中均是以三层线路结构20为例进行的说明。
S103、如图4所示,在最远离初始载板10的一层线路结构20的外表面制作第一防焊树脂层30。
具体的,可以通过压合工艺制作上述第一防焊树脂层30。
需要说明的是,以封装基板具有三层线路结构20为例,上述最远离初始载板10的一层线路结构20,即距离初始载板10最远的第三层线路结构20。此外,上述线路结构20的外表面是指,该线路结构20背离初始载板10一侧的表面。
其中,构成上述第一防焊树脂层30的材料为液态光致阻焊剂(俗称绿油)。
S104、如图4所示,在上述第一防焊树脂层30的外表面制作第二双层可拆金属箔12。
具体的,上述第二双层可拆金属箔12包括靠近第一防焊树脂层30的第二金属薄膜层121,以及远离第一防焊树脂层30的第二金属支撑层120。
其中,第二金属支撑层120与上述第一金属支撑层110的作用、材质以及厚度相同,第二金属薄膜层121与上述第一金属薄膜层111的作用、材质以及厚度相同,此处不再赘述。
S105、如图5所示,将第一金属薄膜层111与第一金属支撑层110进行分离。
这样一来,可以得到两张具有上述第二双层可拆金属箔12的封装基板。当芯片封装过程完成之后,将上述第二双层可拆金属箔12与封装基板分离,并在封装基板上与封装了芯片的一侧相对设置的另一侧制作球栅阵列。
在此基础上,当第一金属薄膜层111与第一金属支撑层110与封装基板分离后,可以如图6所示,将第一金属薄膜层111剥离。
S106、如图8或如图16所示,至少在第二金属薄膜层121的外表面制作加固层40,该加固层40的一部分与第一防焊树脂层30相连接。
在此情况下,上述封装基板包括上述线路结构20、位于相邻两层线路结构20之间的介质层21以及上述第一防焊树脂层30。
基于此,上述第二双层可拆金属箔12和加固层40构成该封装基板的出厂载板,用于在封装基板于芯片进行封装的过程中,对封装基板进行支撑,以当该封装基板为超薄封装基板时,提高该超薄封装基板的刚度,避免其在芯片封装的过程中发生变形。
由上述可知,在封装基板进行芯片封装的过程中,加固层40也对该封装基板具有支撑作用。因此为了使得该加固层40能够具有较好的支撑效果,优选的上述加固层40的厚度大于或等于50μm。其中,加固层40的厚度越大,支撑效果越好。
综上所述,一方面,由于本发明实施例提供的封装基板的制作方法中制作有加固层40,该该加固层40的一部分与第一防焊树脂层30相连接,从而使得加固层40与封装基板之间具有一定的结合力。在此基础上,该加固层40至少覆盖第二金属薄膜层121的外表面,因此通过加固层40可以加固第二双层可拆金属箔12和封装基板之间的结合力,从而可以有效防止具有上述第二双层可拆金属箔12的封装基板在芯片封装过程中,第二双层可拆金属箔12与封装基板提前开裂。
另一方面,当第一金属薄膜层111与第一金属支撑层110分离后,第二双层可拆金属箔12设置于第一防焊树脂层30的外表面,而第一防焊树脂层30又设置于最远离初始载板10的一层线路结构20的外表面。在此情况下,在芯片封装的过程中,由于第二双层可拆金属箔12和加固层40具有支撑封装基板的作用,因此需要将第一金属薄膜层111从封装基板上剥离后,将芯片封装于封装基板靠近初始载板10的一侧表面,即将芯片与最靠近初始载板10的一层线路结构20相连接。基于此,由于最靠近初始载板10的一层线路结构20可以受到介质层21的保护,因此相对于其他层的线路结构20而言,该层线路结构20中的金属线图案的侧面不会被侧蚀,所以最靠近初始载板10的一层线路结构20中金属线图案能够制备的更加精细,从而可以提高与芯片的电连接特性。
再一方面,上述第二双层可拆金属箔12和加固层40构成该封装基板的出厂载板,且该出厂载板与封装基板一同出厂,从而实现带载超薄封装基板的制作,解决了超薄封装基板在芯片封装过程中刚性不足的问题。
以下对如何实现至少在第二金属薄膜层121的外表面制作上述加固层40的方法进行详细的举例说明。
例如,在将第一金属薄膜层111与第一金属支撑层110进行分离之后,制作上述加固层40之前,上述制作方法还包括:如图7所示,去除第二双层可拆金属箔12边缘位置的第二金属薄膜层121和第二金属支撑层120。
具体的,当构成第二金属薄膜层121和第二金属支撑层120的材料为金属铜时,可以采用刻蚀工艺,将第二双层可拆金属箔12的边缘位置处的第二金属薄膜层121和第二金属支撑层120刻蚀。
其中,第二双层可拆金属箔12的边缘位置被去除的第二金属薄膜层121和第二金属支撑层120的宽度H为2.5mm~3.5mm。即上述刻蚀步骤后,第二双层可拆金属箔12的侧面与同一侧的封装基板的侧面之间的距离为2.5mm~3.5mm。
在此情况下,当构成上述加固层40的材料为树脂材料时,上述步骤S106包括:如图8所示,通过压印工艺在第二金属支撑层120的外表面,以及第二金属薄膜层121和第二金属支撑层120的侧面覆盖上述加固层40,加固层40与第一防焊树脂层30相接触。
这样一来,一方面,通过将第二双层可拆金属箔12的边缘位置进行刻蚀,使得加固层40在第二双层可拆金属箔12被刻蚀的位置与第一防焊树脂层30的外表面直接接触。由于第一防焊树脂层30的材质也为树脂材料,因此能够使得加固层40与第一防焊树脂层30在接触面的结合力增大。在此情况下,加固层40还覆盖第二金属支撑层120的外表面,因此,在加固层40的作用下能够加固第二双层可拆金属箔12与第一防焊树脂层30的结合力有效防止该封装基板在封装芯片的过程中,第二双层可拆金属箔12与第一防焊树脂层30提前开裂。在此基础上,当第二双层可拆金属箔12被刻蚀的宽度H为2.5mm~3.5mm时,该第一防焊树脂层30与加固层40的接触面积小,而与第二双层可拆金属箔12的接触面积大,因此不会由于设置了加固层40而过度增加第二双层可拆金属箔12与封装基板之间的结合力,导致封装芯片工艺结束后,第二双层可拆金属箔12与封装基板难以分离的现象发生。
另一方面,由于第二金属薄膜层121和第二金属支撑层120的侧面也覆盖有上述加固层40,因此通过该加固层40可以对第二金属薄膜层121和第二金属支撑层120的侧面进行密封,从而能够有效防止在该封装基板在封装芯片的过程中第二金属薄膜层121与第二金属支撑层120提前开裂。
在此基础上,构成上述加固层40的树脂材料可以为聚丙烯(Polypropylene,PP)或者还可以为感光树脂材料,例如上述液态光致阻焊剂,或者油墨。
当该构成加固层40的材料为上述感光树脂材料时,在上述步骤S106之后,该封装基板的制作方法,如图9所示,还包括:
S201、如图10所示,通过掩膜、曝光、显影工艺,将位于封装基板焊盘位置A的加固层40去除。
其中,上述封装基板的一个焊盘位置A用于设置球栅阵列中的一个金属球。
在此基础上,在构成上述加固层40的材料采用上述液态光致阻焊剂,且当第一金属薄膜层111与第一金属支撑层110与封装基板分离后,如图6所示,将第一金属薄膜层111剥离的情况下,可以在形成上述加固层40且执行上述步骤S201时,如图10所示,在最远离第二双层可拆金属箔12的一层线路结构20的外表面制作第二防焊树脂层31。
接下来,通过掩膜、曝光、显影工艺,将位于封装基板的芯片连接位置B的第二防焊树脂层31去除,形成第二焊阻开窗51。该第二焊阻开窗51用于露出最远离第一防焊树脂层30一侧的线路结构20的一部分。
其中,上述芯片连接位置B用于将芯片与该封装基板电连接。
S202、如图11所示,通过刻蚀工艺(例如湿法刻蚀工艺),将位于焊盘位置A的第二金属支撑层120和第二金属薄膜层121去除。
S203、如图12所示,通过激光烧蚀工艺,将位于上述焊盘位置A的第一防焊树脂层30去除,形成第一焊阻开窗50,该第一焊阻开窗50用于露出靠近第一防焊树脂层30一侧的线路结构20的一部分。
由上述可知,图12所示的带载封装基板在进行芯片封装之前,就已经在该封装基板的焊盘位置A形成了用于制作球珊阵列的第一焊阻开窗50。因此,可以通过该第一焊阻开窗50,在封装基板封装之前,通过将电测探针与对焊盘位置A相接触,从而对各个焊盘进行电测(E-Test),以提高封装基板的质量和良品率。
接下来,以图12所示的带载封装基板为例,对该封装基板的封装过程以及封装后的处理工艺进行说明。
首先,如图13所示,在由第二双层可拆金属箔12和加固层40构成的出厂载板的支撑作用下,将芯片70连接于封装基板背离出厂载板的一侧表面上。
然后,采用绝缘材料构成的封装层71对芯片70进行封装。此外,在封装层71的外表面还设置有另一块封装基板,且该封装层71中设置有用于将上、下两个封装基板相连接的导电物。
在封装基板上完成上述芯片70的封装过程以后,需要对出厂载板与封装基板进行分离。
具体的,首先当构成上述加固层40的材料采用上述液态光致阻焊剂时,可以采用掩膜、曝光、显影工艺,将加固层40去除。
接下来,采用湿法刻蚀工艺将第二双层可拆金属箔12中的第二金属支撑层120完全刻蚀。
然后,将第二双层可拆金属箔12中的第二金属薄膜层121剥离。
最后,采用打磨工艺,对封装基板上除了焊盘位置A处的焊盘以外的部分进行打磨,以彻底去除上述出厂载板,提高封装基板打磨位置的表面平整度。最终形成如图14所示的封装有芯片70的基板。
当去除出厂载板以后,如图15所示,通过植球工艺将多个锡球72分别植入上述焊接位置A处,以使得锡球72能够与焊盘相连接,最终形成球珊阵列。在此情况下,封装有芯片70的封装基板,可以通过上述球珊阵列与印刷电路板相连接。
此外,实现至少在第二金属薄膜层121的外表面制作上述加固层40的方法又例如,上述步骤S103包括:在最远离初始载板10的一层线路结构20的外表面形成液态的防焊树脂材料。该防焊树脂材料用于构成上述第一防焊树脂层30。
接下来,当防焊树脂材料未固化时,执行上述步骤S104和步骤S105,完成第二双层可拆金属箔12和加固层40的制作。
接下来,当构成加固层40的材料为树脂材料时,上述方法还包括:
如图16所示,在加固层40的周边制作穿透加固层40以及第二双层可拆金属箔12的铆接孔60,上述防焊树脂材料的一部分并挤压至铆接孔60。
然后,对防焊树脂材料进行固化,形成位于第二双层可拆金属箔12背离加固层40一侧的第一防焊树脂层30,以及位于铆接孔60内的铆钉61。其中,铆钉61与第一防焊树脂层30为一体结构。
这样一来,可以通过铆钉61将加固层40与第一防焊树脂层30相连接。此外,当第二双层可拆金属箔12和加固层40构成的出厂载板在封装基板进行芯片封装的过程中,可以对封装基板进行支撑。此外,在上述芯片封装的过程中,还可以有效防止出厂载板与封装基板提前开裂,以及防止第二金属薄膜层121和第二金属支撑层120提前开裂。
其中,上述铆接孔60可以为多个。此外,为了增加加固层40的加固作用,上述多个铆接孔60可以圆周形式排列于加固层40的周边。
需要说明的是,第二金属支撑层120的外表面是指,当封装基板与初始载板10未分离之前,该第二金属支撑层120背离上述初始载板10的一侧表面。
此外,对如图16所示的结构,上述封装基板的制作方法同样包括制作第二防焊树脂层31,以及在该第二防焊树脂层31上制作第二焊阻开窗51的方法,具体过程同上所述,此处不再赘述。
在此基础上,如图16所示的封装基板的芯片封装过程、出厂载板与封装基板的分离过程,以及球珊阵列的植球过程同上所述,此处不再赘述。
本发明实施例提供一种封装基板,如图8或图16所示,包括加固层40、与加固层40相连接的第一防焊树脂层30、位于第一防焊树脂层30背离加固层40一侧的至少一层线路结构20,以及位于加固层40与第一防焊树脂层30之间的第二双层可拆金属箔12。
其中,该第二双层可拆金属箔12包括靠近第一防焊树脂层30的第二金属薄膜层121,以及远离第一防焊树脂层的第二金属支撑层120。
需要说明的是,第二金属支撑层120与上述第一金属支撑层110的作用、材质以及厚度相同,第二金属薄膜层121与上述第一金属薄膜层111的作用、材质以及厚度相同,此处不再赘述。
为了实现加固层40与第一防焊树脂层30相连接,以下对封装基板的具体结构进行说明。
例如,如图8所示,加固层40包围第二双层可拆金属箔12的侧面,且与第一防焊树脂层30相接触。这样一来,通过第一防焊树脂层30与加固层40直接接触,以实现加固层40与第一防焊树脂层30相连接。
在此基础上,为了在封装基板封装之前,通过将电测探针与对该封装基板的焊盘相接触,从而对各个焊盘进行电测(E-Test)。优选的,如图12所示,加固层40和第二双层可拆金属箔12上设置有多个第一焊阻开窗50,该第一焊阻开窗50用于露出靠近第一防焊树脂层30一侧的线路结构20的一部分,该露出部分构成焊盘。这样一来,在封装基板封装之前,可以将探针穿过上述第一焊阻开窗50与该焊盘相接触,从而进行电测。
其中,构成上述加固层的材料为树脂材料。基于此,为了便于制作上述第一焊阻开窗50,优选的构成第一防焊树脂层30的材料可以为感光树脂材料。这样一来,在形成上述第一焊阻开窗50时,可以通过掩膜、曝光、显影工艺,即可以将位于封装基板焊盘位置A的加固层40去除。然后在将焊盘位置A的第二双层可拆金属箔12去除,以形成上述第一焊阻开窗50。
或者,为了实现加固层40与第一防焊树脂层30相连接,该封装基板的结构又例如,如图16所示,加固层40的周边设置有穿透加固层40和第二双层可拆金属箔12的铆接孔60。该铆接孔60中设置有用于将加固层40与第一防焊树脂层30铆接的铆钉61。该铆钉61与第一防焊树脂层30为一体结构。
其中,一体结构是指,构成该第一防焊树脂层30和铆钉61的材料相同,且相连接。这样一来,可以通过铆钉61将加固层40与第一防焊树脂层30进行铆接,以实现加固层40与第一防焊树脂层30相连接。
此外,该封装基板除了包括上述结构以外,如图12所示还包括位于相邻两层线路结构20之间的介质层21、远离第二双层可拆金属箔12一侧的第二防焊树脂层31。其中,上述封装基板具有与前述实施例提供的封装基板的制作方法相同的技术效果,此处不再赘述。
本发明实施例提供另一种封装基板的制作方法包括如图1所示的步骤S101至步骤S103,在此不再一一赘述,此时形成的结构如图17所示。
此外,上述封装基板的制作方法,如图18所示,还包括:
S301、如图19所示,将位于封装基板的焊盘位置A的第一防焊树脂层30去除,形成盲孔22。
其中,该盲孔22用于露出靠近第一防焊树脂层30一侧的线路结构20的一部分,以作为制作锡球72的一部分。
S302、如图20所示,在盲孔22的位置制作覆盖线路结构20的金属保护层80。
其中,构成上述线路结构20的材料通常为金属铜,因此优选的,构成上述金属保护层80的材料可以选择金属锡,以防止金属铜被氧化。
S303、如图21所示,在第一防焊树脂30层背离初始载板10的一侧表面制作由金属材料构成的出厂载板81。
其中,为了便于后期将出厂载板81与封装基板分离,优选的,构成上述出厂载板81的材料可以包括金属铜。金属铜采用湿法刻蚀工艺容易去除。
S304、如图22所示,将第一金属薄膜层111与第一金属支撑层110进行分离,从而可以得到两张具有上述出厂载板81的封装基板。
综上所述,一方面,由于本发明实施例提供的封装基板的制作方法中制作的出厂载板81与第一防焊树脂30层背离初始载板10的一侧表面直接接触,且构成该出厂载板81的材料为金属材料。因此可以通过金属溅射工艺沉积上述金属材料,以形成出厂载板81。这样一来,出厂载板81与封装基板之间具有较好的结合力,从而可以有效防止具有上述出厂载板81的封装基板在芯片封装过程中,出厂载板81与封装基板提前开裂。此外,由金属材料构成的出厂载板81可以采用湿法刻蚀工艺去除,因此也容易实现出厂载板81与封装基板的分离。
另一方面,当第一金属薄膜层111与第一金属支撑层110分离后,出厂载板81设置于第一防焊树脂层30的外表面,而第一防焊树脂层30又设置于最远离初始载板10的一层线路结构20的外表面。在此情况下,在芯片封装的过程中,由于出厂载板81具有支撑封装基板的作用,因此需要将第一金属薄膜层111从封装基板上剥离后,将芯片封装于封装基板靠近初始载板10的一侧表面,即将芯片与最靠近初始载板10的一层线路结构20相连接。基于此,由于最靠近初始载板10的一层线路结构20可以受到介质层21的保护,因此相对于其他层的线路结构20而言,该层线路结构20中的金属线图案的侧面不会被侧蚀,所以最靠近初始载板10的一层线路结构20中金属线图案能够制备的更加精细,从而可以提高与芯片的电连接特性。
再一方面,上述该出厂载板81与封装基板一同出厂,从而实现带载超薄封装基板的制作,解决了超薄封装基板在芯片封装过程中刚性不足的问题。
在此基础上,当将第一金属薄膜层111与第一金属支撑层110与封装基板分离后,上述制作方法还包括:
首先,如图23所示将第一金属薄膜层111剥离。
然后,在最远离出厂载板81的一层线路结构20的外表面制作第二防焊树脂层31。
接下来,通过掩膜、曝光、显影工艺,将位于封装基板的芯片连接位置B的第二防焊树脂层31去除,形成第二焊阻开窗51。该第二焊阻开窗51用于露出最远离第一防焊树脂层30一侧的线路结构20的一部分。
其中,上述芯片连接位置B用于将芯片与该封装基板电连接。
基于此,该封装基板包括多层线路结构20、位于相邻两层线路结构20之间的介质层21、靠近第二双层可拆金属箔12一侧的第一防焊树脂层30,以及远离第二双层可拆金属箔12一侧的第二防焊树脂层31。
进一步地,为了在封装基板封装之前,能够将电测探针与对焊盘位置A相接触,以对各个焊盘进行电测(E-Test),从而以提高封装基板的质量和良品率。优选的,在制作有上述出厂载板81后,该制作方法还包括:如图24所示,在出厂载板81上,采用湿法刻蚀工艺制作与上述盲孔22相连通的第一焊阻开窗50。该第一焊阻开窗50用于露出靠近第一防焊树脂层30一侧的线路结构20的一部分。
以上所述,仅为本发明的具体实施方式,但本发明的保护范围并不局限于此,任何在本发明揭露的技术范围内的变化或替换,都应涵盖在本发明的保护范围之内。因此,本发明的保护范围应以所述权利要求的保护范围为准。
Claims (16)
1.一种封装基板的制作方法,其特征在于,包括:
在初始载板相对的两个承载面上分别制作第一双层可拆金属箔;所述第一双层可拆金属箔包括靠近所述初始载板的第一金属支撑层以及远离所述初始载板的第一金属薄膜层;
在所述第一金属薄膜层的外表面制作至少一层线路结构;
在最远离所述初始载板的一层所述线路结构的外表面制作第一防焊树脂层;
在所述第一防焊树脂层的外表面制作第二双层可拆金属箔;所述第二双层可拆金属箔包括靠近所述第一防焊树脂层的第二金属薄膜层,以及远离所述第一防焊树脂层的第二金属支撑层;
将所述第一金属薄膜层与所述第一金属支撑层进行分离;
至少在所述第二金属支撑层的外表面制作加固层,所述加固层的一部分与所述第一防焊树脂层相连接。
2.根据权利要求1所述的制作方法,其特征在于,在将所述第一金属薄膜层与所述第一金属支撑层进行分离之后,制作所述加固层之前,所述方法还包括:
去除所述第二双层可拆金属箔边缘位置的所述第二金属薄膜层和所述第二金属支撑层;
当构成所述加固层的材料为树脂材料时,所述制作所述加固层包括:在所述第二金属支撑层的外表面,以及所述第二金属薄膜层和所述第二金属支撑层的侧面覆盖所述加固层,所述加固层与所述第一防焊树脂层相接触。
3.根据权利要求2所述的制作方法,其特征在于,构成所述加固层的材料为感光树脂材料;制作所述加固层之后,所述方法还包括:
通过掩膜、曝光、显影工艺,将位于所述封装基板焊盘位置的所述加固层去除;
通过刻蚀工艺,将位于所述焊盘位置的所述第二金属支撑层和所述第二金属薄膜层去除;
通过激光烧蚀工艺,将位于所述焊盘位置的第一防焊树脂层去除,形成第一焊阻开窗,所述第一焊阻开窗用于露出靠近所述第一防焊树脂层一侧的所述线路结构的一部分。
4.根据权利要求1所述的制作方法,其特征在于,制作所述第一防焊树脂层包括:在最远离所述初始载板的一层所述线路结构的外表面形成液态的防焊树脂材料;
当所述防焊树脂材料未固化时,执行制作所述第二双层可拆金属箔和所述加固层的步骤;
当构成所述加固层的材料为树脂材料时,所述方法还包括:
在所述加固层的周边制作穿透所述加固层以及所述第二双层可拆金属箔的铆接孔,所述防焊树脂材料的一部分被挤压至所述铆接孔内;
对所述防焊树脂材料进行固化,形成位于所述第二双层可拆金属箔背离所述加固层一侧的所述第一防焊树脂层,以及位于所述铆接孔内的铆钉。
5.根据权利要求1所述的制作方法,其特征在于,在将所述第一金属薄膜层与所述第一金属支撑层进行分离之后,所述制作方法还包括:
将所述第一金属薄膜层剥离,并在最远离所述第二双层可拆金属箔的一层所述线路结构的外表面制作第二防焊树脂层;
通过掩膜、曝光、显影工艺,将位于所述封装基板的芯片连接位置的第二防焊树脂层去除,形成第二焊阻开窗,所述第二焊阻开窗用于露出最远离所述第一防焊树脂层一侧的所述线路结构的一部分。
6.根据权利要求2所述的制作方法,其特征在于,所述第二双层可拆金属箔边缘位置被去除的所述第二金属薄膜层和所述第二金属支撑层的宽度为2.5mm~3.5mm。
7.根据权利要求1所述的制作方法,其特征在于,所述加固层的厚度大于或等于50μm。
8.根据权利要求1所述的制作方法,其特征在于,构成所述第一双层可拆金属箔和所述第二双层可拆金属箔的材料包括金属铜。
9.一种封装基板,其特征在于,包括加固层、与所述加固层相连接的第一防焊树脂层、位于所述第一防焊树脂层背离所述加固层一侧的至少一层线路结构,以及位于所述加固层与所述第一防焊树脂层之间的第二双层可拆金属箔;
其中,所述第二双层可拆金属箔包括靠近所述第一防焊树脂层的第二金属薄膜层,以及远离所述第一防焊树脂层的第二金属支撑层。
10.根据权利要求9所述的封装基板,其特征在于,所述加固层包围所述第二双层可拆金属箔的侧面,且与所述第一防焊树脂层相接触。
11.根据权利要求10所述的封装基板,其特征在于,在所述加固层和所述第二双层可拆金属箔上设置有多个第一焊阻开窗,所述第一焊阻开窗用于露出靠近所述第一防焊树脂层一侧的所述线路结构的一部分。
12.根据权利要求11所述的封装基板,其特征在于,构成所述第一防焊树脂层的材料为感光树脂材料。
13.根据权利要求9所述的封装基板,其特征在于,所述加固层的周边设置有穿透所述加固层和所述第二双层可拆金属箔的铆接孔;所述铆接孔中设置有用于将所述加固层与所述第一防焊树脂层铆接的铆钉;所述铆钉与所述第一防焊树脂层为一体结构。
14.一种封装基板的制作方法,其特征在于,包括:
在初始载板相对的两个承载面上制作第一双层可拆金属箔;所述第一双层可拆金属箔包括靠近所述初始载板的第一金属支撑层以及远离所述初始载板的第一金属薄膜层;
在所述第一金属薄膜层的外表面制作至少一层线路结构;
在最远离所述初始载板的一层所述线路结构的外表面制作第一防焊树脂层;
将位于所述封装基板的焊盘位置的第一防焊树脂层去除,形成盲孔,所述盲孔用于露出靠近所述第一防焊树脂层一侧的所述线路结构的一部分;
在盲孔的位置制作覆盖线路结构的金属保护层;
在所述第一防焊树脂层背离所述初始载板的一侧表面制作由金属材料构成的出厂载板;
将所述第一金属薄膜层与所述第一金属支撑层进行分离。
15.根据权利要求14所述的封装基板的制作方法,其特征在于,在制作有所述出厂载板后,所述方法还包括:在所述出厂载板上制作与所述盲孔相连通的第一焊阻开窗。
16.根据权利要求14所述的封装基板的制作方法,其特征在于,构成所述金属保护层的材料包括金属锡;构成所述出厂载板的材料包括金属铜。
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---|---|---|---|---|
CN116631883A (zh) * | 2023-05-31 | 2023-08-22 | 苏州兴德森电子科技有限公司 | 封装基板及其制作方法、芯片及其制作方法 |
Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070124925A1 (en) * | 2005-12-07 | 2007-06-07 | Shinko Electric Industries Co., Ltd. | Method of manufacturing wiring substrate and method of manufacturing electronic component mounting structure |
CN102054714A (zh) * | 2009-11-06 | 2011-05-11 | 欣兴电子股份有限公司 | 封装结构的制法 |
CN104183567A (zh) * | 2014-08-19 | 2014-12-03 | 华进半导体封装先导技术研发中心有限公司 | 薄型封装基板及其制作工艺 |
CN105140198A (zh) * | 2014-05-29 | 2015-12-09 | 日月光半导体制造股份有限公司 | 半导体衬底、半导体封装结构及其制造方法 |
CN106816388A (zh) * | 2015-12-02 | 2017-06-09 | 南茂科技股份有限公司 | 半导体封装结构及其制作方法 |
Family Cites Families (1)
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---|---|---|---|---|
KR102360381B1 (ko) * | 2014-12-01 | 2022-02-11 | 삼성전자주식회사 | 적층 구조를 갖는 반도체 소자 및 그 제조방법 |
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Patent Citations (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20070124925A1 (en) * | 2005-12-07 | 2007-06-07 | Shinko Electric Industries Co., Ltd. | Method of manufacturing wiring substrate and method of manufacturing electronic component mounting structure |
CN102054714A (zh) * | 2009-11-06 | 2011-05-11 | 欣兴电子股份有限公司 | 封装结构的制法 |
CN105140198A (zh) * | 2014-05-29 | 2015-12-09 | 日月光半导体制造股份有限公司 | 半导体衬底、半导体封装结构及其制造方法 |
CN104183567A (zh) * | 2014-08-19 | 2014-12-03 | 华进半导体封装先导技术研发中心有限公司 | 薄型封装基板及其制作工艺 |
CN106816388A (zh) * | 2015-12-02 | 2017-06-09 | 南茂科技股份有限公司 | 半导体封装结构及其制作方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN116631883A (zh) * | 2023-05-31 | 2023-08-22 | 苏州兴德森电子科技有限公司 | 封装基板及其制作方法、芯片及其制作方法 |
CN116631883B (zh) * | 2023-05-31 | 2024-04-16 | 苏州兴德森电子科技有限公司 | 封装基板及其制作方法、芯片及其制作方法 |
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