CN104716114A - 半导体装置 - Google Patents

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hole
circuit substrate
semiconductor device
screen
regulation
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小坂善幸
山崎尚
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Abstract

本发明提供一种可确保预期的屏蔽效果的半导体装置。实施方式的半导体装置包括电路基板、密封树脂层、屏蔽层、及多个通孔。半导体元件搭载在电路基板上。密封树脂层密封半导体元件。屏蔽层具有导电性，且在与电路基板之间覆盖密封树脂层。多个通孔中的至少一个电连接于屏蔽层，并且多个通孔分别沿着电路基板的周边部分排列。进而，在从电路基板的厚度方向透视所述多个通孔中的排列在电路基板的周边部分的一个边部的多个规定的通孔的情况下，多个所述规定的通孔整体上占据的区域的与该边部正交的方向上的宽度大于各个所述规定的通孔单独占据的区域的沿该边部的方向上的宽度。

Description

半导体装置
[相关申请案]
本申请案享有以日本专利申请案2013-258703号(申请日：2013年12月13日)作为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
本发明的实施方式涉及一种半导体装置。
背景技术
已知一种具有抑制噪音从内部洩漏的功能的半导体装置。这种半导体装置采用如下构造等：例如，以金属性的屏蔽层覆盖半导体装置主体的周围，进而，将供安装半导体元件的电路基板的接地配线与屏蔽层连接。
此处，通过降低将所述电路基板的接地配线与屏蔽层连接的状态下的连接电阻，可期待良好的屏蔽效果。
发明内容
本发明提供一种可确保预期的屏蔽效果的半导体装置。
实施方式的半导体装置包括电路基板、密封树脂层、屏蔽层、及多个通孔。半导体元件搭载在电路基板上。密封树脂层密封半导体元件。屏蔽层具有导电性，且在与电路基板之间覆盖密封树脂层。多个通孔中的至少一个电连接于屏蔽层，并且多个通孔分别沿着电路基板的周边部分排列。进而，在从电路基板的厚度方向透视所述多个通孔中的排列在电路基板的周边部分的一个边部的多个规定的通孔的情况下，多个所述规定的通孔整体上占据的区域的与该边部正交的方向上的宽度大于各个所述规定的通孔单独占据的区域的沿该边部的方向上的宽度。
附图说明
图1是表示第一实施方式的半导体装置的侧视图。
图2是图1所示的半导体装置的剖视图。
图3是表示在图1的半导体装置形成屏蔽层之前的状态的剖视图。
图4是概略性地表示图1的半导体装置所具备的电路基板的俯视图。
图5是表示图4的电路基板的剖视图。
图6是表示图1所示的半导体装置的主要制造步骤的流程图。
图7(a)～(c)是用来说明与图6对应的制造步骤的剖视图。
图8是概略性地表示将图4的电路基板从废弃基板分割之前的状态的俯视图。
图9是表示设置在图4的电路基板的侧面的通孔的构成的俯视图。
图10是表示设置在图4的电路基板的侧面的通孔的布局的俯视图。
图11是图10的A-A剖视图。
图12是图10的B-B剖视图。
图13是表示比较例的通孔的布局的俯视图。
图14是图13的C-C剖视图。
图15是图13的D-D剖视图。
图16是表示配置在第二实施方式的半导体装置所具备的电路基板的侧面的通孔的构成的俯视图。
图17是表示配置在第三实施方式的半导体装置所具备的电路基板的侧面的通孔的构成的俯视图。
图18是表示图17的通孔的构成的剖视图。
图19是概略性地表示构造与第一～第三实施方式不同的另一实施方式的半导体装置的剖视图。
图20是概略性地表示构造与图4的电路基板不同的另一电路基板的图。
图21(a)及(b)是概略性地表示构造与第一～第三实施方式的半导体装置及图19所示的半导体装置不同的又一实施方式的半导体装置的剖视图。
图22是概略性地表示构造与第一～第三实施方式的半导体装置、以及图19及图21所示的半导体装置不同的又一实施方式的半导体装置的剖视图。
具体实施方式
以下，基于附图对实施方式进行说明。
<第一实施方式>
如图1～图3所示，本实施方式的半导体装置10是对FBGA(Fine pitch Ball GridArray，微间距球栅阵列)6形成导电性的屏蔽层7而成的附有屏蔽功能的半导体封装体。FBGA6主要包括例如作为插入式基板等的电路基板2、焊球3、半导体元件(半导体芯片)4、及密封树脂层5。
半导体元件4搭载在电路基板2的另一主面上。焊球3是设置在电路基板2的一主面(半导体元件的非搭载面)侧的外部连接端子。密封树脂层5在与电路基板2之间密封半导体元件4。电路基板2在具有电绝缘性的基材21形成着两层配线层。也就是说，在电路基板2的一主面(图2中的下表面)设置着第一配线层22。另外，在电路基板2的另一主面(图2中的上表面)设置着第二配线层23。
第一及第二配线层22、23并不限于单层构造的导体层，也可以分别包含两层以上的导体层。也就是说，电路基板2也可以为例如三层以上的多层基板。另外，电路基板2具有将第一配线层22与第二配线层23层间连接的通孔24、24A。在第一及第二配线层22、23、或通孔24、24A，使用铜箔、或者含有银或铜的导电膏，并视需要对表面实施镀镍或镀金等。
图4是概略性地表示电路基板2的俯视图。此外，图4中以二点链线(假想线)图示着通过切割等而与电路基板2分割的废弃基板(非产品部分)1。如图4、图5所示，通孔24、24A包含导体层25、焊盘27、填孔材料26。导体层25形成在贯通电路基板2的贯通孔的内壁面。焊盘27将导体层25与第一及第二配线层22、23电连接。
填孔材料26填充在导体层25内侧的中空部分。填孔材料26包含例如导电性树脂等。填孔材料26优选为由与屏蔽层7的密接性优异的材料形成。填孔材料26通过应用导电材料，而使与屏蔽层7电连接的面积增大，从而可期待通孔24A与屏蔽层7的连接电阻值下降。另外，通孔24、24A也可以为例如通过镀敷处理将铜等金属材料填充到贯通孔内而成的通孔。此外，应用于通孔24的填孔材料26也可以包含绝缘性树脂。
设置在电路基板2的一主面侧的焊球3与第一配线层22电连接。另外，在电路基板2的另一主面侧形成着包含信号配线或接地配线等的第二配线层23。进而，电路基板2具有分别形成在第一及第二主面侧的阻焊层28、29。
半导体元件4在上表面具备电极焊垫(未图示)。半导体元件4的该电极焊垫经由例如金制、银制、铜制等的接合线8与电路基板2的第二配线层23电连接。密封树脂层5将半导体元件4与接合线8一并密封。
关于导电性的屏蔽层7，就抑制从密封树脂层5内的半导体元件4或电路基板2的配线层22、23放射的无用电磁波(噪音)的洩漏方面来说，优选为由电阻率低的金属层形成，例如应用使用铜、银、镍等的金属层。屏蔽层7的厚度优选为基于屏蔽层7的电阻率来设定。此外，较理想的是以屏蔽层7的电阻率除以厚度所得的薄片电阻值成为例如0.5Ω以下的方式设定屏蔽层7的厚度。
从半导体元件4等放射的无用电磁波因被覆盖密封树脂层5的屏蔽层7遮断，所以其向外部的洩漏被抑制。有无用电磁波也从电路基板2的侧面洩漏的担忧。因此，如图2～图5所示，半导体装置10配置着在矩形状的电路基板2的各端面(各侧面)露出的多个通孔24A。通孔24A与构成配线层22、23的一部分的接地配线22A、23A连接。通孔24A具有相对于废弃基板1切断(分割)所得的切断面C，且以该切断面C在电路基板2的侧面露出的方式配置。
接地配线22A、23A是以与通孔24A连接的方式配置在电路基板2的侧面(比通孔24A更靠电路基板2的内侧)。屏蔽层7与通孔24A的切断面C电连接。由于屏蔽层7与通孔24A经由通孔24A的切断面C而连接，所以相互的连接状态变得紧密，可使连接电阻下降。
通孔24A的切断面C优选为包含导体层25的切断面与导电性的填孔材料26的切断面。通过使屏蔽层7与通孔24A的切断面C的接触面积增大，可使屏蔽层7与通孔24A以更紧密的状态连接。
这种半导体装置10例如以下述方式制作。首先，如图6、图7(a)所示，制作以密封树脂层5总括密封的多个FBGA6(S1)。接着，将焊球3总括地搭载在电路基板2的第一主面侧(S2)。接着，如图6、图7(b)所示，通过切割进行与废弃基板1的分割，而将FBGA6单片化(S3)。切割是以沿着电路基板2的厚度方向将配置在电路基板2的侧面的通孔24A切断的方式实施。通过该切割而形成通孔24A的切断面C。
接着，如图6、图7(c)所示，以分别覆盖经单片化的FBGA6的方式形成屏蔽层7(S4)。屏蔽层7是通过利用例如转印法、丝网印刷法、喷涂法、喷射点胶(jet dispense)法、喷墨法、气溶胶(aerosol)法等涂布导电膏而形成。导电膏包含例如银或铜与树脂作为主成分，较理想的是电阻率低的导电膏。
另外，屏蔽层7也可以应用如下成膜方法等形成，所述成膜方法是利用无电解镀敷法或电解镀敷法将铜或镍等成膜的成膜方法、或在利用例如逆向溅镀法进行预处理(对表面进行蚀刻)之后利用通常的溅镀法成膜铜及不锈钢的双层膜的成膜方法。这种屏蔽层7以覆盖密封树脂层5及电路基板2的侧面(端面)的方式形成。
进而，也可以视需要以覆盖屏蔽层7的方式形成耐蚀性或耐迁移性优异的保护层。保护层的材料使用例如聚酰亚胺树脂等。最后，通过对屏蔽层7(及所述保护层等)进行焙烧使其硬化，而制作半导体装置10。此外，视需要对半导体装置10印字。通过利用激光的印字或转印法等实施印字。
接着，基于图8～图15对本实施方式的半导体装置10的所述多个通孔24A(通孔24B、24C、24D、24E)的特征性构成进行详细叙述。在半导体装置10的制造过程中，如图8所示，多个(在图8的例子中为32个)电路基板2与废弃基板(非产品部分)1一体地构成。电路基板2在切割步骤中与废弃基板1分割。
如图8、图10所示，分割前的多个通孔24A(在图10中为通孔24B、24C、24D、24E)中的至少一个(至少任一个)电连接于屏蔽层7，并且多个通孔24A分别沿着电路基板2的周边部分(废弃基板1与电路基板2的交界部分)F排列。如图9所示，通孔24A形成为例如直径E为75μm。正方形状的焊盘27形成为一边L1为例如230μm。
此处，如图10～图12所示，在从电路基板2的厚度方向(图11、图12中的Z方向)透视多个通孔24A中的排列在电路基板2的周边部分的一个边部2A(排列在废弃基板1与电路基板2的一个边部2A的交界部分F)的多个规定的通孔24B、24C、24D、24E的情况下，多个规定的通孔24B、24C、24D、24E整体上占据的区域的与该边部2A正交的方向(图10中的Y方向)上的宽度W1构成为大于各个规定的通孔24B、24C、24D、24E单独占据的区域的沿该边部2A的方向(图10中的X方向)上的宽度W2。
也就是说，如图10所示，在从电路基板2的厚度方向透视多个规定的通孔24B、24C、24D、24E的情况下，多个规定的通孔24B、24C、24D、24E中的至少一个相对于其他规定的通孔在与边部2A正交的方向(图10中的Y方向)上有意图地移位(偏移)而配置。另外，如图2所示，多个规定的通孔24B、24C、24D、24E(通孔24A)分别连接于接地配线22A、23A。另外，所述多个规定的通孔24B、24C、24D、24E中的至少一个在电路基板2的端面露出，且经由该露出的端面与屏蔽层7电连接。
如果进行详细叙述，那么如图10所示，通孔24B、24E是以如下方式配置，即，在与边部2A正交的方向(图10中的Y方向)上，该通孔24B、24E主体的中心与符合设计值的理想的外形加工位置(与设计值的移位量为0μm)P重叠。另外，通孔24C在与边部2A正交的方向上，配置在使该通孔24C主体的中心向第一方向(图10的上侧方向)移位相当于通孔24C的半径大小(例如37.5μm)的位置。进而，通孔24D在与边部2A正交的方向上，配置在使该通孔24D主体的中心向与第一方向相反的第二方向(图10的下侧方向)移位相当于通孔24D的半径大小(例如37.5μm)的外形加工位置Q。
由此，关于通过切割而与废弃基板1分割的电路基板2，即便实际的外形加工位置向所述第一或第二方向移位相当于通孔主体的半径大小，也会如图11、图12所示般，规定的通孔24B、24C、24D、24E中的任一通孔的切断面C(侧面)露出。因此，确保屏蔽层7与通孔的切断面C的所期望的连接面积。由此，能够将与接地配线连接的屏蔽层7的电阻值的偏差控制在设计上可容许的范围内，从而可获得预期的屏蔽效果。
如图10所例示般，本实施方式的半导体装置10将配置在符合设计值的位置的通孔24B(或通孔24E)、向第一方向移位的通孔24C、及向第二方向移位的通孔24D这三种样式的通孔作为1周期，以该周期沿着交界部分F(电路基板2的边部)将该三种样式的通孔以间距L2(例如1000μm之间距)重复配置。考虑切割所致的电路基板2的外形加工精度的偏差来决定通孔的所述移位量。
此处，也可以将分别向第一及第二方向移位的量设为两个阶段。即，也可以将向第一方向移位第一量的通孔、移位第二量的通孔、向第二方向移位第一量的通孔、移位第二量的通孔、及配置在符合设计值的位置的通孔这五种样式的通孔作为1周期，以该周期重复配置该五种样式的通孔。另外，也可以重复配置将移位量进一步细分化所得的七种以上样式的多个通孔。
另一方面，如图13～图15所示，比较例的半导体装置将规定的通孔24B、24C、24D、24E全部沿着交界部分F(电路基板2的边部)呈直线排列。在该情况下，通过切割的电路基板2的外形加工精度为例如±50μm，且在从符合设计值的外形加工位置P移位例如37.5μm后的外形加工位置Q实际上分割电路基板2时，如图15所示，通孔24B、24C、24D、24E中的任一通孔的切断面C均几乎未露出。另外，实际上，除了电路基板2的外形加工精度的偏差以外，也必须考虑通孔直径精度的偏差等。因此，比较例的半导体装置中，屏蔽层与通孔的连接电阻变大，而有屏蔽效果下降的顾虑。
相对于此，如图10所示，本实施方式的半导体装置10将通孔24B、24E配置在符合设计值的外形加工位置P，另一方面，使通孔24C向第一方向(图10的上侧方向)移位，进而使通孔24D向第二方向(图10的下侧方向)移位而配置在外形加工位置Q，由此，即便在切割所致的电路基板2的实际外形加工位置从符合设计值的外形加工位置P向第一或第二方向移位的情况下，也可以像图11、图12所示那样使任一通孔的切断面C较大地露出。因此，根据本实施方式的半导体装置10，屏蔽层7与通孔的连接变得紧密，由此可抑制接触电阻的偏差，由此，可确保利用屏蔽层7的预期的屏蔽效果。
<第二实施方式>
接下来，基于图16对第二实施方式进行说明。此外，在图16中，对与图10所示的第一实施方式中的构成要素相同的构成要素赋予相同的符号并省略重复的说明。
如图16所示，第二实施方式的半导体装置具备规定的通孔24F、24G来代替第一实施方式的半导体装置10所具备的图10所示的规定的通孔24B、24C、24D、24E。如图16所示，在从电路基板2的厚度方向透视(观察)设置在本实施方式的半导体装置的多个通孔中的排列在电路基板2的周边部分的一个边部2A(废弃基板1与电路基板2的一个边部2A的交界部分F)的多个规定的通孔24F、24G的情况下，多个规定的通孔24F、24G整体上占据的区域的与该边部2A正交的方向(图16中的Y方向)上的宽度W3构成为大于各个规定的通孔24F、24G单独占据的区域的沿该边部2A的方向(图16中的X方向)上的宽度W4。
即，第二实施方式的半导体装置中，在从电路基板2的厚度方向(俯视方向)观察通孔24F、24G的情况下，通孔24F、24G的形状的纵横比不同。具体来说，通孔24F、24G形成为椭圆形。将椭圆形的通孔24F、24G以它们的长轴朝向与电路基板2的边部2A正交的方向(图16中的Y方向)的方式配置。椭圆形的通孔24F、24G可通过激光加工或光刻加工而成形。
因此，根据第二实施方式的半导体装置，可利用通孔24F、24G的椭圆形状吸收切割所致的电路基板2的外形加工位置(通孔的切断位置)的偏差，所以能够抑制屏蔽层7与通孔24F、24G的连接电阻的偏差，从而能够获得所期望的屏蔽效果。
此外，也可以将这种椭圆形的通孔24F、24G的长轴相对于与电路基板2的边部2A正交的方向(图16中的Y方向)倾斜地配置。在该情况下，可使通孔24F、24G的切断面的面积增大，所以可期待利用与通孔24F、24G的切断面连接的屏蔽层7而获得良好的屏蔽效果。另外，也可以使椭圆形的通孔24F、24G中的至少一个通孔像图10所例示那样向与边部2A正交的第一方向(图16的上侧方向)、或与第一方向不同的第二方向(图16的下侧方向)移位而配置。
<第三实施方式>
接下来，基于图17、图18对第三实施方式进行说明。此外，在图17、图18中，对与图10所示的第一实施方式中的构成要素相同的构成要素赋予相同的符号并省略重复的说明。
如图17、图18所示，第三实施方式的半导体装置具备规定的通孔24H、24J来代替第一实施方式的半导体装置10所具备的图10所示的规定的通孔24B、24C、24D、24E。如图17所示，在从电路基板2的厚度方向(图18中的Z方向)透视设置在本实施方式的半导体装置的多个通孔中的排列在电路基板2的周边部分的一个边部2A(废弃基板1与电路基板2的一个边部2A的交界部分F)的多个规定的通孔24H、24J的情况下，多个规定的通孔24H、24J整体上占据的区域的与该边部2A正交的方向(图17中的Y方向)上的宽度W5构成为大于各个规定的通孔24H、24J单独占据的区域的沿该边部2A的方向(图17中的X方向)上的宽度W6。
此处，本实施方式的半导体装置的电路基板2是三层构造的多层基板。另外，多个规定的通孔24H、24J分别由堆叠通孔构成。也就是说，在第三实施方式的半导体装置中，在从沿电路基板2的基板表面的方向(图17中的X方向)透视多个规定的通孔24H、24J的情况下，每一个规定的通孔24H、24J的形成在电路基板2的一主面(图18中的上表面)侧的部位(连接从上表面起的第一层与第二层的通孔要素)41、与每一个规定的通孔24H、24J的形成在电路基板2的另一主面(图18中的下表面)侧的部位(连接从上表面起的第二层与第三层的通孔要素)42在与电路基板2的边部2A正交的方向(图17、图18中的Y方向)上相对地移位而配置。
因此，根据第三实施方式的半导体装置，如图17、图18所示，可利用通孔(堆叠通孔)24H、24J的所述构造吸收切割所致的电路基板2的外形加工位置(通孔的切断位置)的偏差，所以能够抑制屏蔽层7与通孔24H、24J的接触电阻的偏差，从而能够确保预期的屏蔽效果。此外，在图18中，例示着三层构造的电路基板2，但在应用具有四层以上的多层构造的电路基板的情况下，也能获得相同的屏蔽效果。
此外，表示了使通孔(堆叠通孔)24H、24J的部位(通孔要素)41从符合设计的外形加工位置(通孔的切断位置)P向已叙述的第一方向(图18中的右方向)移位的例子，但也可以代替此而应用使通孔24H、24J的部位(通孔要素)41向第二方向(图18中的左方向)移位的构造。另外，也可以使图17、图18所示的通孔(堆叠通孔)24H、24J中的至少一个通孔像图10所例示那样向与边部2A正交的第一方向(图17的左侧方向)、或与第一方向不同的第二方向(图17的右侧方向)移位而配置。进而，也可以将这种通孔(堆叠通孔)24H、24J像第二实施方式那样设为椭圆形状。
以上，对本发明的若干个实施方式进行了说明，但这些实施方式是作为例子而提出者，并非意欲限定发明的范围。这些新颖的实施方式能以其他各种形态实施，且可在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式或其变化例包含在发明的范围或主旨中，并且包含在申请专利范围所记载的发明及其均等的范围内。
例如，在所述实施方式中，表示了利用线接合将半导体元件4连接于电路基板2的例子，但也可以像图19所示那样构成将半导体元件4倒装芯片连接于电路基板2的实施方式的半导体装置60。
另外，例如，图20是从一主面(半导体元件的非搭载面)侧观察包含通孔24A在内的配线图案的构造与图4所例示的电路基板2局部不同的电路基板52的概略图。该电路基板52包含图10～图12、图16～图18所例示的第一实施方式的通孔24B、24C、24D、24E的构造、第二实施方式的通孔24F、24G的构造、第三实施方式的通孔24H、24J的构造中的至少一个。如图20所示，配置在电路基板52的侧面的多个通孔24A以分别对应于配置在该电路基板52上的多个配线图案的位置的方式被布局。也可以构成应用这种电路基板52的实施方式的半导体装置。
另外，如上所述，应用于半导体装置的该电路基板52像图20所示那样，在半导体元件4的非搭载面侧具备与屏蔽层7电连接的电阻值计量用的一系统的焊垫部53。另外，电路基板52在半导体元件4的非搭载面侧具备与屏蔽层7电连接的电阻值计量用的另一系统的焊垫部54。进而，该焊垫部54兼用作电路基板52的对准用的索引标记。
也就是说，具备电路基板52的半导体装置可利用焊垫部54进行电路基板52的对准(基板朝向的识别)，并且可使屏蔽测试用的一对检测引脚等接触于一系统的焊垫部53与另一系统的焊垫部54，而计量包含屏蔽层7在内的电阻值(屏蔽效果)。
进而，图21是概略性地表示构成与图2所例示的半导体装置10局部不同的另一实施方式的半导体装置70的图。图21(a)是概略性地表示半导体装置70的俯视图，图21(b)是概略性地表示图21(a)的E-E截面的剖视图。此外，在图21(a)中表示透视密封树脂层5及屏蔽层7的状态，在图21(b)中表示透视密封树脂层5的状态。如图21所示，该半导体装置70除了包括具有所述构成的图20所示的电路基板52(或第一～第三实施方式的电路基板2)以外，还包括NAND(Not-AND，与非)型闪速存储器芯片75及控制器芯片74作为半导体元件。半导体装置70将8个闪速存储器芯片75以依次积层在电路基板52上的状态进行搭载。
控制器芯片74总括地控制各个闪速存储器芯片75的动作。以积层的状态包括多个闪速存储器芯片75的半导体装置70除了实现存储容量的大容量化以外，也实现小型化。此外，在图21中，例示了积层着八个闪速存储器芯片75的构成，但也可以构成积层着十六个、四个或两个闪速存储器芯片75的状态的半导体装置。
另外，图22是表示构成与图2、图19、图21所例示的半导体装置10、60、70不同的又一实施方式的半导体装置80的剖视图。该半导体装置80代替半导体装置70的线接合连接，而像图22所示那样，应用TSV(Through-Silicon Via/硅贯通电极)89，将作为半导体元件的NAND型闪速存储器芯片75及I/F芯片(接口芯片)91层间连接于所述电路基板52(或第一～第三实施方式的电路基板2)。IF芯片91具备用来在闪速存储器芯片75与外部器件之间进行数据通信的接口电路。
另外，如图22所示，半导体装置80还包括支持基板71、粘着剂层88、间隔物72、底部填充树脂层73、78、98、凸块电极77、90、93、内部连接用电极92、再配线层95、及内部连接端子85等。所述TSV89经由凸块电极90而将分别邻接的闪速存储器芯片75间电连接。根据这种构造的半导体装置80，除了可谋求存储容量的大容量化以外，也能够谋求比图21所示的半导体装置70进一步小型化。
[符号的说明]
1                     废弃基板
2、52                 电路基板
4                     半导体元件
5                     密封树脂层
7                     屏蔽层
10、60、70、80        半导体装置
24、24A、24B、24C、24D、24E、24F、24G、24H、24J      通孔
2A                    电路基板的边部
22A、23A              接地配线
53、54                焊垫部
74                    控制器芯片
75                    闪速存储器芯片
91                    I/F芯片
C                     通孔的切断面
F                     交界部分
W1～W6                宽度

Claims (7)

1.一种半导体装置，其特征在于包括：
电路基板；
半导体元件，搭载在所述电路基板上；
密封树脂层，密封所述半导体元件；
导电性的屏蔽层，在与所述电路基板之间覆盖所述密封树脂层；以及
多个通孔(via)，至少一个电连接于所述屏蔽层，并且分别沿着所述电路基板的周边部分排列；且
在从所述电路基板的厚度方向透视所述多个通孔中的排列在所述电路基板的周边部分的一个边部的多个规定的通孔的情况下，多个所述规定的通孔整体上占据的区域的与该边部正交的方向上的宽度大于各个所述规定的通孔单独占据的区域的沿该边部的方向上的宽度。
2.根据权利要求1所述的半导体装置，其特征在于：在从所述电路基板的厚度方向透视所述多个规定的通孔的情况下，所述多个规定的通孔中的至少一个相对于其他规定的通孔在与所述边部正交的方向上移位而配置。
3.根据权利要求1或2所述的半导体装置，其特征在于：在从所述电路基板的厚度方向透视所述多个规定的通孔的情况下，各个所述规定的通孔的形状的纵横比不同。
4.根据权利要求1或2所述的半导体装置，其特征在于：在从沿所述电路基板的基板表面的方向透视所述多个规定的通孔的情况下，每个所述规定的通孔的形成在所述电路基板的一主面侧的部位以及每个所述规定的通孔的形成在所述电路基板的另一主面侧的部位是在与所述边部正交的方向上相对地移位而配置。
5.根据权利要求4所述的半导体装置，其特征在于：
所述电路基板为三层以上的多层基板；
所述多个规定的通孔分别为堆叠通孔。
6.根据权利要求1或2所述的半导体装置，其特征在于：
所述多个规定的通孔分别连接于接地配线；
所述多个规定的通孔中的至少一个在所述电路基板的端面露出，且经由该露出的端面与所述屏蔽层电连接。
7.根据权利要求1或2所述的半导体装置，其特征在于还包括：
电阻值计量用的一系统的焊垫部，设置在所述电路基板中的所述半导体元件的非搭载面侧，且与所述屏蔽层电连接；以及
电阻值计量用的另一系统的焊垫部，设置在所述电路基板中的所述半导体元件的非搭载面侧，构成所述电路基板的对准用标记，并且与所述屏蔽层电连接。
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