CN116845050A - 电子封装件及其制法 - Google Patents

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周庭旸
姜亦震
江东昇
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Siliconware Precision Industries Co Ltd
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Abstract

一种电子封装件及其制法，包括于第一线路结构上形成多个导电柱及设置电子元件，再以包覆层包覆该多个导电柱及该电子元件，之后，形成第二线路结构于该包覆层上，以令该多个导电柱电性连接该第一线路结构与第二线路结构，且该电子元件电性连接该第一线路结构，其中，于该第一线路结构与第二线路结构中配置有扇出型线路重布层，且于该第二线路结构中配置有至少一接地层，该接地层包含多个阵列排设的片体，使每二相邻的该片体之间设置有至少一沟槽，以通过该接地层的片体及沟槽的设计，以提升该第二线路结构的挠性。

Description

电子封装件及其制法
技术领域
本发明有关一种电子封装件及其制法，尤指一种具有接地层的电子封装件及其制法。
背景技术
随着近年来可携式电子产品的蓬勃发展，各类相关产品逐渐朝向高密度、高性能以及轻、薄、短、小的趋势而走，各式样封装堆叠(package on package，简称PoP)制程也因而配合推陈出新，以期能符合轻薄短小与高密度的要求。
如图1所示，其为现有封装堆叠装置1的剖视示意图，该封装堆叠装置1包括两相叠的封装结构1a,1b。
下方的封装结构1a包含具有相对的第一表面11a及第二表面11b的第一基板11、覆晶结合该第一基板11的第一电子元件10、设于该第一表面11a上的电性接触垫111、形成于该第一基板11上以包覆该第一电子元件10的第一封装胶体13、形成于该第一封装胶体13的开孔130中的电性接触垫111上的焊锡材114、以及设于该第二表面11b上用于结合焊球14的植球垫112。
上方的封装结构1b包含第二基板12、以打线方式结合于该第二基板12上的多个第二电子元件15a,15b、及形成于该第二基板12上以包覆该多个第二电子元件15a,15b的第二封装胶体16，以令该第二基板12通过该焊锡材114叠设且电性连接于该第一基板11的电性接触垫111上。
然而，现有封装堆叠装置1中，由于该第一基板11与第二基板12间的结构及材料性质差异，导致于制程过程中该第一基板11与第二基板12容易发生翘曲(warpage)。
再者，现有第一基板11与第二基板12均采用传统封装基板规格，其具有核心层，致使该第一基板11与第二基板12的板厚难以缩减，而无法有效降低该封装堆叠装置1的整体封装高度。
因此，如何克服上述现有技术的种种问题，实已成为目前业界亟待克服的难题。
发明内容
鉴于上述现有技术的种种缺陷，本发明提供一种电子封装件及其制法，可提升整体线路结构的挠性。
本发明的电子封装件，包括：包覆层，其具有相对的第一表面与第二表面；第一线路结构，其设于该包覆层的第一表面上，并配置有扇出型线路重布层；第二线路结构，其设于该包覆层的第二表面上，并配置有扇出型线路重布层；多个导电柱，其嵌埋于该包覆层中且电性连接该第一线路结构与第二线路结构；电子元件，其设于该第一线路结构上并嵌埋于该包覆层中且电性连接该第一线路结构或第二线路结构；以及至少一接地层，其设于该第一线路结构及该第二线路结构的至少一者中，其中，该至少一接地层包含多个阵列排设的片体，每二相邻的该片体之间设置有至少一沟槽。
本发明亦提供一种电子封装件的制法，包括：于第一线路结构上形成多个导电柱及设置电子元件；形成包覆层于该第一线路结构上以包覆该多个导电柱及该电子元件；以及形成一第二线路结构于该包覆层上，以令该多个导电柱电性连接该第一线路结构与第二线路结构，且令该电子元件电性连接该第一线路结构或第二线路结构，其中，于该第一线路结构与第二线路结构中配置有扇出型线路重布层，且于该第一线路结构及该第二线路结构的至少一者中设置有至少一接地层，该至少一接地层包含多个阵列排设的片体，且每二相邻的该片体之间设置有至少一沟槽。
前述的电子封装件及其制法中，该第一线路结构及该第二线路结构的至少一者中设有多个层该接地层，且相邻两层该接地层的该片体的位置上下对应，并使相邻两层该接地层的该沟槽于垂直方向不重叠。进一步，还包括分别对应该多个片体且设置于相邻两层该接地层之间的多个导电体，且相邻两层该接地层的该片体通过该多个导电体的至少其中一者电性连接。
前述的电子封装件及其制法中，每一该片体具有至少一开孔。例如，该第一线路结构及该第二线路结构的至少一者中设有多个层该接地层，且相邻两层该接地层的该片体的位置上下对应，并使相邻两层该接地层的该开孔于垂直方向不重叠。或者，该至少一开孔的总面积占各该片体外边轮廓的垂直投影的面积的至少10％以上。
前述的电子封装件及其制法中，该至少一沟槽设置于其对应各该片体的边缘的中央位置。
前述的电子封装件及其制法中，该多个片体的相邻两者之间设置有多个阵列排设的沟槽。
前述的电子封装件及其制法中，该多个片体之间所形成的多个该沟槽相互连通而于对应各该片体的边角处位置形成类十字形槽孔。进一步，相邻的该类十字形槽孔之间设置有阵列排设且位置对应该片体的边缘的中央位置的多个沟槽。
前述的电子封装件及其制法中，该多个片体为矩形，且该至少一沟槽的总长度占其对应的各该片体的平行该至少一沟槽长度的边缘的边长的至少60％以上。
前述的电子封装件及其制法中，该多个片体为矩形，且该至少一沟槽的总宽度占其对应的各该片体的平行该至少一沟槽宽度的边缘的边长的至少1％以上。
由上可知，本发明的电子封装件及其制法中，主要通过该扇出型线路重布层制作该第一与第二线路结构，以取代传统具有核心层的封装基板，故相比于现有技术，本发明的电子封装件能有效降低整体的封装高度。
再者，本发明通过该接地层的片体、开孔及沟槽的设计，以提升整体线路结构的挠性，故相比于现有技术，本发明的电子封装件可具有较佳的翘曲控制表现，以提升后续封装模块设于该第二线路结构上的结合良率。
附图说明
图1为现有封装堆叠装置的剖视示意图。
图2A至图2F为本发明的电子封装件的第一实施例的制法的剖视示意图。
图2G为图2F的应用的剖视示意图。
图3A为图2C的局部上视示意图。
图3B为图2C的另一实施例的上视示意图。
图4A至图4C为图3A的其它实施例的平面上视示意图。
图5为本发明的电子封装件的第二实施例的局部上视示意图。
图6为图5的另一实施例的平面上视示意图。
图7A为本发明的电子封装件的第三实施例的局部剖视示意图。
图7B为图7A的上视分解示意图。
图7C为图7B的局部叠合上视示意图。
图7D为图7A的另一实施例的局部上视示意图。
图7E为图7D的上视分解示意图。
图7F为图7E的局部叠合上视示意图。
图8A为本发明的电子封装件的第四实施例的局部上视分解示意图。
图8B为图8A的局部叠合上视示意图。
图8C为图8A的另一实施例的局部上视分解示意图。
图8D为图8C的局部叠合上视示意图。
图9A为本发明的电子封装件的第五实施例的局部上视分解示意图。
图9B为图9A的局部叠合上视示意图。
图9C为图9A的叠合上视示意图。
图9D为图9A的另一实施例的局部上视示意图。
主要组件符号说明
1 封装堆叠装置
1a,1b 封装结构
10 第一电子元件
101 导电硅穿孔
11 第一基板
11a 第一表面
11b 第二表面
111,262 电性接触垫
112 植球垫
114 焊锡材
12 第二基板
13 第一封装胶体
130 开孔
14 焊球
15a,15b 第二电子元件
16 第二封装胶体
2 电子封装件
20 第一线路结构
200,260 介电层
201,261 线路重布层
203 绝缘保护层
21 电子元件
21a 作用面
21b 非作用面
210 电极垫
212 底胶
22 导电凸块
23 导电柱
23b 端面
24,54 接地层
24a,71a,72a 片体
24b,54b,84a,84b,94a,94b 连接段
24c,54c 外缘
240,710,720 开孔
241,441,541,641,711,721,811,821,911,921 沟槽
25 包覆层
25a 第一表面
25b 第二表面
26 第二线路结构
27 导电元件
28 封装模块
280 焊锡材料
29 辅助功能元件
34a 图案化铜面
34b 片状铜面
540 桥接线
71 第一接地层
72 第二接地层
73 导电体
8 电子装置
9 承载板
90 离形层
91 黏着层
L,L’,W,W’ 边长
D,D1,D2,D3,D3’,D4,D4’,D5,D5’,L1,L2,L3 长度R,R1,R2,R3,R3’,R4,R4’,R5,R5’,R6,R6’,R7,R7’,R8,R8’ 宽度
R9,R9’,R10,R10’,W1 宽度
P,X1,X2,Z1,Z2 类十字形槽孔
Y 直线状槽孔
P1,P2 边缘
T 开口
S 切割路径。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其他优点及功效。
须知，本说明书附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“第一”、“第二”、“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
图2A至图2F为本发明的电子封装件2的第一实施例的制法的剖面示意图。
如图2A所示，在一承载板9上设有一第一线路结构20，且于该第一线路结构20上形成有多个导电柱23，并将至少一电子元件21通过多个导电凸块22设于该第一线路结构20上。
于本实施例中，该第一线路结构20为无核心层式(coreless)，其包含多个介电层200与设于该介电层200上的扇出型线路重布层(Fan-out Redistribution layer，简称FORDL)201。例如，形成该线路重布层201的材料为铜，且形成该介电层200的材料如聚对二唑苯(Polybenzoxazole，简称PBO)、聚酰亚胺(Polyimide，简称PI)、预浸材(Prepreg，简称PP)或其它等的介电材。
再者，该承载板9例如为半导体材料(如硅或玻璃)的板体，其上可依需求依序形成有一离形层90与一黏着层91，以供该介电层200设于该黏着层91上。
另外，该导电柱23以电镀方式形成于该线路重布层201上以电性连接该线路重布层201，且形成该导电柱23的材料为如铜的金属材或焊锡材。
另外，该电子元件21为主动元件、被动元件或其二者组合等，例如为半导体芯片、具有导电硅穿孔(Through-silicon via，简称TSV)101的硅中介板(Through Siliconinterposer，简称TSI)、电阻、电容或电感。于本实施例中，该电子元件21为半导体芯片，其具有相对的作用面21a与非作用面21b，且以其作用面21a的电极垫210通过多个如铜柱、焊锡球等的导电凸块22采用面下(face down)的覆晶方式设于该线路重布层201上并电性连接该线路重布层201，并以底胶212包覆该些导电凸块22；或者，该电子元件21以其非作用面21b设于该第一线路结构20上，并可通过多个焊线(图略)以打线方式电性连接该线路重布层201。然而，有关该电子元件21电性连接该线路重布层201的方式不限于上述。
如图2B所示，形成一包覆层25于该第一线路结构20上，以令该包覆层25包覆该电子元件21、底胶212与该些导电柱23，其中，该包覆层25具有相对的第一表面25a与第二表面25b，且其以第一表面25a结合该介电层200。接着，通过整平制程，使该包覆层25的第二表面25b齐平该导电柱23的端面23b，令该导电柱23的端面23b外露出该包覆层25的第二表面25b。
于本实施例中，该包覆层25为绝缘材，如环氧树脂的封装胶体，其可用压合(lamination)或模压(molding)的方式形成于该介电层200上。
再者，该整平制程通过研磨方式，移除该导电柱23的部分材料与该包覆层25的部分材料。应可理解地，该包覆层25可覆盖该电子元件21的非作用面21b或外露出该电子元件21的非作用面21b。
如图2C所示，形成一第二线路结构26于该包覆层25的第二表面25b上，且令该第二线路结构26电性连接该些导电柱23，其中，该第二线路结构26具有一接地层24。另外，该电子元件21亦可选择以其非作用面21b设于该第一线路结构20上且采用面上(face up)的方式通过如金属凸块、导电胶或焊锡等导电材料(图略)电性连接该第二线路结构26的线路重布层261。
于本实施例中，该第二线路结构26为无核心层式，其包括多个介电层260、及设于该介电层260上的多个扇出型线路重布层(FORDL)261，且最外层的介电层260可作为防焊层，以令最外层的线路重布层261部分外露出该防焊层，供作为电性接触垫262，以后续可于该第二线路结构26上通过焊锡材料280接置及电性连接一如双倍数据率(Double DataRate，简称DDR)同步动态随机存取存储器结构的封装模块28(如图2G所示)，其中，该接地层24配置于多个线路重布层261的其中一层，如内部的任一层(即非最外层)。例如，形成该线路重布层261的材料为铜，且形成该介电层260的材料为如聚对二唑苯(PBO)、聚酰亚胺(PI)、预浸材(PP)或其它等的介电材。
再者，该接地层24的图案设计为规则化排列，如图3A所示，其包含多个呈矩阵排列的矩形(如正方形)片体24a(如200×200微米(um)的长宽尺寸)，使该接地层24的整体图案区域呈矩形轮廓区域，且相邻两片体24a之间通过连接段24b(其呈长方形区域)相连，其中，该连接段24b形成有至少一沟槽(slot)241，且于该片体24a上形成有至少一开孔(hole)240。例如，于该片体24a上形成多个(如九个)阵列排设(如三行三列)的开孔240，且该开孔240可为矩形、圆形或其它形状，并于该接地层24的图案的最边缘的沟槽241可具有一邻接该接地层24外缘24c的开口T而呈开放式(如图3A所示的上侧边缘P1)或不连通该接地层24外缘24c而呈封闭式(如图3A所示的左侧边缘P2)。
应可理解地，该接地层24可于该介电层260的整层的全部表面上形成上述的图案化铜面，亦可依需求于该介电层260的整层的局部表面上形成上述的图案化铜面34a，如图3B所示的中央1/3区域，而其余的上下1/3区域呈单一片状(即无图案化)铜面34b设计，故本发明并无特别限制该接地层24的图案化布设区域。
另外，该连接段24b连接该多个片体24a的相邻两者的角落处，使该片体24a的边缘的相对两侧之间形成一个沟槽241，使该沟槽241设置于其对应各该片体24a的边缘的中央位置。另于其它实施例中，相邻两片体24a之间可设置多个阵列排设的沟槽441，如图4A至图4C所示，以令该些沟槽441可沿两片体24a之间的连接段24b(或长方形区域)的长度方向(如图4A所示)、宽度方向(如图4B所示)或上述两方向(如图4C所示)间隔配置。
另外，单一该连接段24b上的沟槽241,441的总长度D,(D1+D2)占其对应的片体24a的平行该沟槽241,441长度的边缘的边长L(即长度方向的边长)的至少60％以上(如60～95％，较佳为80～95％之间)，且单一该连接段24b上的沟槽241,441的总宽度R,(R1+R2)占其对应的片体24a的平行该沟槽241,441宽度的边缘的边长W(即宽度方向的边长)的至少1％以上(如1～10％，较佳为5～10％之间)，而单一该片体24a上的所有该开孔240的总面积B占该片体24a四边轮廓的垂直投影的面积A(即A＝L*W)的至少10％以上(如10～40％，较佳为10～30％之间)。举例而言，该片体24a的正方形为边长10单位，其面积A即10*10＝100平方单位，正方形开孔240为边长2单位，其总面积B即9*(2*2)＝36平方单位，故B/A＝36/100＝0.36＝36％。
应可理解地，该第一线路结构20的其中一线路重布层201亦可设计成上述接地层24。
如图2D所示，移除该承载板9及其上的离形层90与黏着层91，以外露该第一线路结构20。
如图2E所示，于该第一线路结构20的外露侧的线路重布层201上形成多个如焊球的导电元件27，以令该多个导电元件27电性连接该导电柱23及/或该电子元件21。
于本实施例中，可形成一如防焊层的绝缘保护层203于该介电层200上，且于该绝缘保护层203上形成多个开孔，以令该线路重布层201外露出该些开孔，从而供结合该导电元件27。
再者，于该第一线路结构20的外露线路重布层201上可接置至少一辅助功能元件29，如被动元件。
如图2F所示，沿图中所示的切割路径S进行切单制程，以获取该电子封装件2，且于后续制程中，如图2G所示，该电子封装件2可通过该些导电元件27接置于一如电路板的电子装置8上。
因此，本发明的制法主要通过扇出型线路重布层(Fan-out Redistributionlayer，简称FORDL)201,261制作该第一线路结构20与第二线路结构26，以取代现有具有核心层(core)的封装基板，故本发明的电子封装件2能有效降低整体的封装高度。
再者，将该接地层24的初始整面式铜片切割成多个矩阵排列的片体24a，且以连接段24b局部相连，使相邻两片体24a之间形成至少一沟槽241,441，以提升整体线路结构的挠性，故相比于现有技术，本发明的电子封装件2可具有较佳的翘曲(warpage)控制表现，进而提升该封装模块28设于该第二线路结构26上的结合良率。
另外，该沟槽241,441的的总长度D,(D1+D2)(或总宽度R,(R1+R2))占其对应的片体24a的边长的比例关系可依相配合的该封装模块28的翘曲状况进行调整，使该电子封装件2与该封装模块28的翘曲程度可相互配合，以提升两者的结合良率。同理地，该片体24a中所配置的开孔240可使线路结构的挠性更佳，故该开孔240的分布密度(即面积占比)可依该封装模块28的翘曲状况进行调整，使该电子封装件2与该封装模块28的翘曲程度可相互配合，以提升两者的结合良率。
另外，该接地层24的图案的最边缘的沟槽241,441可呈开放式或封闭式，且相比于封闭式，采用开放式的线路结构的挠性更佳，故该电子封装件2可依该封装模块28的翘曲状况选择开放式及/或封闭式，使该电子封装件2与该封装模块28的翘曲程度可相互配合，以提升两者的结合良率。
图5为本发明的电子封装件的第二实施例的局部上视示意图。本实施例与第一实施例的差异在于接地层的图案，其它制程大致相同，故以下仅说明相异处，而不再赘述相同处。
如图5所示，该接地层54包含多个呈矩阵排列的矩形片体24a，使该接地层54的整体图案区域呈矩形轮廓区域，且相邻两片体24a之间通过连接段54b(其呈长方形区域)相连，其中，该连接段54b对应该片体24a的角落处(corner)形成有沟槽541，使该多个片体24a之间所形成的该些沟槽541相互连通而于对应各该片体24a的边角处位置形成类十字形槽孔P，且于该片体24a上形成有至少一开孔240。
于另一实施例中，该连接段54b可为包含至少一桥接线(bridge trace)540的样式，如图5所示的一条或图6所示的二条，甚至更多条，并无特别限制。例如，该连接段54b于其中央位置处可增设至少一沟槽641，如图6所示，使该连接段54b包含二条桥接线540，故相邻的该类十字形槽孔P之间设置有位置对应该片体24a的边缘的中央位置的沟槽641；可理解的是，若该连接段54b包含三条以上的桥接线540，则相邻的该类十字形槽孔P之间设置有阵列排设且位置对应该片体24a的边缘的中央位置的多个沟槽641(图未示，可参考图4A～图4C的沟槽441配置)。
再者，该开孔240可为圆形、矩形或其它形状，并于该接地层54的图案的最边缘的沟槽541可具有一邻接该接地层54外缘54c的开口T而呈开放式(如图5所示的上侧边缘)或不连通该接地层54外缘54c而呈封闭式(如图5所示的左侧边缘)。
另外，该接地层54可于该介电层260的整层的全部表面上形成图案化铜面，亦可依需求于该介电层260的整层的局部表面上形成图案化铜面。
另外，单一该连接段54b上的沟槽541的总长度(L1+L2),(L1+L2+L3)占其对应的片体24a的平行该沟槽541长度的边缘的边长L(即长度方向的边长)的至少60％以上(如60～95％，较佳为80～95％之间)，且单一该连接段54b上的沟槽541的总宽度W1占其对应的片体24a的平行该沟槽541宽度的边缘的边长W(即宽度方向的边长)的至少1％以上(如1～10％，较佳为5～10％之间)，而单一该片体24a上的所有该开孔240的总面积B占该片体24a四边轮廓的垂直投影的面积A的至少10％以上(如10～40％，较佳为10～30％之间)。举例而言，该片体24a的正方形为边长10单位，其面积A即10*10＝100平方单位，正方形开孔240为边长2单位，其总面积B即9*(2*2)＝36平方单位，故B/A＝36/100＝0.36＝36％。
应可理解地，该第一线路结构20的其中一线路重布层201亦可设计成上述接地层54。
因此，本实施例的接地层54将多个沟槽541相互连通而形成十字形槽孔，以提升整体线路结构的挠性，但第一实施例的接地层24的图案设计的结构挠性优于第二实施例的接地层54的图案设计的结构挠性。
图7A至图7F为本发明的电子封装件的第三实施例的示意图。本实施例与上述实施例的差异在于接地层的层数，其它制程大致相同，故以下仅说明相异处，而不再赘述相同处。
如图7A及图7B所示，在图2C的该第一线路结构20及该第二线路结构26的至少一者中设有两层接地层，其定义为第一接地层71与第二接地层72，该第一与第二接地层71,72的片体71a,72a的位置上下对应，且该第一与第二接地层71,72的沟槽711,721形成于该片体71a,72a上。
于本实施例中，如图7C所示，该第一与第二接地层71,72的沟槽711,721于垂直方向不重叠。例如，该沟槽711,721形成于该片体71a,72a的相对两边缘，且该沟槽711,721未延伸至片体71a,72a的角落处，以当该第一接地层71的沟槽711形成于矩形的横向边缘时，该第二接地层72的沟槽721形成于矩形的直向边缘，而当该第一接地层71的沟槽711形成于矩形的直向边缘时，该第二接地层72的沟槽721形成于矩形的横向边缘。
再者，该第一与第二接地层71,72的片体71a,72a上形成有至少一如圆形的开孔710,720，使该第一与第二接地层71,72的开孔710,720于垂直方向亦不重叠，如图7A及图7C所示。
另外，该沟槽711,721的总长度D3,D3’占其对应的片体71a,72a的平行该沟槽711,721长度的边缘的边长L,W’(即长度方向的边长)的至少60％以上(如60～95％，较佳为80～95％之间)，且该沟槽711,721的总宽度(R3+R4),(R3’+R4’)占其对应的片体71a,72a的平行该沟槽711,721宽度的边缘的边长W,L’(即宽度方向的边长)的至少1％以上(如1～10％，较佳为5～10％之间)，而单一该片体71a,72a上的所有该开孔710,720的总面积B占该片体71a,72a四边轮廓的垂直投影的面积A的至少10％以上(如10～40％，较佳为10～30％之间)。举例而言，该片体71a,72a的正方形为边长10单位，其面积A即10*10＝100平方单位，圆形开孔710,720为直径1单位，其总面积B即20*(0.5*0.5)π＝5π平方单位，故B/A≒15.7/100≒0.16≒16％。
因此，通过上下沟槽711,721相互错位而不重叠，以令该第一与第二接地层71,72于垂直方向上呈现全金属覆盖面而无孔形的图案，使该第一与第二接地层71,72的接地及屏蔽效果更优于第一与第二实施例的接地及屏蔽效果。
再者，该第一与第二接地层71,72之间未设有线路重布层201,261，故可于该第一与第二接地层71,72之间分别对应该多个片体71a,72a处设置多个导电体73，如图7D至图7F所示的金属圆柱(如铜柱)，且该第一与第二接地层71,72的片体71a,72a通过该多个导电体73的至少其中一者电性连接。例如，该导电体73位于该片体71a,72a的中间位置。
因此，通过该导电体73电性连通上下片体71a,72a，使接地传输距离更短，以减少信号延迟(delay)，使电性表现更好。
图8A至图8D为本发明的电子封装件的第四实施例的局部上视示意图。本实施例与第三实施例的差异在于上下沟槽的错位方式，其它制程大致相同，故以下仅说明相异处，而不再赘述相同处。
如图8A及图8B所示，该沟槽811,821延伸至其片体71a,72a的角落处，并使同一片体71a,72a上的两沟槽811,821朝不同方向延伸至角落处，且该沟槽811,821延伸至该片体71a,72a的边缘，以于该第一与第二接地层71,72的各片体71a,72a的斜对角的角落处形成连接段84a,84b。
于本实施例中，该多个片体71a,72a之间所形成的多个该沟槽811,821相互连通而于对应各该片体71a,72a的边角处位置形成类十字形槽孔Z1,Z2。
再者，该沟槽811,821的总长度D4,D4’占其对应的片体71a,72a的平行该沟槽811,821长度的边缘的边长L,W’(即长度方向的边长)的至少60％以上(如60～95％，较佳为80～95％之间)，且该沟槽811,821的总宽度(R5+R6),(R5’+R6’)占其对应的片体71a,72a的平行该沟槽811,821宽度的边缘的边长W,L’(即宽度方向的边长)的至少1％以上(如1～10％，较佳为5～10％之间)，而单一该片体71a,72a上的所有该开孔710,720的总面积B占该片体71a,72a四边轮廓的垂直投影的面积A的至少10％以上(如10～40％，较佳为10～30％之间)。举例而言，该片体71a,72a的正方形为边长10单位，其面积A即10*10＝100平方单位，圆形开孔710,720为直径1单位，其总面积B即20*(0.5*0.5)π＝5π平方单位，故B/A≒15.7/100≒0.16≒16％。
因此，通过上下沟槽811,821相互错位而不重叠，以令该第一与第二接地层71,72于垂直方向上呈现全金属覆盖面而无孔形的图案，使该第一与第二接地层71,72的接地及屏蔽效果更优于第一与第二实施例的接地及屏蔽效果。
再者，该第一与第二接地层71,72之间分别对应该多个片体71a,72a处亦可设置多个导电体73，如图8C及图8D所示，使该第一与第二接地层71,72的片体71a,72a通过该多个导电体73的至少其中一者电性连接，以缩短接地传输距离而减少信号延迟，进而优化电性表现。
图9A至图9D为本发明的电子封装件的第五实施例的局部上视示意图。本实施例与上述实施例的差异在于沟槽的设计，其它制程大致相同，故以下仅说明相异处，而不再赘述相同处。
如图9A及图9B所示，基于图3A所示的实施例，于该第一与第二接地层71,72的各片体71a,72a的斜对角的角落处形成连接段94a,94b，以将同一层的四个片体71a,72a相接，使同一层的四个片体71a,72a之间所形成的多个沟槽911,921相互连通而于对应各该片体71a,72a的边角处位置形成一大面积的类十字形槽孔X1,X2。换言之，将该片体71a,72a的各边长L,W,L’,W’移除部分材料，即可形成该连接段94a,94b，且该片体71a,72a所移除的部分将形成沟槽911,921。
于本实施例中，该第一接地层71的类十字形槽孔X1的中心交会处对应重叠该第二接地层72的四个相接的连接段94b，且该第二接地层72的类十字形槽孔X2的中心交会处亦对应重叠该第一接地层71的四个相接的连接段94a，故该第一与第二接地层71,72于重叠排设下的图案于垂直方向上呈现直线状槽孔Y，如图9C所示。
因此，通过该类十字形槽孔X1,X2的设计，使该第一与第二接地层71,72的沟槽911,921的延伸区域变大，以强化该第一与第二接地层71,72的挠性。
再者，该第一与第二接地层71,72之间分别对应该多个片体71a,72a处亦可设置多个导电体73，如图9D所示，使该第一与第二接地层71,72的片体71a,72a通过该多个导电体73的至少其中一者电性连接，以缩短接地传输距离而减少信号延迟，进而优化电性表现。
于本实施例中，该沟槽911,921的总长度D5,D5’占其对应的片体71a,72a的平行该沟槽911,921长度的边缘的边长L,W,L’,W’的至少60％以上(如60～95％，较佳为80～95％之间)，且该沟槽911,921的总宽度(R7+R8),(R9+R10),(R7’+R8’),(R9’+R10’)占其对应的片体71a,72a的平行该沟槽911,921宽度的边缘的边长W,L,W’,L’(即宽度方向的边长)的至少1％以上(如1～10％，较佳为5～10％之间)，而单一该片体71a,72a上的所有该开孔710,720的总面积B占该片体71a,72a四边轮廓的垂直投影的面积A的至少10％以上(如10～40％，较佳为10～30％之间)。举例而言，该片体71a,72a的正方形为边长10单位，其面积A即10*10＝100平方单位，圆形开孔710,720为直径1单位，其总面积B即20*(0.5*0.5)π＝5π平方单位，故B/A≒15.7/100≒0.16≒16％。
本发明亦提供一种电子封装件2，包括：一包覆层25、一第一线路结构20、一第二线路结构26、多个导电柱23、至少一电子元件21以及至少一接地层24,54(第一接地层71与第二接地层72)。
所述的包覆层25具有相对的第一表面25a与第二表面25b。
所述的第一线路结构20设于该包覆层25的第一表面25a上。
所述的第二线路结构26设于该包覆层25的第二表面25b上，其中，扇出型线路重布层201,261配置于该第一线路结构20与第二线路结构26中。
所述的导电柱23嵌埋于该包覆层25中且电性连接该第一线路结构20与第二线路结构26。
所述的电子元件21设于该第一线路结构20上，并嵌埋于该包覆层25中且电性连接该第一线路结构20或第二线路结构26。
所述的接地层24,54(第一接地层71与第二接地层72)设于该第一线路结构20及第二线路结构26的至少一者中，其中，该至少一接地层24,54(第一接地层71与第二接地层72)包含多个阵列排设的片体24a,71a,72a，且每二相邻的该片体24a,71a,72a之间设置有至少一沟槽241,441,541,641,711,721,811,821,911,921。
于一实施例中，该第一线路结构20及该第二线路结构26的至少一者中设有第一接地层71与第二接地层72，且该第一接地层71与第二接地层72的片体71a,72a的位置上下对应，并使该第一接地层71与第二接地层72的沟槽711,721,811,821,911,921于垂直方向不重叠。进一步，还包括分别对应该多个片体71a,72a且设置于该第一接地层71与第二接地层72之间的多个导电体73，且该第一接地层71与第二接地层72的片体71a,72a通过该多个导电体73的至少其中一者电性连接。
于一实施例中，各该片体24a,71a,72a上形成有至少一开孔240,710,720。例如，该第一线路结构20及该第二线路结构26的至少一者中设有该第一接地层71与第二接地层72，且该第一接地层71与第二接地层72的片体71a,72a的位置上下对应，并使该第一接地层71与第二接地层72的开孔710,720于垂直方向不重叠。或者，该片体24a,71a,72a上的所有该开孔240,710,720的总面积B占该片体24a,71a,72a外边轮廓的垂直投影的面积A的至少10％以上(如10～40％，较佳为10～30％之间)。
于一实施例中，该至少一沟槽241,711,721设置于其对应各该片体24a,71a,72a的边缘的中央位置。
于一实施例中，该多个片体24a的相邻两者之间设置有多个阵列排设的沟槽441。
于一实施例中，该多个片体24a,71a,72a之间所形成的多个该沟槽541,911,921相互连通而于对应各该片体24a,71a,72a的边角处位置形成类十字形槽孔P,Z1,Z2,X1,X2。进一步，相邻的该类十字形槽孔P之间设置有阵列排设且位置对应该片体24a的边缘的中央位置的至少一沟槽541,641。
于一实施例中，该多个片体24a,71a,72a为矩形，且该至少一该沟槽241,441,541,641,711,721,811,821,911,921的总长度D,(D1+D2),D3,D3’,D4,D4’,D5,D5’,(L1+L2),(L1+L2+L3)占其对应的各该片体24a,71a,72a的平行该至少一沟槽241,441,541,641,711,721,811,821,911,921长度的边缘的边长L,L’,W,W’的至少60％以上。
于一实施例中，该多个片体24a,71a,72a为矩形，且该至少一沟槽241,441,541,641,711,721,811,821,911,921的总宽度R,(R1+R2),(R3+R4),(R3’+R4’),(R5+R6),(R5’+R6’),(R7+R8),(R7’+R8’),(R9+R10),(R9’+R10’),W1占其平行对应的各该片体24a,71a,72a的平行该至少一沟槽241,441,541,641,711,721,811,821,911,921宽度的边缘的边长L,L’,W,W’的至少1％以上。
综上所述，本发明的电子封装件及其制法，通过扇出型线路重布层制作该第一线路结构与第二线路结构，以取代现有具有核心层的封装基板，故本发明的电子封装件能有效降低整体的封装高度。
再者，通过该接地层的片体、开孔及沟槽的设计，以提升整体线路结构的挠性，故本发明的电子封装件可具有较佳的翘曲控制表现，以提升该封装模块设于该第二线路结构上的结合良率。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (24)

1.一种电子封装件，包括：
包覆层，其具有相对的第一表面与第二表面；
第一线路结构，其设于该包覆层的第一表面上，并配置有扇出型线路重布层；
第二线路结构，其设于该包覆层的第二表面上，并配置有扇出型线路重布层；
多个导电柱，其嵌埋于该包覆层中且电性连接该第一线路结构与该第二线路结构；
电子元件，其设于该第一线路结构上，并嵌埋于该包覆层中且电性连接该第一线路结构或该第二线路结构；以及
至少一接地层，其设于该第一线路结构及该第二线路结构的至少一者中，其中，该至少一接地层包含多个阵列排设的片体，每二相邻的该片体之间设置有至少一沟槽。
2.根据权利要求1所述的电子封装件，其中，该第一线路结构及该第二线路结构的至少一者中设有多个层该接地层，且相邻两层该接地层的该片体的位置上下对应，并使相邻两层该接地层的该沟槽于垂直方向不重叠。
3.根据权利要求2所述的电子封装件，还包括分别对应该多个片体且设置于相邻两层该接地层之间的多个导电体，且相邻两层该接地层的该片体通过该多个导电体的至少其中一者电性连接。
4.根据权利要求1所述的电子封装件，其中，每一该片体具有至少一开孔。
5.根据权利要求4所述的电子封装件，其中，该第一线路结构及该第二线路结构的至少一者中设有多个层该接地层，且相邻两层该接地层的该片体的位置上下对应，并使相邻两层该接地层的该开孔于垂直方向不重叠。
6.根据权利要求4所述的电子封装件，其中，该至少一开孔的总面积占各该片体外边轮廓的垂直投影的面积的至少10％以上。
7.根据权利要求1所述的电子封装件，其中，该至少一沟槽设置于其对应各该片体的边缘的中央位置。
8.根据权利要求1所述的电子封装件，其中，该多个片体的相邻两者之间设置有多个阵列排设的沟槽。
9.根据权利要求1所述的电子封装件，其中，该多个片体之间所形成的多个该沟槽相互连通而于对应各该片体的边角处位置形成类十字形槽孔。
10.根据权利要求9所述的电子封装件，其中，相邻的该类十字形槽孔之间设置有阵列排设且位置对应该片体的边缘的中央位置的多个沟槽。
11.根据权利要求1所述的电子封装件，其中，该多个片体为矩形，且该至少一沟槽的总长度占其对应的各该片体的平行该至少一沟槽长度的边缘的边长的至少60％以上。
12.根据权利要求1所述的电子封装件，其中，该多个片体为矩形，且该至少一沟槽的总宽度占其对应的各该片体的平行该至少一沟槽宽度的边缘的边长的至少1％以上。
13.一种电子封装件的制法，包括：
于第一线路结构上形成多个导电柱及设置电子元件；
形成包覆层于该第一线路结构上以包覆该多个导电柱及该电子元件；以及
形成一第二线路结构于该包覆层上，以令该多个导电柱电性连接该第一线路结构与该第二线路结构，且令该电子元件电性连接该第一线路结构或该第二线路结构，其中，于该第一线路结构与第二线路结构中配置有扇出型线路重布层，且于该第一线路结构及该第二线路结构的至少一者中设置有至少一接地层，该至少一接地层包含多个阵列排设的片体，且每二相邻的该片体之间设置有至少一沟槽。
14.根据权利要求13所述的电子封装件的制法，其中，该第一线路结构及该第二线路结构的至少一者中设有多个层该接地层，且相邻两层该接地层的该片体的位置上下对应，并使相邻两层该接地层的该沟槽于垂直方向不重叠。
15.根据权利要求14所述的电子封装件的制法，还包括分别对应该多个片体且设置于相邻两层该接地层之间的多个导电体，且相邻两层该接地层的该片体通过该多个导电体的至少其中一者电性连接。
16.根据权利要求13所述的电子封装件的制法，其中，每一该片体具有至少一开孔。
17.根据权利要求16所述的电子封装件的制法，其中，该第一线路结构及该第二线路结构的至少一者中设有多个层该接地层，且相邻两层该接地层的该片体的位置上下对应，并使相邻两层该接地层的该开孔于垂直方向不重叠。
18.根据权利要求16所述的电子封装件的制法，其中，各该片体上的所有该开孔的总面积占该各片体外边轮廓的垂直投影的面积的至少10％以上。
19.根据权利要求13所述的电子封装件的制法，其中，该至少一沟槽设置于其对应各该片体的边缘的中央位置。
20.根据权利要求13所述的电子封装件的制法，其中，该多个片体的相邻两者之间设置有多个阵列排设的沟槽。
21.根据权利要求13所述的电子封装件的制法，其中，该多个片体之间所形成的多个该沟槽相互连通而于对应各该片体的边角处位置形成类十字形槽孔。
22.根据权利要求21所述的电子封装件的制法，其中，相邻的该类十字形槽孔之间设置有阵列排设且位置对应该片体的边缘的中央位置的多个沟槽。
23.根据权利要求13所述的电子封装件的制法，其中，该多个片体为矩形，且该至少一沟槽的总长度占其对应的各该片体的平行该至少一沟槽长度的边缘的边长的至少60％以上。
24.根据权利要求13所述的电子封装件的制法，其中，该多个片体为矩形，且该至少一沟槽的总宽度占其对应的各该片体的平行该至少一沟槽宽度的边缘的边长的至少1％以上。
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