CN110310941B - 一种接地屏蔽结构和半导体器件 - Google Patents

Abstract

本发明提供一种接地屏蔽结构和半导体器件，所述接地屏蔽结构包括：半导体衬底；位于所述半导体衬底表面的接地环，所述接地环包括对称且绝缘设置的第一部分和第二部分；位于所述半导体衬底表面被所述接地环包围的线形排布的导电部件，所述导电部件包括对称且绝缘设置的第一导电部件和第二导电部件，所述第一导电部件的第一端与所述接地环的第一部分连接，所述第二导电部件的第一端与所述接地环的第二部分连接，所述第一导电部件的第二端与所述第二导电部件的第二端连接至接地线。根据本发明的接地屏蔽结构和半导体器件，显著提高半了导体器件在60GHz以上频率范围内使用时的高频性能。

Description

一种接地屏蔽结构和半导体器件

技术领域

本发明涉及半导体制造领域，具体而言涉及一种接地屏蔽结构和包括接地屏蔽结构的半导体器件。

背景技术

随着集成电路的发展，高频装置的应用越来越广泛。像千兆无线局域网、自动雷达、生物传感、医疗影像等无线技术，促进了频带在60GHz附近的毫米波的应用。电感和变压器则有助于频带在30-100GHz毫米波的应用。然而，随着操作频率的增加，在射频集成电路设计中周围环境的寄生现象对器件性能的的影响变得越来越突出。

在集成电路制造过程中，品质因数Q对于相位噪声和集成电路产量性能至关重要。通常，设计者将扩大线圈宽度，以获得足够的品质因数Q性能。然而这种方法将导致衬底电容的增加和SRF(电感自谐振频率，self-resonance frequency)的减小，所以一般不用于毫米波。为了达到更高的电感值，而且仍然能够在更高的频率上工作，关键是提高电感的SRF值。典型的PGS(pattern ground shield)由于其与衬底之间具有耦合电容将影响Q值和SRF值，因而不适用于毫米波电感。

填充在电感底部的分立虚拟图形可以保证电感的品质因数Q，同时使有源区/栅极/金属层图形密度符合要求。但是来自接地线的耦合电容使得电感的高频性能受到强烈影响，且这种影响由于其特有的硅性能在RFIC设计程序中不能被移除。同时，由于典型分立虚拟图形采用方形虚拟填充，其填充效果在一定范围内浮动，导致产生大量的衬底噪声。

因此，有必要提出一种新的接地屏蔽结构和半导体器件，用以解决现有技术中的问题。

发明内容

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提供了一种接地屏蔽结构，所述接地屏蔽结构包括：

半导体衬底；

位于所述半导体衬底表面的接地环，所述接地环包括对称且绝缘设置的第一部分和第二部分；

位于所述半导体衬底表面被所述接地环包围的线形排布的导电部件，所述导电部件包括对称且绝缘设置的第一导电部件和第二导电部件，所述第一导电部件的第一端与所述接地环的所述第一部分连接，所述第二导电部件的第一端与所述接地环的所述第二部分连接，所述第一导电部件的第二端与所述第二导电部件的第二端连接至接地线。

示例性的，所述导电部件设置为蜿蜒形、螺旋形或Z字形线形排布成。

示例性的，所述导电部件线形排布形成正八边形、矩形或圆形区域。

示例性的，所述半导体衬底包括包含有源区的有源层、包含栅极结构的栅极层、或包含金属层的金属连接层中的一层或多层，所述导电部件包括位于所述有源层中的离子掺杂导电部件、位于所述栅极层中的层间介电层中的多晶硅导电部件或位于所述金属连接层的介质层中的金属导电部件中的一个或多个。

示例性的，所述导电部件包括位于所述有源导电部件、所述多晶硅导电部件和所述金属导电部件中的至少两个，其中相邻的两个所述导电部件之间并联或串联连接。

示例性的，所述半导体衬底包括依次层叠的多层所述金属连接层，所述导电部件包括位于所述多层金属连接层中的至少两个金属导电部件。

示例性的，所述接地线设置在顶层金属层中，所述导电部件通过位于所述顶层金属层下方的第一金属层与所述接地线连接。

本发明还提供了一种半导体器件，其特征在于包括如上述任意一项所述的接地屏蔽结构和电子器件。

示例性的，所述电子器件位于所述接地屏蔽结构垂直上方并与所述接地屏蔽结构绝缘设置。

示例性的，所述电子器件包括电感、变压器或巴伦。

根据本发明的接地屏蔽结构(PGS)和半导体器件，其中接地屏蔽结构中的接地环通过线形排布的导电部件连接到接地线，将接地线远离接地环设置，并且在导电部件中形成相同的电位，起到隔离衬底噪声的作用，同时，导电部件采用线形排布设置，导电部件的长度增加，使得导电部件的阻抗显著增加，从而在高频状态下与衬底之间形成耦合电容，从而隔离电感射频(RF)泄露。显著改善了半导体器件在高频(60GHz以上)范围内使用时的品质因数Q，和SRF(电感自谐振频率)，显著提高半了导体器件在60GHz以上频率范围内使用时的高频性能，减少高频损耗。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为一种包含有接地屏蔽结构的半导体器件的平面示意图；

图2为根据本发明的一个实施例的一种接地屏蔽结构的平面示意图；

图3为根据本发明的一个实施例的一种接地屏蔽结构的结构示意图；

图4为根据本发明的一个实施例的一种包含有接地屏蔽结构的半导体器件的平面示意图；

图5A和5B为一种半导体器件和根据本发明的一种半导体器件的高频性能对比的示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的描述，以说明本发明所述的接地屏蔽结构和半导体器件。显然，本发明的施行并不限于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应予以注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本发明的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式。此外，还应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

现在，将参照附图更详细地描述根据本发明的示例性实施例。然而，这些示例性实施例可以多种不同的形式来实施，并且不应当被解释为只限于这里所阐述的实施例。应当理解的是，提供这些实施例是为了使得本发明的公开彻底且完整，并且将这些示例性实施例的构思充分传达给本领域普通技术人员。在附图中，为了清楚起见，夸大了层和区域的厚度，并且使用相同的附图标记表示相同的元件，因而将省略对它们的描述。

如图1，示出了一种包含有接地屏蔽结构的半导体器件的平面示意图，其中的接地屏蔽结构为典型的PGS结构。半导体器件包括电子器件100，以及位于电子器件100垂直下方并与电子器件100绝缘设置的接地屏蔽(PGS)结构，其中PGS结构包括半导体衬底，形成在半导体衬底上的接地环101，以及形成半导体衬底上被接地环101包围的分立的虚拟填充图形102，接地环101与接地线103连接。在所述PGS结构的上方设置电子器件100，如电感，电感在半导体衬底上的投影位于所述PSG结构的区域内。被接地环101所包围的分立的虚拟填充图形102由导电材料构成，如多晶硅或金属等，由于虚拟填充图形102的构成材料的电阻小于半导体衬底的电阻，从而使电感的电场线终止在屏蔽层上表面，不会进一步进入衬底，从而可以减少在半导体衬底内形成的电流引起的电能损耗。然而，在高频状态下，由于接地线与接地环直接连接，其轻微的长度或者形状变化均会导致对Q值的影响。再者，分立图形设置的接地屏蔽结构，其高频性能无法得到保证，同时由于分立虚拟图形采用方形虚拟填充，其填充效果在一定范围内浮动，导致产生大量的衬底噪声，同时分立图形具有不同的电位，也是衬底噪声的来源。

实施例一

为了解决现有技术中的技术问题，本发明提供了一种接地屏蔽结构，所述接地屏蔽结构包括：

半导体衬底；

位于所述半导体衬底表面的接地环，所述接地环包括对称且绝缘设置的第一部分和第二部分；

位于所述半导体衬底表面被所述接地环包围的线形排布的导电部件，所述导电部件包括对称且绝缘设置的第一导电部件和第二导电部件，所述第一导电部件的第一端与所述接地环的第一部分连接，所述第二导电部件的第一端与所述接地环的第二部分连接，所述第一导电部件的第二端与所述第二导电部件的第二端连接至接地线。

下面参看图2、图3对本发明的所提出的一种接地屏蔽结构进行示例性说明，其中，图2为根据本发明的一个实施例的一种接地屏蔽结构的平面示意图；图3为根据本发明的一个实施例的一种接地屏蔽结构的结构示意图。

参看图2，示出了根据本发明的一个实施例的一种包含有接地屏蔽结构的半导体器件的平面示意图。接地屏蔽结构包括半导体衬底200、位于半导体衬底200表面的接地环201，以及位于半导体衬底200表面被所述接地环201包围的线形排布的导电部件202。

继续参看图2，所述接地环201具有对称且绝缘设置的第一部分2011和第二部分2012。所述接地环201与作为将形成的半导体器件中的电子器件设置为相同的形状，并且电子器件在半导体衬底上的投影位于所述接地环内。需要理解的是，设置接地环和电子器件的形状相同仅仅是示例性的，二者形状也可以不同，任何满足电子器件在半导体衬底上的垂直投影位于接地环内的技术方案均适用于本发明。示例性的，电子器件可以为正八边形、矩形或圆形，同样接地环可以为正八边形、矩形或圆形。在本实施例中，设置电子器件为正八边形，同样接地环的形状(如图2所示)也设置为正八边形。

继续参看图2，接地屏蔽结构还包括位于半导体衬底200的表面被接地环201包围的线形排布的导电部件202。所述导电部件202包括对称且绝缘设置的第一导电部件2021和第二导电部件2022。第一导电部件2021包括第一端20211和第二端20212，其中第一端20211与接地环201的第一部分2011连接；第二端20212连接至接地线。第二导电部件2022包括第一端20221和第二端20222，其中第一端20221与接地环201的第二部分2012连接；第二端20222连接至接地线。作为电子器件204的电感在半导体衬底200上的垂直投影覆盖所述导电部件202。通过在接地环201包围的半导体衬底200中线形排布的导电部件202，从而在电子器件204垂直下方的半导体衬底200内形成大面积的导电回路，并且导电部件202通过对称且绝缘设置的第一导电部件2021和第二导电部件2022的第二端20222连接至接地线，相较于现有技术中同接地环上直接连接至接地线(如图1中接地线103直接连接在接地环上)，接地环201连接到地线的回路长度大大增加，大面积导电回路和回路的长度形成较大的阻抗，从而使电子器件在高频下使用时，通过与衬底的耦合起到隔离射频(RF)能量泄露的效果，这一过程减小了因为接地线和保护环境的变化对Q值的影响，减少了衬底的涡流损耗，提高了Q值。将导电部件设置为对称设置的第一导电部件和第二导电部件，保证导电部件在电子器件垂直下方分布均衡，以更大程度的屏蔽电子器件形成的电场对衬底上其它区域的影响，减少衬底噪声。同时，将第一导电部件和第二导电部件的第二端连接接地线，从而在第一导电部件和第二导电部件内形成相同的电位，起到隔离衬底噪声的作用。

示例性的，所述导电部件设置为蜿蜒形、螺旋形或Z字形线形排布。将导电部件设置为蜿蜒形、螺旋形或Z字形线形排布可以增加导电部件在单位面积内设置的密度，从而进一步增加导电部件的阻抗，减小衬底耦合，改善Q值性能，减少衬底的涡流损耗。如图2所示，所述导电部件202呈蜿蜒形的线形排布。

示例性的，所述线形排布的导电部件形成与所述接地环的形状一致的形状区域。示例性的，所述导电部件线形排布形成正八边形、矩形或圆形区域。在本实施例中，如图2所示，接地环201设置为正八边形，导电部件202线形排布形成正八边形区域。同时，其正好填充电子器件在半导体衬底上垂直投影的区域。这样设置，可以减小导电部件占据的面积，在获得相同的屏蔽效果的情况下，达到充分利用半导体衬底的效果。

所述半导体衬底包括包含有源区的有源层、包含栅极结构的栅极层、或包含金属层的金属连接层中的一层或多层，所述导电部件包括位于所述有源层中的离子掺杂导电部件、位于所述栅极层中的介质层中的多晶硅导电部件或位于所述金属连接层的介质层中的金属导电部件中的一个或多个。

在实际半导体器件的制造过程中，常常涉及半导体器件有源区的形成，栅极结构的形成，以及将半导体器件的晶体管连接至外电路的金属层的形成过程。将导电部件设置在有源区形成的有源层，从而在形成有源区的离子注入过程中形成离子掺杂的区域作为接地环和被接地环包围的离子掺杂导电部件，可以简化接地屏蔽结构的形成过程。具体的形成步骤包括：在半导体衬底上形成图案化的掩膜层，所述图案化的掩膜层露出拟形成有源区、所述接地环和所述导电部件的区域；执行有源区离子注入，在形成有源区的过程中形成所述接地环和所述导电部件；去除所述图案化的掩膜层。

同样，将导电部件设置在栅极层中，可以将形成接地环和导电部件的过程并入栅极形成过程中，从而形成多晶硅导电部件和多晶硅接地环；将导电部件设置在将半导体器件的晶体管连接至外电路的金属层所在的截止层中，可以将形成接地环和导电部件的过程并入金属层形成过程中，从而形成金属导电部件和金属接地环。形成多晶硅接地环和金属接地环的过程可以采用本领域技术人员已知的任何技术，包括形成位于栅极结构(或金属层)所在的介质层中沟槽，采用多晶硅(或金属)填充沟槽等步骤，在此不再赘述。

示例性的，所述导电部件包括位于所述有源层中的有源导电部件、位于所述栅极层中的多晶硅导电部件和位于所述金属层中金属导电部件中的至少两个，其中相邻的两个所述导电部件之间并联或串联连接。

示例性的，所述接地线设置在顶层金属层中，所述导电部件通过位于所述顶层金属层下方的第一金属层与所述接地线连接。参看图3，示出了沿图2中A的方向观测的形成在金属层所在介质层中的接地屏蔽结构的结构示意图，半导体衬底200上包含包括有将位于半导体衬底中的晶体管连接至外电路的金属层(未示出)的金属连接层2001，金属连接层还包括介质层205。包括第一部分2011和第二部分2012的接地环201与包括第一导电部件2021和第二导电部件2022的导电部件位于介质层205中。接地环201和第一导电部件2021以及第二导电部件2022在金属层的形成过程中通过在介质层205中形成沟槽，并采用金属填充沟槽形成。其中接地环的第一部分和第二部分通过介质层205绝缘，第一导电部件和第二导电部件也通过介质层205绝缘。第一导电部件2021和第二导电部件2022的第一端(未示出)分别与第一部分2011和第二部分2012连接，第一导电部件2021第二端20212与第二导电部件2022的第二端20222通过设置在其上方的金属层206连接至接地线203。接地线203可以设置为位于所述金属层206上方的顶层金属层。

需要理解的是，本实施例通过将接地屏蔽结构设置为位于单一的金属连接层中的单层结构仅仅是示例性的，在实际器件的制造过程中，往往涉及半导体器件多层金属层的形成，从而具有多层金属连接层，在具有多层金属连接层的半导体器件中，可以设置所述导电部件包括位于所述多层金属连接层中的至少两个金属导电部件，从而增加导电部件的接地屏蔽效果。

实施例二

本发明还提供了一种半导体器件，包括如上述实施例一所述的接地屏蔽结构。参看图4、图5A和图5B对本发明的所提出的一种接地屏蔽结构进行示例性说明图4为根据本发明的一个实施例的一种包含有接地屏蔽结构的半导体器件的平面示意图；图5A和5B为一种半导体器件和根据本发明的一种半导体器件的高频性能对比的示意图。

参看图4，半导体器件包括电子器件204，以及与位于所述电子器件204的下方并与电子器件204隔离设置的接地屏蔽结构。其中，接地屏蔽结构如上述实施例一所述，在此不再赘述。

电子器件204可以是任何需要进行接地屏蔽的电子器件，示例性的，所述电子器件204为电感、变压器、巴伦等电子器件。

示例性的，电子器件204设置为电感，其中电感可以是平面型、螺旋形，并且电感的形状可以是例如，正八边形、矩形或者圆形。示例性的，如图4所示，电子器件204设置为平面型电感，其形状为正八边形。

参看图5A和5B，分别示出了一种半导体器件和根据本发明的实施例的半导体器件在接地线的长度均设置为80μm时对Q值和SRF影响的对比示意图。如图5A所示，曲线A示出根据本发明的一个实施例的半导体器件在接地线设置为80μm时Q值随频率变化的曲线，曲线B示出了具有现有典型接地屏蔽结构的半导体器件在在接地线设置为80μm时Q值随频率变化的曲线；显然，根据本发明的实施例的半导体器件在高频(＞60GHz)范围内接地线对Q值的影响显著减小。如图5B所示，曲线C示出根据本发明的一个实施例的半导体器件在接地线设置为80μm时SRF值随频率变化的曲线，曲线D示出了具有现有典型接地屏蔽结构的半导体器件在在接地线设置为80μm时SRF值随频率变化的曲线；显然，根据本发明的实施例的半导体器件在高频(＞60GHz)范围内接地线对SRF值的影响显著减小。

综上所述，根据本发明的接地屏蔽结构和半导体器件，其中接地屏蔽结构(PSG)中的接地环通过线形排布的导电部件连接到接地线，将接地线远离接地环设置，并且在导电部件中形成相同的电位，起到隔离衬底噪声的作用，同时，导电部件采用线形排布设置，导电部件的长度增加，使得导电部件的阻抗显著增加，从而在高频状态下与衬底之间形成耦合电容，从而隔离电感射频(RF)泄露。显著改善了半导体器件在高频(60GHz以上)范围内使用时的品质因数Q，和SRF(电感自谐振频率)，显著提高半了导体器件在60GHz以上频率范围内使用时的高频性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (9)

1.一种接地屏蔽结构，其特征在于，包括：

半导体衬底；

位于所述半导体衬底表面的接地环，所述接地环包括对称且绝缘设置的第一部分和第二部分；

位于所述半导体衬底表面被所述接地环包围的线形排布的导电部件，所述导电部件包括对称且绝缘设置的第一导电部件和第二导电部件，所述第一导电部件的第一端与所述接地环的所述第一部分连接，所述第二导电部件的第一端与所述接地环的所述第二部分连接，所述第一导电部件的第二端与所述第二导电部件的第二端连接至接地线，其中，所述导电部件设置为蜿蜒形、螺旋形或Z字形线形排布成。

2.如权利要求1所述的接地屏蔽结构，其特征在于，所述导电部件线形排布形成正八边形、矩形或圆形区域。

3.如权利要求1所述的接地屏蔽结构，其特征在于，所述半导体衬底包括包含有源区的有源层、包含栅极结构的栅极层、或包含金属层的金属连接层中的一层或多层，所述导电部件包括位于所述有源层中的离子掺杂导电部件、位于所述栅极层中的层间介电层中的多晶硅导电部件或位于所述金属连接层的介质层中的金属导电部件中的一个或多个。

4.如权利要求3所述的接地屏蔽结构，其特征在于，所述导电部件包括位于所述离子掺杂导电部件、所述多晶硅导电部件和所述金属导电部件中的至少两个，其中相邻的两个所述导电部件之间并联或串联连接。

5.如权利要求3所述的接地屏蔽结构，其特征在于，所述半导体衬底包括依次层叠的多层所述金属连接层，所述导电部件包括位于所述多层金属连接层中的至少两个金属导电部件。

6.如权利要求3所述的接地屏蔽结构，其特征在于，所述接地线设置在顶层金属层中，所述导电部件通过位于所述顶层金属层下方的第一金属层与所述接地线连接。

7.一种半导体器件，其特征在于包括如权利要求1-6任意一项所述的接地屏蔽结构和电子器件。

8.如权利要求7所述的半导体器件，其特征在于，所述电子器件位于所述接地屏蔽结构垂直上方并与所述接地屏蔽结构绝缘设置。

9.如权利要求7所述的半导体器件，其特征在于，所述电子器件包括电感、变压器。

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