KR100298480B1 - 집적회로의인덕터및그제조방법 - Google Patents

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에를링 블로메, 타게 뢰브그렌
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Abstract

IC-회로안에 스파이럴 인덕터 또는 코일(305)의 질 요소(Q값)는 트랜치(303)를 에칭함에 의해 상기 인덕터(305) 아래에 상기 반도체 기판(301)을 부분적으로 제거하여 절연재료로 채움으로서 개선된다. 나아가서, 상기 기판(301)에 의해 발생된 손실은 줄어들고, 상기 질 요소는 따라서 증가된다. 또한, 상기 기판(301)에 기생용량은 상기 인덕터(305)의 공진주파수을 증가시키고, 상기 인덕터의 유용한 주파수 범위를 확장시킴으로써 줄어든다. 또한, 상기 회로안에 금속구조의 복수의 층중 최상부의 금속을 이용함으로써, 손실과 기생용량의 부가적인 감소는 이루어진다. 손실 및 용량축소를 위하여 금속 패턴하에 트랜치(303)의 이용은 스파이럴 인덕터 설계에 한정되지 않고, 금속라인, 본드 패드 등에 이용될 수 있다.

Description

집적회로의 인덕터 및 그 제조방법{CONDUCTORS FOR INTEGRATED CIRCUITS}
진보한 실리콘 바이폴라, CMOS 및 BiCMOS 회로는 1-2GHz의 고속 전자장치에 이용되고, 이들은 주기율표의 3-5족열의 재료로 만든 장치를 이용하여 실행할 수 있는 회로만을 대신한다.
인덕터 소자는 공진기 및 필터와 같은 블록을 형성할 때 고주파 회로에서 필요시 된다. 모든 집적회로의 일반적인 문제점은 양질의 요소(Q) 및 높은 동작주파수를 갖는 집적회로 인덕터를 만드는 방법인데, 상기 동작주파수는 상기 공진주파수에 의해 제한된다.
상기 양질의 요소(Q값)는 상기 기억된 에너지 대 손실 에너지의 비율이며, 인덕터에 대하여 Q = 2*π*f*L/R인데, 상기 등식에서, f는 동작주파수이고, L은 인덕턴스이고, R은 하부 기판으로부터의 기생 손실을 고려하지 않은 금속의 저항 손실이다.
상기 기판의 전도특성 때문에, 상기 인덕터의 Q값은 줄어든다. 상기 인덕터아래의 실리콘을 선택적으로 제거함에 의해 보다 큰 Q값 및 공진주파수를 얻는다. 상기 Q값은 위와 같은 제거함으로써 2개의 요소에 의해 증가될 수 있다. 이러한 제거는 수백 마이크로미터의 공기 갭을 제공하는 실리콘 에칭공정의 형태로 될 수 있다. 이것에 대하여는 문헌[J.Y.C. Chang, A.A. Abidi, M. Gaitan, "Large Suspended Inductor on Silicon and Their Use in a 2㎛ CMOS RF Amplifier", IEEE Transact ion on Electron Devices Vol. 40, No.5, p. 246, May 1993]을 보아라. 하지만, 상기 제거는 대량 생산에 적합하지 않으며 실리콘 IC 공정에도 적합하지 않다.
최근에, 실리콘상에 집적회로를 제조하는 공정은 상기 기판으로부터 상기 인덕터를 보다 좋게 절연하기 위해서 산화막 두께를 이용하는 복수의 금속층과 회로의 크기를 축소하였기 때문에 집적회로의 영역단위 당 높은 인덕턴스를 갖는 인덕터를 설계할 수 있고 손실을 줄일 수 있게 진보하였다. 여전히, 금속의 저항에 기인한 손실 및 ICs가 형성되는 기판의 손실은 상당하다. 실리콘 웨이퍼를 처리하는 현존의 방법을 이용하여 1-2GHz에서 5-10보다 큰 Q값을 가지는 인덕터 소자를 얻기는 어렵다.
인덕터 소자는 일반적으로 사각 스파이럴 금속 스트라이프(square-spiral m etal stripes)와 같이 설계되는데, 이것은 문헌[N.M. Nguyen, R.G. Meyer, "Si IC-Compatible Inductor and LC Passive Filter", IEEE Journal of Solid-State Circuit Vol. 25, No. 4, p. 1028, August 1990.]을 보아라. 또한, 일반적으로, ICs는 복수의 금속층을 포함하고, 현재 복합 대용량 집적(VLSI)회로에는 5개의 층이 있다. 적어도 2개의 금속층은 스파이럴 설계시 필요한데, 한 개는 상기 스파이럴이고, 한 개는 상기 구조를 밀폐하기 위한 것이다. 즉, 상기 스파이럴의 중심으로부터 상기 인덕터의 에지에서 출력단까지 인덕터를 형성하기 위한 것이다. 상기 금속층의 최상층은 일반적으로 두께가 두껍기 때문에 낮은 저항성을 가지므로 이용되어야 한다.
원형 스파이럴을 대신하여 이용함으로써, 상기 저항값은 동일한 크기로 형성된 인덕터의 Q값에 기인한 인덕턴스 값에 비하여 10% 감소된다. 상기 원형설계는 컴퓨터 설계(CAD)에 이용된 일반 소프트웨어가 매우 부적합하므로, 상기 인덕터의 저항값을 증가시키지 않는 8각형 배치로 대치될 수 있다. 이것은 문헌[S. Aono, N. Andoh, Y, Sasaki, N. Tanino, "Loss Reduction of a Spiral Inductor", Technical Report of IEICE, p. 61, ED93-166, MW93-123, 1CD93-181(1994-01)]을 보아라.
상기 저항을 줄이는 가장 좋은 방법은 인접한 층안에 평행한 스파이럴 경로를 갖는 인덕터를 만드는 것이다. 예컨대, 최상의 금속층을 평행하게 접속하는 것이다. 이러한 방법으로, 상기 인덕터의 Q값은 축소된 절연막 두께 때문에 낮은 공진주파수 손실의 1.5배-2배 증가될 수 있다. 상기 스파이럴의 회전수를 증가시킴으로써, 상기 인덕턴스 값은 보다 크게 만들어진다. 상기 기판에 인덕터 스파이럴의 용량은 상기 인덕터가 동작하는데 유용한 주파수 범위를 한정하는 낮은 공진주파수를 유도함으로써 증가할 것이다.
따라서, 미국 특허 제5,446,311호는 상기 인덕터 저항을 줄이기 위해서 복수의 금속층 레벨로 형성된 인덕터를 갖는 구조를 설명한다.
또한, 일본 특허출원 제07-106 514호는 미국 특허 제5,446,311호에 기술된 것과 비슷한 구조를 기술하는데, 이것은 정전기 용량에 기인한 손실을 줄이고, 다른 금속층에 형성된 2개의 스파이럴 금속 경로를 가지고 세 번째 층에 의해서 상호 접속되는 인덕터를 형성함으로써 상기 Q값을 증가시킨다.
현대의 IC공정에서는 장치를 절연하는데 깊은 트랜지가 적용된다. 상기 트랜치의 장점은 기생용량을 줄이고 장치가 차지하는 공간을 줄인다. 깊고(5-20㎛), 얇은(1-2㎛) 트랜치는 건식에칭에 의해 얻어져서 이것을 산화막 및 도핑않된 다결정 실리콘 또는 유전체 재료로 다시 채워진다. 이러한 보충공정후, 상기 기판의 표면은 보충한 재료층으로 코팅됨에 따라 실제적으로 편평해짐으로써, 예컨대, 금속층은 어떠한 제한없이 상기 트랜치에 거쳐 위치될 수 있다.
또한, 미국 특허 제5,336,921호 및 제5,372,967호에는 수직 트랜치로 인덕터를 형성하는 방법이 설명된다. 상기 기술된 인덕터는 트랜치에 유도성 코일 형상으로 수직 인덕터를 제조하는 방법에 의하여 집적회로상에 일반적인 수평 인덕터에서 직면한 문제점을 해결하는 것을 목적으로 한다.
또한, 미국 특허 제5,095,357호는 반도체 집적회로의 집적을 위하여 낮은 기생용량을 갖는 유도성 구조를 설명한다.
본 발명은 기판의 손실이 적은 집적회로(IC)의 전기 전도체 및 이 기판을 만드는 방법에 관한 것으로써, 특히, 스파이럴 인덕터(spiral inductors) 및 집적회로 인덕터의 제조방법에 관한 것이다.
도 1은 종래의 기술에 따른 집적회로 인덕터에 대한 직사각 스파이럴 설계의 계략도.
도 2a 및 도 2b는 도 1의 인덕터에 대한 절단 계략도.
도 3은 집적회로 인덕터에 대한 절단 계략도.
도 4는 기판에 이용될 트랜치 패턴도.
도 5는 금속 전도체 라인하에 트랜치 패턴도.
본 발명의 목적은 손실이 적은 컨덕터가 간단한 방법으로 얻어질 수 있는 방법을 제공하는 것이다.
본 발명의 다른 목적은 Q값이 큰 인덕터를 만들 수 있는 집적회로용 구조를얻는 것이다.
이와 다른 특징은 스파이럴 인덕터 설계시 절연재료로 채워진 트랜치를 이용함으로써 얻어지는데, 이것은 상기 금속으로부터 반도체 기판으로 유효거리를 증가시킨다. 상기 집적소자의 기판 및 상기 기판의 용량손실은 감소할 것이다. 따라서, 상기 Q값 및 상기 인덕터의 공진주파수는 증가할 것이다.
2개의 금속층만을 이용할 수 있는 경우에, 상기 채워진 트랜치는 수용가능한 Q값 및 공진주파수를 충분히 얻을 수 있다.
다른 경우에, 통상적으로, 4개의 층 내지 5개의 금속층을 이용할 수 있으며, 상기 스파이럴은 상기 기판에 기생용량을 떨어뜨리고, 이미, 상기 기판의 트랜치에 채워짐으로써 기생용량은 떨어지며 높은 자기공진 주파수를 제공하는 금속층의 최상부에 설계되어야 한다. 상기 최상층은 일반적으로 가장 낮은 면저항을 가지며, 이것은 또한 상기 Q값을 증가시킬 것이다.
또한, 상기 줄여진 기판용량은 상기 상부 금속층을 병렬로 접속하고, 예컨대, 상기 스파이럴에 대하여 기판으로부터 3개의 금속층 및 4개의 금속층을 접속하고, 상기 하부 교차(cross-under)에 대하여 상기 기판으로부터 2개의 금속층을 접속함에 따라, 1.5-2의 다른 인자에 의해 상기 Q값을 증가시킨다.
또한, 트랜치는 기생용량 및 상기 기판의 손실을 줄이기 위해서 금속라인 또는 본드 패드시에 이용될 수 있다.
덧붙여서, 공정변화 또는 부가적인 공정단계는 진보된 Si-IC공정을 이용하는 경우에 수행할 필요가 없다.
따라서, 집적회로 또는 인덕터를 포함하는 집적회로를 제조하는 방법에 있어서, 상기 인덕터는 전기적으로 반전도성이거나 반절연성 기판상에 만들어지고, 특히, 실리콘 기판상에 다양한 층을 증착하거나 코팅함에 의해 만들어진다. 상기 인덕터는 실제적으로 한 개의 평면이거나 수개의 평면, 예컨대, 실제적으로 평행한 평면을 연장하는 전기 전도체 경로의 구조를 포함한다. 상기 전도체 경로를 만들기 전에, 특히, 전도체 금속경로가 상기 기판상에 적용되거나 증착되기 전에, 트랜치는 적합한 위치에 기판표면으로부터 연장하는 기판으로 에칭된다. 상기 트랜치의 위치는 상기 인덕터의 경로상에 위치되고 상기 트랜치에 밀접하게 위치되도록 선택되며, 일반적으로, 인덕터를 이용하고 여기에 전기적인 흐름이 있을 때 기판 재료안쪽에 가정적인 전기 전류경로를 가로지르도록 선택되며, 상기 트랜치는 상기 기판에 만들어질 수 없으며, 상기 트랜치의 배치는 상기 기판 안쪽의 전류를 감쇠시키거나 방해한다. 상기 트랜치는 전기 절연재료, 특히, 유전체 또는 반도체 재료로 채워져서, 상기 전도경로를 만들 때의 다음 공정단계시 실제적으로 편형한 표면을 경험할 것이다.
상기 트랜치는 인덕터 아래에 가장 큰 예비영역을 점유할 수 있게 배열되고, 즉, 공간의 밀도가 커질 수 있다. 또한, 상기 트랜치는 실제적으로 평행한 트랜치 구조 또는 망구조로 배열된다.
가장 일반적인 특징에 있어서, 인덕터가 집적화된 집적회로는 상기 기판보다 불량한 전기 전도체 재료의 얇은 평판을 포함하는데, 이 "평판"은 상기 기술된 바와 같이 채워진 트랜치가 된다. 상기 평판은 상기 전도체 경로, 예컨대, 인덕터 경로 아래의 몇몇 영역에 있는 기판에 배열되지만, 전도체 경로의 평면과 인덕터 경로 사이에 평면을 갖는 배치는 복합 복수의 층구조로 만들 수 있다. 상기 회로를 이용하고, 소정의 전도경로로, 즉, 이러한 전류경로에 큰 저항을 주기 위해서 상기 전도체의 한 개의 평면으로부터 다른 평면까지 길게 기판으로 소정의 전류가 흐를 때, 상기 평판은 상기 평면 또는 상기 전도체 경로의 평면과 실제 수직으로 배열되거나, 소정의 전류경로를 만들기 위해서 다른 기하학적인 모양을 가질 수 있는데, 이러한 모양은 상기 전류를 상당히 줄인다.
따라서, 상기 평판은 서로 평행하게 실제적으로 배치될 수 있고, 또한, 모든 평판의 전체 세트중 최소의 보조세트에 배열될 수 있다. 상기 전도체 경로의 방향으로 보여진 바와 같이, 상기 평판은 평행한 평판의 2개 보조세트로 형성된 망구조로 배열될 수 있다. 상기 평판은 상기 기판 안쪽의 긴 경로를 가지기 위해 기판안쪽의 전류경로를 차단하고 기판의 전류를 제한하는데 적합한 두께를 가질 수 있다. 상기 평판의 두께는 통상적인 평판 재료의 전도체 경로의 두께와 실제적으로 같게 될 수 있다. 전도체 경로로부터 도시된 바와 같이, 상기 평판의 폭과 깊이는 상기 기판 안쪽의 전류경로를 충분히 제한할 수 있어야 한다. 또한, 상기 평판은 조밀하게 배열시켜 밀집한 공간을 가짐으로써, 이웃하는 평판 사이의 공간은 좁고, 또한, 이것은 전류경로를 제한하고, 따라서, 전도체상의 위치로부터 매우 밀접하게 위치된 위치까지 기판재료 안쪽의 전류를 제한한다. 예컨대, 상기 공간은 2 또는 5배, 즉, 상기 평판의 두께와 같게 되어야 한다. 또한, 이것은 상기 평판 또는 트랜치가 상기 인덕터로부터 보여진 바와 같이 가장 큰 예비영역을 점유하기 위해서 배열되는 방법으로 나타내는데, 상기 각 평판의 절단영역은 이러한 견지에서 보여진 바와 같이 작게 된다.
상기 언급된 바와 같이, 집적회로는 전기적인 반도체성 또는 반절연성 기판, 특히, 실리콘 기판상에 형성된 금속 전도체를 일반적으로 포함하는데, 상기 전도체는 인덕터 경로의 일부분이 된다. 또한, 상기 기술된 바와 같이, 평판 또는 트랜치는 상기 전도체에서 기판으로의 손실을 줄이기 위해서 한 영역 또는 상기 전도체에 인접한 영역에 배열될 수 있다. 예컨대, 상기 평판은 상기 기술된 바와 같이 상기 전도체의 평면 또는 전기 전류경로의 평면과 실제 수직으로 배열될 수 있다. 상기 평판은 금속 전도체의 전류경로를 폐쇄하고, 양호하게, 상기 전류경로에 실제로 수직인 방향으로 또는 상기 전도체의 길이방향으로 확장하기 위하여 배열된 트랜치에 채워질 수 있다.
도 1은 인덕터를 형성하는 종래의 직사각 스파이럴 설계의 상태를 도시한다.이러한 경우에, 상기 인덕터는 스파이럴에 의한 최상부의 금속층, 즉, 복수의 직사각 권선을 포함하는 전기적인 전도경로를 아래부터 세어서 네 번째에 형성시키며, 상기 권선수는 일반적으로 5와 10 사이에 있다. 세 번째 층의 경우에, 하부의 금속층(103)은 크로스 언더(cross-under)수단에 의해 스파이럴 구조를 폐쇄시키는데 이용된다.
또한. 도 1의 인덕터 구조는 도 2a 및 2b의 절단면이 도시되는데, 이 절단면은 도 1의 라인 a-a 및 b-b를 따라 취해진다. 따라서, 도 2a는 직사각 권선을 형성하는 네 번째 금속층의 금속을 도시한다. 상기 금속 스파이럴(201) 아래에는 실리콘 기판(205)에 적용된 산화막 층(203)이 있다. 상기 금속층의 두께는 통상적으로 1-2㎛의 범위에 있고, 상기 산화막 층의 두께는 통상적으로 6㎛이고, 상기 전도체 경로의 폭은 약 5㎛인데, 상기 인접한 경로 사이의 거리는 상기 경로의 폭과 동일한 크기가 된다.
도 2b는 도 1의 라인 b-b를 따른 절단면을 도시하고, 또한, 세 번째의 금속층(207)이 도시된다. 상기 세 번째 금속층(207)은 상기 인덕터의 코일을 종료하는 전기 전도성 크로스 언더를 이룬다. 상기 네 번째 금속층(201) 및 세 번째 금속층은 전기 전도 결합기(209)를 경유하여 접속된다. 이러한 결합기는 에칭 및 금속공정을 이용하는 각 단계에서 만들어지거나, 처음에 적합한 홀을 만든 다음, 이 홀을 네 번째 층의 재료로 채움으로써 만들어질 수 있다.
도 3은 절연의 향상, 최상부에 형성된 인덕터 경로, 실리콘 기판(301)상에 네 번째 금속층을 갖는 인덕터(305)에 대한 절단도를 도시한다. 그러나, 상기 실리콘 기판(301)상에 구조를 형성하기 전에, 트랜치를 만드는 에칭동작은 절연재료, 즉, 상기 기판보다 전기 전도성이 낮은 재료로써 트랜치를 다시 채움으로써 실리콘 기판(301)상에 형성된다. 상기 보충된 트랜치(303)는 상기 인덕터의 금속층에서 반도체 기판까지의 유효거리를 증가시키기 위해서 제공한다. 상기 기판의 손실 및 기판의 커패시턴스는 감소할 것이다. 또한 상기 인덕터의 Q값 및 자기 공진주파수는 따라서 증가할 것이다.
상기 트랜치는 소자를 절연시키기 위한 IC공정에 이용된 일반적인 방법으로 만들어질 수 있다. 따라서, 깊고 얇은 트랜치는 건식에칭 및 이 에칭된 공간을 실리콘 산화막이나 유전체 재료와 같은 절연재료로 채움으로써 만들어질 수 있다. 이러한 보충공정으로 만들어진 기판상의 표면은 실제로 편평하게 될 것이다. 상기 트랜치는 1-2㎛의 폭을 갖고, 약 5-20㎛의 깊이를 갖는다. 인접하는 트랜치 사이의 기판 사이의 폭은 실제로 2-4㎛만큼 작게 될 수 있다. 이 트랜치는 상부에 덮은 전도경로를 막는 패턴으로 배열된다.
도 4는 트랜치(403)의 패턴이 에칭되는 기판의 일부분을 도시한다. 상기 트랜치 패턴은 상기 기판의 손실을 줄이기 위하여 인덕터 아래에 이용된다. 상기 패턴은 서로 평행하고 동일한 공간을 갖게 위치된 몇 개의 직선 트랜치의 제1세트 및 서로 평행하고 동일한 공간을 갖게 위치된 트랜치의 제2세트를 포함하는데, 상기 제2세트의 트랜치는 상기 제1세트의 트랜치와 수직이 된다. 상기 트랜치는 매우 길게 되어야 하고, 가장 외부의 인턱터 권선을 거쳐 상기 인덕터 주위에 자유로운 물질을 통과하게 위치된다. 그러나, 상기 이용된 트랜치 패턴은 망구조를 가질 수 있고, 일반적으로, 가능한한 기판을 많이 제거하는 것이 바람직하다.
최종적으로, 도 5는 본원에 이용된 방법을 다른데 적용하는 방법을 도시한다. 이러한 경우에, 트랜치(501)는 상기 기생용량을 줄이고 기판손실을 줄이기 위해서 금속화 라인(503)아래서 에칭된다. 상기 트랜치는 상기 토론된 것과 동일한 치수를 가질 수 있고, 실제적으로 평각에서 전기 전도경로를 막기 위해서 배열되고, 상기 전도체 경로 아래에 대칭으로 위치될 수 있고, 가능한한 필요한 만큼 길게, 예컨대, 4-10㎛ 경로의 각 사이드로 확장할 수 있다. 또한, 도 3의 트랜치 배치 또는 망구조는 본딩 패드의 손실을 줄이는데 이용될 수 있다.

Claims (14)

  1. 전기적으로 반전도성이거나 반절연성 기판상에, 특히, 실리콘 기판상에 형성된 금속 전도체를 포함하는 집적회로에 있어서, 한 개의 물질로 이루어진 얇은 평판은 상기 기판보다 전기 전도도가 나빠지거나 떨어져서 상기 전도체 영역의 활성층 아래의 기판에 배열되고, 상기 평판은 상기 전도체 아래에 위치된 기판안에 트랜치되어 전기 절연재료, 특히, 유전체 재료 또는 반전도성 재료로 다시 채워지며, 상기 평편은 상기 전도체 또는 전류경로의 평판과 실제 수직으로 배열되고, 특히, 상기 전도체 안에 전류경로를 일반적으로 막고, 보다 적합하게는, 상기 전류경로에 수직방향 및/또는 상기 전도체의 세로방향으로 확장하기 위하여 배열되는 것을 특징으로 하는 집적회로.
  2. 제1항에 있어서, 상기 평판은 실제로 서로 평행하게 배열되는 것을 특징으로 하는 집적회로.
  3. 제1항 내지 제2항중 어느 한 항에 있어서, 상기 평판은 조밀하게 배열되어 있어서, 인접하는 평판 사이의 간격은 작으며, 실제로, 상기 평판 두께의 2배 또는 몇배이며, 특히, 상기 트랜치는 상기 전도체 아래에 가장 큰 예비영역을 점유하기 위해서 배열되는 것을 특징으로 하는 집적회로.
  4. 제1항 내지 제3항중 어느 한 항에 있어서, 상기 평판은 망구조(meshlike structure)로 배열되는 것을 특징으로 하는 집적회로.
  5. 상기 금속성 전도체를 상기 기판상에 적용하기 전에 트랜치는 상기 활성층 아래의 기판에서 에칭된 다음, 전기 절연재료, 특히, 유전체 재료 또는 반전도성 재료, 또는 상기 기판보다 나쁜 전도체 재료로 채워지는 것을 포함하는 기판의 손실이 적은 집적회로안에 전도체를 만드는 방법에 있어서, 상기 트랜치를 에칭시 상기 트랜치의 세로방향은 상기 금속성 전도체안에 전류경로를 막고, 특히, 상기 전도체의 세로방향으로 상기 경로와 실제 수직방향으로 확장하기 위해서 배열되는 것을 특징으로 하는 집적회로안에 전도체를 기판으로 만드는 방법.
  6. 전기적인 반전도성 또는 반절연성 기판상에, 특히, 실리콘 기판상에 형성되고, 한 개의 평면 또는 복수의 실제적으로 평행한 평면에 확장하는 전도체 경로의 구조를 포함하는 집적회로의 인덕터에 있어서, 한 개의 재료로 이루어진 얇은 평판은 상기 기판보다 질이 떨어지고 나쁜 전기 전도체가 되어, 상기 전도체 경로에서 한 영역의 활성층 아래의 기판에 배열되고, 상기 평판은 상기 인덕터 경로 아래에 위치된 기판안에 트랜치되어 전기 절연성 재료, 특히, 유전체 또는 반전도성 재료로 채워지는 것을 특징으로 하는 집적회로의 인덕터.
  7. 제6항에 있어서, 상기 평판은 상기 평판 또는 상기 전도체 경로의 평판과 실제로 수직으로 배열되는 것을 특징으로 하는 집적회로의 인덕터.
  8. 제6항 또는 제7항중 어느 한 항에 있어서, 상기 평판은 실제로 서로 평행하게 배열되는 것을 특징으로 하는 집적회로의 인덕터.
  9. 제6항 내지 제8항중 어느 한 항에 있어서, 상기 평판의 폭은 상기 전도체 경로의 폭과 실제로 같은 것을 특징으로 하는 집적회로의 인덕터.
  10. 제6항 내지 제9항중 어느 한 항에 있어서, 상기 평판이 조밀하게 배열됨으로써, 인접하는 트랜치 사이의 간격은 좁으며, 실제로, 상기 트랜치의 폭에 2배 또는 몇배와 같은 것을 특징으로 하는 집적회로의 인덕터.
  11. 제6항 내지 제10항중 어느 한 항에 있어서, 상기 평판은 망구조로 배열되는 것을 특징으로 하는 집적회로의 인덕터.
  12. 전기적인 반전도성 또는 반절연성 기판, 특히, 실리콘 기판상에 있고, 증가된 Q값을 갖으며, 한 개의 평면 또는 수개의 실제적으로 평행한 평면으로 확장하는 전기 전도경로의 구조를 포함하는 집적회로 인덕터를 제조하는 방법에 있어서, 상기 전도경로를 만들기 전에, 특히, 상기 인덕터 경로를 상기 기판상에 적용하기 전에, 트랜치는 상기 평판에서 상기 활성층 아래의 기판이 에칭되고, 상기 인덕터 경로는 상기 트랜치상에 위치될 것이며, 상기 트랜치는 전기 절연재료, 특히, 유전체 또는 반전도성 재료로 다시 채워지거나, 상기 기판보다 질이 떨어지는 전기 전도체인 재료로 다시 채워지는 것을 특징으로 하는 집적회로 인덕터 제조방법.
  13. 제12항에 있어서, 상기 트랜치는 상기 인덕터 아래에 가장 큰 예비영역을 점유하기 위하여 배열되는 것을 특징으로 하는 집적회로 인덕터 제조방법.
  14. 제12항 또는 제13항에 있어서, 상기 트랜치는 실제로 평행한 트랜치 구조 또는 망구조로 배열되는 것을 특징으로 하는 집적회로 인덕터 제조방법.
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