CN102456612A - 半导体集成电感的制作方法及结构 - Google Patents

半导体集成电感的制作方法及结构 Download PDF

Info

Publication number
CN102456612A
CN102456612A CN2010105208972A CN201010520897A CN102456612A CN 102456612 A CN102456612 A CN 102456612A CN 2010105208972 A CN2010105208972 A CN 2010105208972A CN 201010520897 A CN201010520897 A CN 201010520897A CN 102456612 A CN102456612 A CN 102456612A
Authority
CN
China
Prior art keywords
semiconductor integrated
integrated inductor
silicon dioxide
silicon
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN2010105208972A
Other languages
English (en)
Inventor
彭虎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Hua Hong NEC Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Hua Hong NEC Electronics Co Ltd filed Critical Shanghai Hua Hong NEC Electronics Co Ltd
Priority to CN2010105208972A priority Critical patent/CN102456612A/zh
Publication of CN102456612A publication Critical patent/CN102456612A/zh
Pending legal-status Critical Current

Links

Images

Landscapes

  • Semiconductor Integrated Circuits (AREA)

Abstract

本发明公开了一种半导体集成电感的制作方法，依次包括如下步骤：在硅衬底上刻蚀出多个沟槽；对沟槽之间的硅进行热氧化，使得生成的二氧化硅将所述沟槽填充；对硅片上表面进行化学机械抛光和刻蚀，保留原沟槽区域的二氧化硅；在原沟槽区域上制作半导体集成电感。本发明还公开了一种半导体集成电感的结构，包括硅衬底，所述硅衬底中由上表面向下有一个二氧化硅区域，所述二氧化硅区域上方设置所述半导体集成电感的线圈。本发明通过在衬底上制作一定宽度和间隔的深沟槽，然后对沟槽进行氧化和填充，增大电感线圈与衬底之间的间距，减少电感衬底能量损耗，提高电感品质因数。

Description

半导体集成电感的制作方法及结构
技术领域
本发明涉及一种半导体器件的制作方法，尤其是一种半导体集成电感的制作方法。本发明还涉及一种半导体集成电感的结构。
背景技术
在射频电路中，电感作为关键元件不可或缺，它广泛应用于低噪声放大器、混频器、压控振荡器以及功率放大器中。随着半导体工艺的飞速发展，以及低成本、小体积、高集成度的系统需求越来越大，原来的芯片外元件如电感逐渐被集成到芯片中。如何在集成电路内制作高质量的集成电感已经成为射频半导体工艺中研究的热点内容。
现有的集成电感一般包括：衬底、电感线圈以及位于衬底和电感线圈之间的用来隔离电感线圈和衬底的绝缘隔离层。衬底最好是选择高阻抗的或几乎无能量损耗的绝缘衬底，但是由于此类衬底成本太高，一般还是使用低阻抗的硅衬底以降低芯片成本。绝缘隔离层一般为二氧化硅材料。电感线圈利用一个金属导线以螺旋环绕的方式形成平面螺旋结构，与绝缘衬底平行。电流从电感线圈一端流入，从另一端流出。
评价电感的一个重要指标是品质因子Q，其定义为电感在一个周期内存储的能量和损耗的能量的比值，电感的Q值越大，表示该电感的质量越好。由于集成电感的电感线圈制作在衬底上，当电感线圈上电流通过时，会产生穿过衬底的磁场，从而在衬底中以及衬底表面的区域产生反方向的感应电流，导致额外的衬底能量损耗，降低了电感Q值。在现有的集成电感中，由于衬底阻抗较低，使得电感电流在衬底中以及衬底表面的区域产生的感应电流较大，导致较高的衬底能量损耗和较低的电感Q值，这大大限制了它的应用。
有发明提出通过在有填充氧化物的深沟槽的衬底上制作电感线圈，增大电感线圈和衬底之间的有效间距，减小衬底能量损耗，用来提高电感的Q值。如图1所示，在电感线圈1的下方的硅衬底5中，由上向下设置有多个填充有二氧化硅3的沟槽4，并且在硅衬底5与电感线圈1之间还隔有一层二氧化硅介质层2。这种结构虽然能够提高电感的Q值，但是由于二氧化硅介质层2下面仍然与硅衬底5直接接触，提升幅度也非常有限。
发明内容
本发明所要解决的技术问题在于提供一种半导体集成电感的制作方法，以及采用这种半导体集成电感的制作方法制作的半导体集成电感的结构，在现有工艺基础上进一步提高集成电感的品质因数，从而提高半导体集成电感器件的性能。
为解决上述技术问题，本发明半导体集成电感的制作方法的技术方案是，依次包括如下步骤：
第一步，在硅衬底上刻蚀出多个沟槽；
第二步，对沟槽之间的硅进行热氧化，使得生成的二氧化硅将所述沟槽填充；
第三步，对硅片上表面进行化学机械抛光和刻蚀，保留原沟槽区域的二氧化硅；
第四步，在原沟槽区域上制作半导体集成电感。
本发明还提供了一种采用上述半导体集成电感的制作方法制作的半导体集成电感的结构，其技术方案是，包括硅衬底，所述硅衬底中由上表面向下有一个二氧化硅区域，所述二氧化硅区域上方设置所述半导体集成电感的线圈。
本发明通过在衬底上制作一定宽度和间隔的深沟槽，然后对沟槽进行氧化和填充，增大电感线圈与衬底之间的间距，减少电感衬底能量损耗，提高电感品质因数。
附图说明
 下面结合附图和实施例对本发明作进一步详细的说明。
图1为现有的半导体集成电感的结构示意图。
图2～图5为本发明半导体集成电感的制作方法各步骤的示意图。
图6为本发明半导体集成电感的结构示意图。
图中附图标记为，1.电感线圈；2.二氧化硅介质层；3.二氧化硅；4.沟槽；5.硅衬底；6.空洞；7.二氧化硅层；8.二氧化硅区域。
具体实施方式
 本发明公开了一种半导体集成电感的制作方法，如图2～图5所示，依次包括如下步骤：
第一步，在硅衬底5上刻蚀出多个沟槽4，如图2所示；
第二步，对沟槽之间的硅进行热氧化，使得生成的二氧化硅3将所述沟槽填充4，如图3所示；
第三步，对硅片上表面进行化学机械抛光和刻蚀，保留原沟槽区域的二氧化硅3，如图5所示；
第四步，在原沟槽区域上制作半导体集成电感。
如图3所示，所述第二步中，在所生成的二氧化硅3之中留有密闭的空洞6。在进行热氧化的时候，由于沟槽上下两端的二氧化硅生长速率与沟槽中部的不一致，因此会在生成二氧化硅中产生空洞6，该空洞6能够进一步提高电感的Q值。
所述第二步中，热氧化二氧化硅的厚度为沟槽间隔的1~1.6倍。
如图4所示，在第二步与第三步之间，还包括在硅片上淀积一层二氧化硅层7的步骤。由于填充沟槽4的二氧化硅在热氧化结束后，可能会存在台阶，如图3所示，中间部分的二氧化硅高度明显的低于两边，这就会使得之后的化学机械抛光步骤不易进行。在淀积了二氧化硅层7之后，二氧化硅层7的上表面要平坦许多，这更便于化学机械抛光步骤的实施。
所述第三步中，对硅片上表面进行化学机械抛光和刻蚀，仅保留原沟槽区域的二氧化硅，将其它区域的二氧化硅去除，如图5所示，然后在第四步中，先在硅片表面淀积一层二氧化硅介质层2，然后在该淀积的二氧化硅介质层2上面制作半导体集成电感的线圈，最终得到如图6所示的半导体集成电感。
所述沟槽宽度为0.5～2um，本实施例为1um；沟槽间隔为0.5～2um，本实施例为1um；沟槽深度为1～50um，所述沟槽的最佳深度为5～15um，本实施例为10um。
所述第二步中，本实施例对带有深沟槽的硅衬底进行高温热氧化，热氧化过程中生成二氧化硅同时消耗硅，由于沟槽间隔为1um，氧化过程中沟槽中的硅基本被消耗完成，从而形成图3所示的带有空洞6的氧化层结构。本实施例采用氧化温度为1100℃的湿氧氧化，氧化厚度为8000A。在此之后，如图4所示，本实施例采用化学气相淀积方式再淀积一层二氧化硅层，本实施例例采用等离子体化学气相淀积方式淀积4000A的二氧化硅层。
本发明还提供了一种由上述半导体集成电感的制作方法所制作得到的半导体集成电感的结构，如图6所示，包括硅衬底5，所述硅衬底5中由上表面向下有一个二氧化硅区域8，所述二氧化硅区域8上方设置所述半导体集成电感的线圈1。
所述二氧化硅区域8中有密闭的空洞6。
所述电感线圈1与硅衬底5之间还有一个二氧化硅介质层2。
所述二氧化硅区域的厚度为1～50um，最佳厚度为5～15um。
 综上所述，本发明的电感线圈下为介质层和厚的氧化层，氧化层中可以存在有空洞，与原有工艺相比更进一步的增大了线圈与衬底之间的间距，可以得到比原有工艺更高的电感品质因数。 

Claims (12)

1.一种半导体集成电感的制作方法，其特征在于，依次包括如下步骤：
第一步，在硅衬底上刻蚀出多个沟槽；
第二步，对沟槽之间的硅进行热氧化，使得生成的二氧化硅将所述沟槽填充；
第三步，对硅片上表面进行化学机械抛光和刻蚀，保留原沟槽区域的二氧化硅；
第四步，在原沟槽区域上制作半导体集成电感。
2.根据权利要求1所述的半导体集成电感的制作方法，其特征在于，所述第二步中，在所生成的二氧化硅之中留有密闭的空洞。
3.根据权利要求1所述的半导体集成电感的制作方法，其特征在于，所述第二步中，热氧化二氧化硅的厚度为沟槽间隔的1~1.6倍。
4.根据权利要求1所述的半导体集成电感的制作方法，其特征在于，在第二步与第三步之间，还包括在硅片上淀积一层二氧化硅层的步骤。
5.根据权利要求1所述的半导体集成电感的制作方法，其特征在于，所述第三步中，对硅片上表面进行化学机械抛光和刻蚀，仅保留原沟槽区域的二氧化硅，将其它区域的二氧化硅去除，第四步中，先在硅片表面淀积一层二氧化硅介质层，然后在该淀积的二氧化硅介质层上面制作半导体集成电感的线圈。
6.根据权利要求1所述的半导体集成电感的制作方法，其特征在于，所述沟槽宽度为0.5～2um，沟槽间隔为0.5～2um，沟槽深度为1～50um。
7.根据权利要求6所述的半导体集成电感的制作方法，其特征在于，所述沟槽深度为5～15um。
8.一种由权利要求1～7中任意一项所述的半导体集成电感的制作方法所制作得到的半导体集成电感的结构，其特征在于，包括硅衬底，所述硅衬底中由上表面向下有一个二氧化硅区域，所述二氧化硅区域上方设置所述半导体集成电感的线圈。
9.根据权利要求8所述的半导体集成电感的结构，其特征在于，所述二氧化硅区域中有密闭的空洞。
10.根据权利要求8所述的半导体集成电感的结构，其特征在于，所述电感线圈与硅衬底之间还有一个二氧化硅介质层。
11.根据权利要求8所述的半导体集成电感的结构，其特征在于，所述二氧化硅区域的厚度为1～50um。
12.根据权利要求11所述的半导体集成电感的结构，其特征在于，所述二氧化硅区域的厚度为5～15um。
CN2010105208972A 2010-10-27 2010-10-27 半导体集成电感的制作方法及结构 Pending CN102456612A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2010105208972A CN102456612A (zh) 2010-10-27 2010-10-27 半导体集成电感的制作方法及结构

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2010105208972A CN102456612A (zh) 2010-10-27 2010-10-27 半导体集成电感的制作方法及结构

Publications (1)

Publication Number Publication Date
CN102456612A true CN102456612A (zh) 2012-05-16

Family

ID=46039639

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2010105208972A Pending CN102456612A (zh) 2010-10-27 2010-10-27 半导体集成电感的制作方法及结构

Country Status (1)

Country Link
CN (1) CN102456612A (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103632961A (zh) * 2012-08-20 2014-03-12 上海华虹宏力半导体制造有限公司 功率mosfet芯片保护结构制造方法
CN104752157A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体衬底及其制作方法、集成无源器件及其制作方法
CN105471254A (zh) * 2016-02-01 2016-04-06 英麦科（厦门）微电子科技有限公司 一种直流-直流变换器
CN106374855A (zh) * 2016-08-26 2017-02-01 宜确半导体（苏州）有限公司 一种射频功率放大器模块及射频前端模块
CN114823638A (zh) * 2022-04-27 2022-07-29 电子科技大学 一种低寄生电容集成电感结构
CN115148790A (zh) * 2022-09-02 2022-10-04 南京融芯微电子有限公司 超低寄生电容焊盘结构及制作方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1220778A (zh) * 1996-05-31 1999-06-23 艾利森电话股份有限公司 集成电路的导体
CN1622330A (zh) * 2003-11-25 2005-06-01 北京大学 一种集成电感及其制造方法
US20080290480A1 (en) * 2005-09-30 2008-11-27 Freescale Semiconductor, Inc. Microelectronic assembly and method for forming the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1220778A (zh) * 1996-05-31 1999-06-23 艾利森电话股份有限公司 集成电路的导体
CN1622330A (zh) * 2003-11-25 2005-06-01 北京大学 一种集成电感及其制造方法
US20080290480A1 (en) * 2005-09-30 2008-11-27 Freescale Semiconductor, Inc. Microelectronic assembly and method for forming the same

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103632961A (zh) * 2012-08-20 2014-03-12 上海华虹宏力半导体制造有限公司 功率mosfet芯片保护结构制造方法
CN103632961B (zh) * 2012-08-20 2016-08-10 上海华虹宏力半导体制造有限公司 功率mosfet芯片保护结构制造方法
CN104752157A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体衬底及其制作方法、集成无源器件及其制作方法
CN105471254A (zh) * 2016-02-01 2016-04-06 英麦科（厦门）微电子科技有限公司 一种直流-直流变换器
CN106374855A (zh) * 2016-08-26 2017-02-01 宜确半导体（苏州）有限公司 一种射频功率放大器模块及射频前端模块
CN106374855B (zh) * 2016-08-26 2019-06-14 宜确半导体（苏州）有限公司 一种射频功率放大器模块及射频前端模块
CN114823638A (zh) * 2022-04-27 2022-07-29 电子科技大学 一种低寄生电容集成电感结构
CN115148790A (zh) * 2022-09-02 2022-10-04 南京融芯微电子有限公司 超低寄生电容焊盘结构及制作方法
CN115148790B (zh) * 2022-09-02 2022-12-13 南京融芯微电子有限公司 超低寄生电容焊盘结构及制作方法

Similar Documents

Publication Publication Date Title
CN102456612A (zh) 半导体集成电感的制作方法及结构
CN104733301B (zh) 用于制造具有斜切边缘终止的半导体器件的方法
CN104488084B (zh) 形成锥形氧化物的方法
CN104269375B (zh) 一种立体集成电感电容结构的制备方法
CN110235238A (zh) 用于射频应用的结构
US8575717B2 (en) Integrated circuit device and method of manufacturing the same
Chen et al. A deep submicron CMOS process compatible suspending high-Q inductor
CN101567320A (zh) 功率mos晶体管的制造方法
CN103077921B (zh) 互连线结构及互连线结构的形成方法
CN104701161B (zh) 一种沟槽型肖特基二极管的制备工艺方法
CN102194694B (zh) 沟槽式金属氧化物半导体场效应晶体管的制造方法
TW200614431A (en) Method for fabricating deep trench capacitor
CN105895507B (zh) 基于绝缘体上硅衬底的射频电容元件及其制备方法
JP2000031391A (ja) 誘導回路のｑファクタを向上するための方法
CN106898458B (zh) 电感器及其形成方法
CN104241188A (zh) 一种立体集成电感结构的制备方法
CN101916761A (zh) 一种soi埋氧层下的导电层及其制作工艺
CN105448981A (zh) 一种vdmos器件及其漏极结构和制作方法
CN104979468A (zh) 一种半导体器件及其制造方法
CN105575761B (zh) 沟槽型功率器件的制造方法和沟槽型功率器件
CN102723361B (zh) 一种基于自对准工艺的三多晶SOI SiGe HBT集成器件及制备方法
CN102738178B (zh) 一种基于自对准工艺的双多晶SOI SiGe HBT集成器件及制备方法
CN103035514B (zh) Rfldmos中形成厚氧化硅隔离层的制造方法
CN208078026U (zh) 硅基射频电容
CN101894742A (zh) 高q值电感器的制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C02 Deemed withdrawal of patent application after publication (patent law 2001)
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20120516