CN104752157A - 半导体衬底及其制作方法、集成无源器件及其制作方法 - Google Patents
半导体衬底及其制作方法、集成无源器件及其制作方法 Download PDFInfo
- Publication number
- CN104752157A CN104752157A CN201310745786.5A CN201310745786A CN104752157A CN 104752157 A CN104752157 A CN 104752157A CN 201310745786 A CN201310745786 A CN 201310745786A CN 104752157 A CN104752157 A CN 104752157A
- Authority
- CN
- China
- Prior art keywords
- semiconductor substrate
- manufacture method
- layer
- resilient coating
- substrate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 164
- 239000004065 semiconductor Substances 0.000 title claims abstract description 117
- 238000000034 method Methods 0.000 title claims abstract description 72
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 59
- 239000011248 coating agent Substances 0.000 claims description 53
- 238000000576 coating method Methods 0.000 claims description 53
- 239000000463 material Substances 0.000 claims description 28
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical group [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 16
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 239000000428 dust Substances 0.000 claims description 8
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 8
- 238000000059 patterning Methods 0.000 claims description 8
- 230000015572 biosynthetic process Effects 0.000 claims description 7
- 239000000377 silicon dioxide Substances 0.000 claims description 6
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 claims description 5
- 229910003481 amorphous carbon Inorganic materials 0.000 claims description 4
- 238000006243 chemical reaction Methods 0.000 claims description 4
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 4
- 238000004380 ashing Methods 0.000 claims description 2
- 239000002210 silicon-based material Substances 0.000 claims 2
- 238000009413 insulation Methods 0.000 abstract description 8
- 230000003139 buffering effect Effects 0.000 abstract 3
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000008569 process Effects 0.000 description 8
- 230000001808 coupling effect Effects 0.000 description 7
- 238000002360 preparation method Methods 0.000 description 6
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 239000012861 aquazol Substances 0.000 description 2
- 229920006187 aquazol Polymers 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000002708 enhancing effect Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 239000007792 gaseous phase Substances 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 238000005259 measurement Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000004528 spin coating Methods 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000008859 change Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000002452 interceptive effect Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000005070 sampling Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
本发明提供半导体衬底及其制作方法、集成无源器件及其制作方法。所述半导体衬底的制作方法包括：提供基底；在所述基底上形成缓冲层；在所述缓冲层和所述基底中形成多个沟槽；在所述缓冲层上和所述沟槽表面形成覆盖层，所述覆盖层中包括多个封闭空腔；对所述覆盖层进行平坦化处理。所述半导体衬底采用所述制作方法形成。所述集成无源器件包括所述半导体衬底。所述集成无源器件包括所述半导体衬底的制作方法。本发明可以提高半导体衬底的绝缘性且降低半导体衬底的干扰性，并提高集成无源器件的信号质量且降低集成无源器件的损耗。
Description
技术领域
本发明涉及半导体制造技术领域，尤其涉及半导体衬底及其制作方法、集成无源器件及其制作方法。
背景技术
在集成电路领域中，射频RF模块是无线通信设备中非常重要的组件。集成无源器件(Integrated Passive Device，IPD)因优越的独立无源元件特性目前广泛应用于RF电路及其产品中。
为了在信号传输中对噪声和干扰的抵御能力会更好，得到高品质因数（high Q-factor）的IPD产品，IPD器件的半导体衬底通常需要采用高阻值的单晶硅。目前用于IPD或是RF产品的单晶硅衬底的阻值都要求在至少1000欧姆以上，而阻值低于1000欧姆的半导体衬底会对IPD的射频性能和良率造成很大损失。
但是现有技术中，高阻值单晶硅的阻值控制是一个难点。在拉单晶过程中，一根晶棒（crystal）上从头部至尾部的阻值分布区间是非常大的，可以从几百欧姆变化到上万欧姆。同时，因为单晶硅阻值的量测是破坏性的，选取的抽样率测量率比较低，按照单晶硅制造工厂业界的标准，在一根晶棒总产出600片～900片晶圆（wafer）的情况下仅是量测其中的4片晶片，具体量测每片晶圆上的3个量测点，因此根本不能表现最终的单晶硅衬底的阻值均一性。
类似地，在半导体制造领域中，在其它情况下也需要具有较高绝缘性和较低干扰性的半导体衬底。
因此，如何提高半导体衬底的绝缘性且降低半导体衬底的干扰性就成为本领域技术人员亟待解决的问题之一。
发明内容
本发明解决的问题是提供半导体衬底及其制作方法、集成无源器件及其制作方法，可以提高半导体衬底的绝缘性且降低半导体衬底的干扰性，并提高集成无源器件的信号质量且降低集成无源器件的损耗。
为解决上述问题，本发明提供一种半导体衬底的制作方法，包括：
提供基底；
在所述基底上形成缓冲层；
在所述缓冲层和所述基底中形成多个沟槽；
在所述缓冲层上和所述沟槽表面形成覆盖层，所述覆盖层中包括多个封闭空腔；
对所述覆盖层进行平坦化处理。
为解决上述问题，本发明还提供了一种集成无源器件的制作方法，其包括上述半导体衬底的制作方法。
为解决上述问题，本发明还提供了一种半导体衬底，其采用上述半导体衬底的制作方法形成。
为解决上述问题，本发明还提供了一种集成无源器件，其包括上述半导体衬底。
为解决上述问题，本发明还提供了一种半导体衬底的制作方法，包括：
提供基底；
在所述基底上形成缓冲层；
在所述缓冲层和所述基底中形成多个沟槽；
在所述沟槽中填充牺牲层，所述牺牲层的上表面与所述缓冲层的上表面齐平；
在所述缓冲层上和所述牺牲层上形成第一覆盖层；
在所述第一覆盖层中与所述牺牲层对应的位置形成多个通孔；
通过所述通孔去除所述牺牲层；
在剩余的所述第一覆盖层上形成第二覆盖层，所述第二覆盖层下方包括多个封闭空腔。
为解决上述问题，本发明还提供了一种集成无源器件的制作方法，其包括上述半导体衬底的制作方法。
为解决上述问题，本发明还提供了一种半导体衬底，其采用上述半导体衬底的制作方法形成。
为解决上述问题，本发明还提供了一种集成无源器件，其包括上述半导体衬底。
与现有技术相比，本发明的技术方案具有以下优点：
本发明提供的一种半导体衬底的制作方法中，在缓冲层和基底中形成沟槽之后，在缓冲层上形成覆盖层时，覆盖层同时会形成在沟槽的表面，但覆盖层并不会完全填充沟槽，从而覆盖层中会包括多个封闭空腔，这样在包括多个封闭空腔的半导体衬底上形成器件时，形成的器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了器件的信号质量，降低了损耗。
本发明提供的另一种半导体衬底的制作方法中，在缓冲层和基底中形成沟槽之后，先在沟槽中填充牺牲层，再在缓冲层和牺牲层上形成第一覆盖层，然后在第一个覆盖层中与牺牲层对应位置形成多个通孔，透过这些通孔就能够去除牺牲层，从而在剩余的第一覆盖层上形成第二覆盖层时，便会在第二覆盖层下方形成多个由所述沟槽和所述通孔形成的封闭空腔，这样在包括多个封闭空腔的半导体衬底上形成器件时，形成的器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了器件的信号质量，降低了损耗。
附图说明
图1是本发明实施例提供的一种半导体衬底的制作方法的流程示意图；
图2至图6是本发明实施例提供的一种半导体衬底的制作方法的示意图；
图7是本发明实施例提供的另一种半导体衬底的制作方法的流程示意图；
图8至图15是本发明实施例提供的另一种半导体衬底的制作方法的示意图。
具体实施方式
正如背景技术所述，现有技术中很难获得阻值较高且阻值均匀的半导体衬底，而IPD等很多半导体器件只有形成在绝缘性较佳且干扰性较小的半导体衬底上时才能得到高品质因数。
针对上述问题，本发明技术方案中可以在半导体衬底中形成多个封闭空腔，这样在包括多个封闭空腔的半导体衬底上形成IPD等半导体器件时，形成的器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了器件的信号质量，降低了损耗，即使器件能够得到高品质因数。
针对上述问题，本发明提供了两种半导体衬底的制作方法，相应的，还提供了两种包括上述半导体衬底的制作方法的集成无源器件的制作方法、两种采用上述半导体衬底的制作方法形成的半导体衬底以及两种包括上述半导体衬底的集成无源器件。
为了在半导体衬底中形成多个封闭空腔，本发明提供的一种半导体衬底的制作方法中，在缓冲层和基底中形成沟槽之后，在缓冲层上形成覆盖层时，覆盖层同时会形成在沟槽的表面，但覆盖层并不会完全填充沟槽，从而覆盖层中会包括多个封闭空腔。
为了在半导体衬底中形成多个封闭空腔，本发明提供的另一种半导体衬底的制作方法中，在缓冲层和基底中形成沟槽之后，先在沟槽中填充牺牲层，再在缓冲层和牺牲层上形成第一覆盖层，然后在第一个覆盖层中与牺牲层对应位置形成多个通孔，透过这些通孔就能够去除牺牲层，从而在剩余的第一覆盖层上形成第二覆盖层时，便会在第二覆盖层下方形成多个由所述沟槽和所述通孔形成的封闭空腔。
为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
参考图1所示，本发明实施例提供了一种半导体衬底的制作方法，可以包括以下步骤：
步骤S11，提供基底，在所述基底上形成缓冲层；
步骤S12，在所述缓冲层上形成硬掩膜层；
步骤S13，在所述硬掩膜层、所述缓冲层和所述基底中形成多个沟槽；
步骤S14，在所述硬掩膜层上和所述沟槽表面形成覆盖层，所述覆盖层中包括多个封闭空腔；
步骤S15，对所述覆盖层进行平坦化处理。
本实施例通过合理控制硬掩膜层、缓冲层和基底中多个沟槽的尺寸，就能够保证在硬掩膜层上形成覆盖层时，覆盖层仅会形成在沟槽的表面，即覆盖层不会完全填充满沟槽，从而覆盖层中就会形成多个与所述沟槽对应的封闭空腔，这样在包括多个封闭空腔的半导体衬底上形成IPD等半导体器件时，形成的器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了器件的信号质量，降低了损耗，即使器件能够得到高品质因数。
参考图2所示，提供基底110。
所述基底110的材料可以为硅、锗或锗硅，也可以是绝缘体上硅，或者还可以包括其它的材料，如砷化镓等。
本实施例中所述基底110为单晶硅。
继续参考图2所示，在所述基底110表面形成缓冲层120。
所述缓冲层120可以在后续对基底110起保护缓冲作用，防止基底110发生变形。
本实施例中所述缓冲层120可以为采用炉管（furnace）方法形成的氧化硅层，所述缓冲层120的厚度可以为3微米～6微米。
参考图3所示，在所述缓冲层120的上表面形成硬掩膜层130。
本实施例中所述硬掩膜层130的材料可以为氮氧化硅（SiON）或等离子体增强氧化硅（即采用等离子体增强化学气相沉积方法形成的氧化硅，PEOX），所述硬掩膜层130的厚度可以为500埃～2000埃。
继续参考图3所示，在所述硬掩膜层130上形成图案化的光刻胶层140。
本实施例中在硬掩膜层130上先旋涂一层光刻胶材料，然后通过曝光显影等光刻工艺去除部分光刻胶材料，剩余的光刻胶材料即为图案化的光刻胶层140。
参考图4所示，以图3中的光刻胶层140为掩模，刻蚀图3中的所述硬掩膜层130，形成图4中图案化的硬掩膜层131，并去除图3中的光刻胶层140；以所述硬掩膜层131为掩模，依次刻蚀图3中的所述缓冲层120和基底110，直至在所述硬掩膜层131、所述缓冲层121和所述基底111中形成多个沟槽150。
本实施例中可以采用灰化工艺去除所述光刻胶层140，采用干法刻蚀工艺刻蚀所述硬掩膜层130、缓冲层120和基底110，在此不再赘述。
本实施例中通过合理选择所述沟槽的尺寸，就可以保证后续在硬掩膜层131上形成其它半导体材料时，仅同时有很少一部分半导体材料形成在沟槽的底部和侧壁，但决不会填充满所述沟槽，从而可以在半导体材料中形成多个封闭空腔，即每个沟槽相应地转变为一个封闭空腔。
具体地，所述沟槽150的深度范围可以为20微米～40微米，如：20微米、25微米、30微米、35微米或40微米等；所述沟槽150的深宽比可以大于或等于2.5，如：2.5、3、5、8或10等。
参考图5所示，在所述硬掩膜层131上形成覆盖层160。
由于图4中沟槽150的存在，因此覆盖层160会同时形成在沟槽150的底部和侧壁，但覆盖层160并不会完全填充所述沟槽150，从而使得原来的沟槽150变为封闭空腔100。此外，与所述沟槽150对应的所述覆盖层160的上表面会略微凹陷下去，因此覆盖层160的上表面不是平面。
所述覆盖层160的材料可以为采用TEOS（正硅酸乙酯）为反应源形成的氧化硅或等离子体增强氧化硅，所述覆盖层160的厚度可以为所述沟槽150深度的1.2倍～1.5倍，如：1.2倍、1.3倍、1.4倍或1.5倍。
需要说明的是，在本发明的其它实施例中，在形成覆盖层160之前，还可以先去除硬掩膜层131，从而使覆盖层160形成在缓冲层121上，此时仍然可以在覆盖层160中形成封闭空腔，其不影响本发明的保护范围。
参考图6所示，对图5中的所述覆盖层160进行平坦化处理，得到上表面齐平的覆盖层161。
本实施例中平坦化处理为化学机械研磨（CMP）处理，在此不再赘述。
至此采用简单的方法就可以得到包括多个封闭空腔100的半导体衬底，其与形成在其上的器件之间具有较高的绝缘性，且对形成在其上的器件有较低的干扰性。
相应地，本发明实施例还提供了一种集成无源器件的制作方法，其包括上述半导体衬底的制作方法，在此不再赘述。
由于此时的半导体衬底中包括封闭空腔，因此在该半导体衬底上形成集成无源器件时，集成无源器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了集成无源器件的信号质量，降低了损耗，即使集成无源器件能够得到高品质因数。
相应地，本发明实施例还提供了一种半导体衬底，其采用上述半导体衬底的制作方法形成。
具体地，所述半导体衬底的结构可以参考图6所示，在此不再赘述。
需要说明的是，在本发明的其它实施例中，还可以省略图6中的硬掩膜层131，其不影响本发明的保护范围。
所述半导体衬底具有较高的绝缘性和较低的干扰性。
相应地，本发明实施例还提供了一种集成无源器件，其包括上述半导体衬底。
所述集成无源器件的信号质量比较高，损耗比较小，能够得到高Q。
参考图7所示，本发明实施例提供了另一种半导体衬底的制作方法，包括以下步骤：
步骤S21，提供基底，在所述基底上形成缓冲层；
步骤S22，在所述缓冲层上形成硬掩膜层；
步骤S23，在所述硬掩膜层、所述缓冲层和所述基底中形成多个沟槽；
步骤S24，在沟槽中填充牺牲层，所述牺牲层的上表面与所述缓冲层的上表面齐平；
步骤S25，在所述硬掩膜层上和所述牺牲层上形成第一覆盖层；
步骤S26，在所述第一覆盖层中与所述牺牲层对应的位置形成多个通孔；
步骤S27，通过所述通孔去除所述牺牲层；
步骤S28，在剩余的所述第一覆盖层上形成第二覆盖层，所述第二覆盖层下方包括多个封闭空腔。
本实施例在硬掩膜层、缓冲层和基底中形成多个沟槽，并采用牺牲层填充满所述沟槽且在硬掩膜层和牺牲层上形成包括多个通孔的第一覆盖层，通过合理控制通孔的尺寸，既可以透过所述通孔去除所述牺牲层，又可以在去除牺牲层之后形成第二覆盖层时保证第二覆盖层仅位于第一覆盖层上表面，从而会在第二覆盖层下方形成多个由所述沟槽和所述通孔形成的封闭空腔，这样在包括多个封闭空腔的半导体衬底上形成器件时，形成的器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了器件的信号质量，降低了损耗。
参考图8所示，提供基底210。
所述基底210的材料可以为硅、锗或锗硅，也可以是绝缘体上硅，或者还可以包括其它的材料，如砷化镓等。
本实施例中所述基底210为单晶硅。
继续参考图8所示，在所述基底210表面形成缓冲层220。
所述缓冲层220可以在后续对基底210起保护缓冲作用，防止基底210发生变形。
本实施例中所述缓冲层220可以为采用炉管2方法形成的氧化硅层，所述缓冲层220的厚度可以为3微米～6微米。
参考图9所示，在所述缓冲层220的上表面形成硬掩膜层230。
本实施例中所述硬掩膜层230的材料可以为氮氧化硅（SiON）或等离子体增强氧化硅（即采用等离子体增强化学气相沉积方法形成的氧化硅，PEOX），所述硬掩膜层230的厚度可以为500埃～2000埃。
继续参考图9所示，在所述硬掩膜层230上形成图案化的光刻胶层240。
本实施例中在硬掩膜层230上先旋涂一层光刻胶材料，然后通过曝光显影等光刻工艺去除部分光刻胶材料，剩余的光刻胶材料即为图案化的光刻胶层240。
参考图10所示，以图9中的光刻胶层240为掩模，刻蚀图9中的所述硬掩膜层230，形成图10中图案化的硬掩膜层231，并去除图9中的光刻胶层240；以所述硬掩膜层231为掩模，依次刻蚀图9中的所述缓冲层220和基底210，直至在所述硬掩膜层231、所述缓冲层221和所述基底211中形成多个沟槽250。
本实施例中可以采用灰化工艺去除所述光刻胶层240，采用干法刻蚀工艺刻蚀所述硬掩膜层230、缓冲层220和基底210，在此不再赘述。
具体地，所述沟槽的深度范围可以为10微米～40微米，如：10微米、15微米、20微米、25微米、30微米、35微米或40微米等。本实施例对所述沟槽的深宽比不做特殊要求，只要满足可以将后续的牺牲材料填充满即可。可选的，所述沟槽的深宽比值小于1.5。
参考图11所示，在图10所示的沟槽250中填充满牺牲层260。
本实施例中在所述沟槽250中形成牺牲材料，所述牺牲材料同时位于所述硬掩膜层231上，然后可以通过CMP工艺去除硬掩膜层231上的牺牲材料，使得剩余的牺牲材料（即牺牲层260）的上表面与所述硬掩膜层231的上表面齐平。
所述牺牲层260的材料可以为无定形碳（amorphous carbon），从而后续可以通过灰化方法去除。
需要说明的是，在本发明的其它实施例中，在形成牺牲层260之前，还可以去除所述硬掩膜层231，从而使牺牲层260的上表面与所述缓冲层221的上表面齐平，其不限制本发明的保护范围。
参考图12所示，在所述硬掩膜层231和牺牲层260上形成第一覆盖层270。
本实施例中所述第一覆盖层270的材料可以为氮氧化硅或等离子体增强氧化硅，所述第一覆盖层的厚度可以为500埃～2000埃。
参考图13所示，在所述第一覆盖层271中与所述牺牲层280对应的位置形成多个通孔280，透过所述通孔280暴露出所述牺牲层260。
本实施例中需要合理设置通孔280的尺寸，从而保证后续既可以透过所述通孔280去除所述牺牲层260，又可以在去除牺牲层260之后形成第二覆盖层时保证第二覆盖层仅位于第一覆盖层上表面。当通孔280的尺寸太小时，则无法透过所述通孔280去除所述牺牲层260；当通孔280的尺寸太大时，则在去除牺牲层260之后形成第二覆盖层时，第二覆盖层会同时填充所述通孔280和图10中的沟槽250。
具体地，所述通孔280的宽度为0.5微米～2微米，如：0.5微米、1微米、1.5微米或2微米等；相邻通孔280之间的距离为2微米～4微米，如：2微米、2.5微米、3微米、3.5微米或4微米等。
参考图14所示，透过图13中的通孔280去除所述牺牲层260。
由于本实施例中牺牲层260为无定形碳，因此可以通过灰化工艺去除所述牺牲层260，在此不再赘述。
参考图15所示，在剩余的第一覆盖层271上形成第二覆盖层290。
所述第二覆盖层的材料可以为采用TEOS为反应源形成的氧化硅或等离子体增强氧化硅，所述第二覆盖层的厚度可以为1000埃～3000埃。
由于图13中的通孔280的尺寸比较小，从而可以保证第二覆盖层290仅位于第一覆盖层271上，而不会形成在其下方的封闭空腔200中。
至此采用简单的方法就可以得到包括多个封闭空腔200的半导体衬底，其与形成在其上的器件之间具有较高的绝缘性，且对形成在其上的器件有较低的干扰性。
相应地，本发明实施例还提供了一种集成无源器件的制作方法，其包括上述半导体衬底的制作方法，在此不再赘述。
由于此时的半导体衬底中包括封闭空腔，因此在该半导体衬底上形成集成无源器件时，集成无源器件与半导体衬底之间的耦合效应就会降低到最小，两者之间就能最大程度地实现绝缘且降低半导体衬底对器件的干扰，最终提高了集成无源器件的信号质量，降低了损耗，即使集成无源器件能够得到高品质因数。
相应地，本发明实施例还提供了一种半导体衬底，其采用上述半导体衬底的制作方法形成。
具体地，所述半导体衬底的结构可以参考图15所示，在此不再赘述。
需要说明的是，在本发明的其它实施例中，还可以省略图15中的硬掩膜层231，其不影响本发明的保护范围。
所述半导体衬底具有较高的绝缘性和较低的干扰性。
相应地，本发明实施例还提供了一种集成无源器件，其包括上述半导体衬底。
所述集成无源器件的信号质量比较高，损耗比较小，能够得到高Q。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (20)
1.一种半导体衬底的制作方法，其特征在于，包括：
提供基底；
在所述基底上形成缓冲层；
在所述缓冲层和所述基底中形成多个沟槽；
在所述缓冲层上和所述沟槽表面形成覆盖层，所述覆盖层中包括多个封闭空腔；
对所述覆盖层进行平坦化处理。
2.如权利要求1所述的半导体衬底的制作方法，其特征在于，所述基底为单晶硅材料，所述缓冲层为采用炉管方法形成的氧化硅层，所述缓冲层的厚度为3微米～6微米。
3.如权利要求1所述的半导体衬底的制作方法，其特征在于，还包括：在形成所述沟槽之前，在所述缓冲层上形成图案化的硬掩膜层。
4.如权利要求3所述的半导体衬底的制作方法，其特征在于，所述硬掩膜层的材料为氮氧化硅或等离子体增强氧化硅，所述硬掩膜层的厚度为500埃～2000埃。
5.如权利要求1所述的半导体衬底的制作方法，其特征在于，所述沟槽的深度范围为20微米～40微米，所述沟槽的深宽比大于或等于2.5。
6.如权利要求1所述的半导体衬底的制作方法，其特征在于，所述覆盖层的材料为采用TEOS为反应源形成的氧化硅或等离子体增强氧化硅，所述覆盖层的厚度为所述沟槽深度的1.2倍～1.5倍。
7.一种集成无源器件的制作方法，其特征在于，包括如权利要求1至6中任一项所述的半导体衬底的制作方法。
8.一种半导体衬底，其特征在于，采用如权利要求1至6中任一项所述的半导体衬底的制作方法形成。
9.一种集成无源器件，其特征在于，包括如权利要求8所述的半导体衬底。
10.一种半导体衬底的制作方法，其特征在于，包括：
提供基底；
在所述基底上形成缓冲层；
在所述缓冲层和所述基底中形成多个沟槽；
在所述沟槽中填充牺牲层，所述牺牲层的上表面与所述缓冲层的上表面齐平；
在所述缓冲层上和所述牺牲层上形成第一覆盖层；
在所述第一覆盖层中与所述牺牲层对应的位置形成多个通孔；
通过所述通孔去除所述牺牲层；
在剩余的所述第一覆盖层上形成第二覆盖层，所述第二覆盖层下方包括多个封闭空腔。
11.如权利要求10所述的半导体衬底的制作方法，其特征在于，所述基底为单晶硅材料，所述缓冲层为采用炉管方法形成的氧化硅层，所述缓冲层的厚度为3微米～6微米。
12.如权利要求10所述的半导体衬底的制作方法，其特征在于，还包括：在形成所述沟槽之前，在所述缓冲层上形成图案化的硬掩膜层。
13.如权利要求12所述的半导体衬底的制作方法，其特征在于，所述硬掩膜层的材料为氮氧化硅或等离子体增强氧化硅，所述硬掩膜层的厚度为500埃～2000埃。
14.如权利要求10所述的半导体衬底的制作方法，其特征在于，所述沟槽的深度范围为10微米～40微米。
15.如权利要求10所述的半导体衬底的制作方法，其特征在于，所述牺牲层的材料为无定形碳，所述牺牲层采用灰化方法去除。
16.如权利要求10所述的半导体衬底的制作方法，其特征在于，所述第一覆盖层的材料为氮氧化硅或等离子体增强氧化硅，所述第一覆盖层的厚度为500埃～2000埃；所述第二覆盖层的材料为采用TEOS为反应源形成的氧化硅或等离子体增强氧化硅，所述第二覆盖层的厚度为1000埃～3000埃。
17.如权利要求10所述的半导体衬底的制作方法，其特征在于，所述通孔的宽度为0.5微米～2微米，相邻所述通孔之间的距离为2微米～4微米。
18.一种集成无源器件的制作方法，其特征在于，包括如权利要求10至17中任一项所述的半导体衬底的制作方法。
19.一种半导体衬底，其特征在于，采用如权利要求10至17中任一项所述的半导体衬底的制作方法形成。
20.一种集成无源器件，其特征在于，包括如权利要求19所述的半导体衬底。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310745786.5A CN104752157A (zh) | 2013-12-30 | 2013-12-30 | 半导体衬底及其制作方法、集成无源器件及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201310745786.5A CN104752157A (zh) | 2013-12-30 | 2013-12-30 | 半导体衬底及其制作方法、集成无源器件及其制作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN104752157A true CN104752157A (zh) | 2015-07-01 |
Family
ID=53591678
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201310745786.5A Pending CN104752157A (zh) | 2013-12-30 | 2013-12-30 | 半导体衬底及其制作方法、集成无源器件及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN104752157A (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1622330A (zh) * | 2003-11-25 | 2005-06-01 | 北京大学 | 一种集成电感及其制造方法 |
| CN1722364A (zh) * | 2004-02-09 | 2006-01-18 | 三星电子株式会社 | 具有空腔的沟槽结构以及包括沟槽结构的电感器 |
| CN101501838A (zh) * | 2005-09-30 | 2009-08-05 | 飞思卡尔半导体公司 | 微电子组件及其形成方法 |
| CN102456612A (zh) * | 2010-10-27 | 2012-05-16 | 上海华虹Nec电子有限公司 | 半导体集成电感的制作方法及结构 |
| CN102539033A (zh) * | 2012-03-09 | 2012-07-04 | 上海宏力半导体制造有限公司 | 微机电系统压力传感器的制作方法 |
| CN102751259A (zh) * | 2011-04-20 | 2012-10-24 | 台湾积体电路制造股份有限公司 | 集成电路器件及其制造方法 |
-
2013
- 2013-12-30 CN CN201310745786.5A patent/CN104752157A/zh active Pending
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN1622330A (zh) * | 2003-11-25 | 2005-06-01 | 北京大学 | 一种集成电感及其制造方法 |
| CN1722364A (zh) * | 2004-02-09 | 2006-01-18 | 三星电子株式会社 | 具有空腔的沟槽结构以及包括沟槽结构的电感器 |
| CN101501838A (zh) * | 2005-09-30 | 2009-08-05 | 飞思卡尔半导体公司 | 微电子组件及其形成方法 |
| CN102456612A (zh) * | 2010-10-27 | 2012-05-16 | 上海华虹Nec电子有限公司 | 半导体集成电感的制作方法及结构 |
| CN102751259A (zh) * | 2011-04-20 | 2012-10-24 | 台湾积体电路制造股份有限公司 | 集成电路器件及其制造方法 |
| CN102539033A (zh) * | 2012-03-09 | 2012-07-04 | 上海宏力半导体制造有限公司 | 微机电系统压力传感器的制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9758365B2 (en) | Integrated semiconductor devices with single crystalline beam, methods of manufacture and design structure | |
| JP6244380B2 (ja) | フォトニックデバイスの構造及び製造方法 | |
| US20140231918A1 (en) | Finfets and fin isolation structures | |
| US20150249200A1 (en) | Integrated semiconductor devices with single crystalline beam, methods of manufacture and design structure | |
| CN101523719B (zh) | 谐振器及其制造方法 | |
| US9355972B2 (en) | Method for making a dielectric region in a bulk silicon substrate providing a high-Q passive resonator | |
| US20150135156A1 (en) | Semiconductor structures with deep trench capacitor and methods of manufacture | |
| KR20150125974A (ko) | 에어-갭 구조체를 갖는 수직-커플링 변압기 | |
| KR20160005349A (ko) | 비대칭적 관통 유리 비아들을 가진 전자 디바이스 | |
| US11710765B2 (en) | High aspect ratio non-planar capacitors formed via cavity fill | |
| WO2012099838A2 (en) | Structure and method for hard mask removal on an soi substrate without using cmp process | |
| US9159578B2 (en) | Self-aligned devices and methods of manufacture | |
| KR102021762B1 (ko) | 더미 라인을 포함한 반도체 장치 | |
| US8129239B2 (en) | Semiconductor device having an expanded storage node contact and method for fabricating the same | |
| US10923577B2 (en) | Cavity structures under shallow trench isolation regions | |
| US20100258808A1 (en) | Thin film transistor and manufacturing method thereof | |
| CN104752157A (zh) | 半导体衬底及其制作方法、集成无源器件及其制作方法 | |
| CN103367145A (zh) | 一种沟槽型vdmos器件及其制造方法 | |
| US8252655B2 (en) | Method of forming semiconductor cell structure, method of forming semiconductor device including the semiconductor cell structure, and method of forming semiconductor module including the semiconductor device | |
| CN102364674B (zh) | 接触孔刻蚀方法、集成电路制造方法以及集成电路 | |
| CN102891100B (zh) | 浅槽隔离结构及其形成方法 | |
| CN104617082A (zh) | 射频结构及其形成方法 | |
| CN110911283A (zh) | 绝缘体上硅的晶体管制作方法 | |
| KR100304360B1 (ko) | 기판내에공기가채워진트렌치를구비하는집적소자및그제조방법 | |
| TW564517B (en) | Integrated circuit and its manufacturing method |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150701 |
|
| RJ01 | Rejection of invention patent application after publication |