CN1722364A - 具有空腔的沟槽结构以及包括沟槽结构的电感器 - Google Patents

具有空腔的沟槽结构以及包括沟槽结构的电感器 Download PDF

Info

Publication number
CN1722364A
CN1722364A CNA2005100783500A CN200510078350A CN1722364A CN 1722364 A CN1722364 A CN 1722364A CN A2005100783500 A CNA2005100783500 A CN A2005100783500A CN 200510078350 A CN200510078350 A CN 200510078350A CN 1722364 A CN1722364 A CN 1722364A
Authority
CN
China
Prior art keywords
layer pattern
width
deep trench
groove
nitride layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA2005100783500A
Other languages
English (en)
Other versions
CN100495645C (zh
Inventor
郑周铉
郑喆浩
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electronics Co Ltd
Original Assignee
Samsung Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co Ltd filed Critical Samsung Electronics Co Ltd
Publication of CN1722364A publication Critical patent/CN1722364A/zh
Application granted granted Critical
Publication of CN100495645C publication Critical patent/CN100495645C/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D21/00—Separation of suspended solid particles from liquids by sedimentation
    • B01D21/24—Feed or discharge mechanisms for settling tanks
    • B01D21/245—Discharge mechanisms for the sediments
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B01—PHYSICAL OR CHEMICAL PROCESSES OR APPARATUS IN GENERAL
    • B01D—SEPARATION
    • B01D21/00—Separation of suspended solid particles from liquids by sedimentation
    • B01D21/18—Construction of the scrapers or the driving mechanisms for settling tanks
    • C—CHEMISTRY; METALLURGY
    • C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F11/00—Treatment of sludge; Devices therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/76—Making of isolation regions between components
    • H01L21/764—Air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including only semiconductor components of a single kind
    • C—CHEMISTRY; METALLURGY
    • C02—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F—TREATMENT OF WATER, WASTE WATER, SEWAGE, OR SLUDGE
    • C02F2303/00—Specific treatment goals
    • C02F2303/22—Eliminating or preventing deposits, scale removal, scale prevention

Abstract

本发明涉及其内具有空腔的沟槽结构及电感器。在形成其内具有宽的空腔的沟槽结构的方法中，在衬底中形成具有第一宽度和第一深度的第一沟槽。第一沟槽用在第一沟槽中限定空腔的第一绝缘层图案填充。第二沟槽形成在第一沟槽上。第二沟槽具有比第一宽度宽的第二宽度以及比第一深度浅的第二深度。第二沟槽用第二绝缘层图案填充。在包括第一沟槽和第二沟槽的衬底上的绝缘间层之后，在第二沟槽被定位的绝缘间层的部分上形成导电线从而在沟槽结构之上形成电感器。

Description

具有空腔的沟槽结构以及包括沟槽结构的电感器
技术领域
本发明涉及其内具有空腔的沟槽结构，和包括该沟槽结构的电感器。尤其是，本发明涉及通过利用选择性的外延生长工艺的包括具有宽空腔的深沟槽的沟槽结构以及包括该沟槽结构的电感器。
背景技术
与其它形成在衬底上的其它射频(RF)无源器件占据的面积相比，电感器通常占据衬底的较大面积。在高频设计中电感器通常对包括电感器的电子或电气装置的整体电性能特性具有很大的影响。由于电感器的电感与信号频率成比例增加，电感器对于去除指定频带中的信号噪声非常有用。随着利用这些电感器的电子或电气装置变得更加集成化、需要小尺寸、更轻的重量、更快速的反应等，电感器的工作特性变得更加重要。因而，理想的电感器设计需要轻量结构、小尺寸、高自共振频率(self-resonantfrequency)、高电感、高品质因数(quality factor)等。通常，电感器的最重要的特性是电感值(L)和品质因数(Q-factor)。基于这一点，集成的电感器包括具有相对低电阻的金属线并可取地呈现出更少的衬底损耗(substrateloss)。
形成常规电感器的示例方法披露在美国专利No.6,590,200和韩国特许专利公开No.2003-46919中。
图1A至1E是示出了制造常规电感器的方法的截面图。
参考图1A，硅外延层10形成在具有离子注入区5的硅衬底1上之后，抛光停止层15形成在外延硅层10的离子注入区5设置的部分上。浅沟槽20形成在外延硅层的其上没有形成抛光停止层15的另一部分上。因而，浅沟槽20没有与离子注入区5交迭。
参考图1B，光致抗蚀剂图案25形成在抛光停止层15上和其上形成有浅沟槽20的外延硅层10上。光致抗蚀剂图案25具有部分地暴露设置有浅沟槽20的外延硅层10的第一开口30。
使用光致抗蚀剂图案25作为蚀刻掩模来蚀刻外延硅层10的暴露部分，从而形成部分地暴露外延硅层10下的硅衬底1的第二开口35。
参考图1C，去除光致抗蚀剂图案25之后，硅氧化物层40形成在硅衬底1的暴露的部分、外延硅层10以及抛光停止层15上。硅氧化物层40填满了穿过外延硅层10形成的第二开口35。
参考图1D，硅氧化物层40通过化学机械抛光(CMP)工艺进行抛光直到暴露出抛光停止层15，从而形成平坦化了的硅氧化物层45。在CMP工艺中，抛光停止层15保护形成在离子注入区5上的外延硅层10。
参考图1E，去除抛光停止层15以部分地暴露出外延硅层10之后，绝缘间层50形成在外延硅层10的暴露的部分上和平坦化了的硅氧化物层45上。
电感器55利用诸如金属的导电材料形成在绝缘间层(interlayer)50上。这里，电感器55形成在绝缘间层50的平坦化了的硅氧化物层45所定位的部分上。由于电感器55设置在硅衬底1的通过第二开口35暴露的部分上，电感器55没有交迭外延硅层10。
然而，在制造常规的电感器的方法中，因为电感器是形成在电感器下的一致的硅衬底上，电感器的品质因数由于通过衬底产生的损失而会减小。即，因为常规的电感器形成在硅衬底的浅沟槽被定位的一致部分之上，由于衬底的一致性(uniformity)可能产生衬底损耗。尤其是，在高频带衬底损耗大幅增加，这会大大减少常规电感器在高频带的品质因数。
发明内容
本发明提供包括具有宽空腔于其内的深沟槽的沟槽结构。
本发明也提供通过选择性外延生长工艺形成包括具有宽空腔于其内的深沟槽的沟槽结构的方法。
本发明也提供了包括沟槽结构的电感器，该沟槽结构具有包括宽空腔的深沟槽，从而改进其品质因数。
本发明也提供了制造包括沟槽结构的电感器的方法，该沟槽结构具有通过利用选择性的外延生长工艺的包括宽空腔的深沟槽。
根据本发明的一个方面，提供了包括具有第一宽度和第一深度的深沟槽的沟槽结构，和具有第二宽度和第二深度的浅沟槽。第二宽度实质上比第一宽度宽，第二深度实质上比第一深度浅。深沟槽形成于衬底中并且用在深沟槽中限定空腔的第一绝缘层图案填充。浅沟槽形成于深沟槽上并且用第二绝缘层图案填充。
在一个实施例中，第一宽度和空腔宽度之间的比值在大约1∶0.6至0.9的范围内，第一宽度和第一深度之间的比值在超过大约1∶4的范围内，并且第二宽度和第二深度之间的比值大约在1∶0.1至0.3的范围内。另外，第一宽度和第二宽度之间的比值大约在1∶1.0至1.5的范围内，并且第一深度和第二深度之间的比值大约在1∶0.4至0.7的范围内。
在另一个实施例中，第一绝缘层图案包括形成在深沟槽侧壁上的第一氧化物层图案、形成在第一氧化物层图案上以部分地填满深沟槽的第一氮化物层图案、以及形成在第一氮化物层图案上以覆盖深沟槽顶部部分的第二氧化物层图案。第二氧化物层图案与第一氮化物层图案限定深沟槽中的空腔。第二绝缘层图案包括形成在浅沟槽侧壁上的第三氧化物层图案、形成在第三氧化物层图案和第二氧化物层图案上的第二氮化物层图案、形成在第二氮化物层图案上的第四氧化物层图案、以及形成在第四氧化物层图案上填充浅沟槽的第五氧化物层图案。
根据本发明的另一方面，提供了形成沟槽结构的方法。在此方法中，具有第一宽度和第一深度的深沟槽形成在衬底上。以限定深沟槽中空腔的方式通过用第一绝缘层图案填充深沟槽而在深沟槽中形成空腔。浅沟槽形成在深沟槽上。浅沟槽具有实质上比第一宽度宽的第二宽度以及实质上比第一深度浅的第二深度。浅沟槽用第二绝缘层图案填充。
在一个实施例中，形成深沟槽包括：在衬底上形成垫氧化物层图案；在垫氧化物层图案上形成第一氮化物层图案；在第一氮化物层图案上形成第一氧化物层图案；用第一氧化物层图案、第一氮化物层图案以及垫氧化物层图案作为蚀刻掩模部分地蚀刻衬底；以及去除第一氧化物层图案。
在另一个实施例中，形成深沟槽还包括：在衬底上依次形成垫氧化物层、第一氮化物层和第一氧化物层；在第一氧化物层上形成第一光致抗蚀剂图案，第一光致抗蚀剂图案包括具有第一宽度的通过其来部分地暴露第一氧化物层的开口；以及用第一光致抗蚀剂图案作为蚀刻掩模依次蚀刻第一氧化物层、第一氮化物层及垫氧化物层而在衬底上形成垫氧化物层图案、第一氮化物层图案和第一氧化物层图案。
在另一个实施例中，深沟槽中形成空腔包括：在深沟槽的侧壁上形成第二氧化物层图案；在第二氧化物层图案上形成第二氮化物层图案以在深沟槽中形成开口；以及在第二氮化物层图案上通过覆盖开口顶部部分形成第三氧化物层图案以完成空腔。另外，沟道停止区形成在深沟槽下的衬底部分，例如，用III族元素作为杂质。
在另一个实施例中，深沟槽中形成空腔还包括：在第二氧化物层图案和第一氮化物层图案上形成第二氮化物层；过蚀刻第二氮化物层以形成部分暴露衬底的一部分的第二氮化物层图案；从衬底的暴露的部分形成外延硅层；在外延硅层和第二氮化物层图案上形成第三氧化物层；以及蚀刻第三氧化物层形成覆盖开口的顶部部分的第三氧化物层图案。通过回蚀工艺蚀刻第二氮化物层以及通过化学机械抛光工艺蚀刻第三氧化物层。在平行于衬底的方向上从衬底的暴露的部分处生长外延硅层，使得通过外延硅层部分地封闭开口。
在另一个实施例中，形成浅沟槽包括：在第三氧化物层图案和第一氮化物层图案上形成第二光致抗蚀剂图案；以及利用第二光致抗蚀剂图案作为蚀刻掩模来部分蚀刻第一氮化物层图案、第三氧化物层图案、垫氧化物层图案、外延硅层和衬底。
在另一个实施例中，抗反射层形成在第三氧化物层图案与第二光致抗蚀剂图案之间以及第一氮化物层图案与第二光致抗蚀剂图案之间。
在另一个实施例中，用第二绝缘层图案填充浅沟槽包括：在浅沟槽侧壁上形成第四氧化物层图案；在第四氧化物层图案和第三氧化物层图案上形成第三氮化物层图案；在第三氮化物层图案上形成第五氧化物层图案；以及在第五氧化物层图案上形成第六氧化物层图案以填充浅沟槽。用第二绝缘层图案填充浅沟槽还包括：在第四氧化物层图案和第三氧化物层图案上依次形成第三氮化物层、第五氧化物层、第六氧化物层和第七氧化物层；以及蚀刻第七氧化物层、第六氧化物层、第五氧化物层和第三氮化物层直到暴露垫氧化物层图案从而在浅沟槽中形成第三氮化物层图案、第五氧化物层图案和第六氧化物层图案。
根据本发明的另一方面，提供了包括具有多个沟槽结构的半导体衬底的电感器，在半导体衬底上至少形成一个绝缘间层以及在绝缘间层的设置在沟槽结构之上的部分上形成导电线。每个沟槽结构包括具有第一宽度和第一深度的第一沟槽以及具有实质上比第一宽度宽的第二宽度和实质上比第一深度浅的第二深度的第二沟槽。第一沟槽用限定第一沟槽中空腔的第一绝缘层图案填充以及第二沟槽用第二绝缘层图案填充。
在一个实施例中，电感器还包括形成在半导体衬底的邻近沟槽结构之一的部分处的接触区以及穿过绝缘间层接触该接触区的接触。在接触与绝缘间层之间形成导电图案。半导体衬底包括P型硅衬底以及接触区具有P+型。
在另一个实施例中，邻近接触区的沟槽结构以第一深度的大约3到9倍的间距与导电线隔开。
根据本发明的另一方面，提供了制造电感器的方法。在制造电感器的方法中，在半导体衬底上形成每个具有第一宽度和第一深度的多个第一沟槽之后，分别地，第一沟槽用第一绝缘层图案填充以在第一沟槽中形成空腔。在第一沟槽上形成多个第二沟槽。每个第二沟槽具有实质上比第一宽度宽的第二宽度和实质上比第一深度浅的第二深度。用第二绝缘层图案填充第二沟槽。在包括第一和第二沟槽的半导体衬底上形成至少一个绝缘间层。然后，在第二沟槽被定位的绝缘间层的部分上形成导电线。
在一个实施例中，通过离子注入工艺在半导体衬底的邻近第一沟槽之一的部分处形成接触区。穿过绝缘间层形成接触该接触区的接触。
在另一个实施例中，在接触与绝缘间层之间形成导电图案。
按照本发明，通过选择性外延生长(SEG)工艺在衬底上形成其内具有宽空腔的深沟槽。例如，深沟槽具有大于约8μm的深度。由于电感器在形成有包括多个深沟槽和多个浅沟槽的沟槽结构的衬底之上形成，电感器呈现出改进的品质因数。尤其是，在工作的高频带中电感器呈现出极大地改进的品质因数。另外，通过有利地调整沟槽结构和电感器之间的间距，电感器的品质因数达到最大化。
附图说明
结合附图，通过参考下述详细描述，发明的上述和其他特征及优点将变得显而易见。附图中：
图1A至1E为示出了制造常规电感器方法的截面图；
图2A至2M为示出了依照本发明一个实施例在衬底上形成具有宽空腔的沟槽结构的方法的截面图；
图3为示出了依照本发明一个实施例的包括具有宽空腔的沟槽结构的电感器的截面图；
图4A至4C为示出了依照本发明作为信号频率函数的电感器电感的图；以及
图5为示出了依照本发明作为信号频率函数的电感器品质因数的图。
具体实施方式
参照示出本发明实施例的附图，本发明将在下文进行更加充分的描述。然而，本发明可以以多种不同的形式实施并不应解释为局限于此处提出的实施例；更确切地，提供这些实施例将使得本公开全面而完整，并向本领域技术人员充分传达本发明的范围。在附图中，为了清晰起见而放大了层的厚度和区域。相同的附图标记始终表示相同或类似的元件。应当理解，当诸如层、区或衬底这样的元件被称为在或到另一元件“上”时，为可以直接在其它元件上或也可存在中间元件。
图2A至2M为示出了依照本发明一个实施例形成具有宽空腔(void)的沟槽结构的方法的截面图。
参照图2A，垫氧化物层(pad oxide layer)105形成在半导体衬底100上。垫氧化物层105的厚度为大约50到大约150。这里，半导体衬底100可以为P型硅衬底。垫氧化物层105可以通过热氧化工艺、硅的局部氧化工艺(LOCOS)或者化学气相沉积工艺(CVD)形成。例如，垫氧化物层105通过热氧化工艺形成为具有从半导体衬底100的上表面测量的大约110的厚度。
第一氮化物层110形成在垫氧化物层105上。基于垫氧化物层105的上表面，第一氮化物层110可具有大约800到大约1,200的厚度。第一氮化物层110可包括氮化硅(SiN)。例如，从垫氧化物层105的上表面测量第一氮化物层110的厚度为大约1,000。
第一氧化物层115形成在第一氮化物层110上。第一氧化物层115的厚度为大约3,500到大约4,500。第一氧化物层115可以通过化学气相沉积工艺、等离子体增强化学气相沉积(PE-CVD)工艺或高密度等离子体化学气相沉积(HDP-CVD)工艺形成。例如，第一氧化物层115通过PE-CVD工艺形成在第一氮化物层110上使得从第一氮化物层110上表面测量第一氧化物层115的厚度为大约4,000。因而，在一个实施例中，第一氮化物层110、第一氧化物层115和垫氧化物层105之间的厚度比率在大约1∶5至25∶23至90的范围。
参照图2B，第一氧化物层115上形成第一光致抗蚀剂膜之后，曝光并显影第一光致抗蚀剂膜从而在第一氧化物层115上形成第一光致抗蚀剂图案120。第一光致抗蚀剂图案120暴露半导体衬底100的第一部分，深沟槽140(称为第一沟槽)将形成于该处(见图2C)。
用第一光致抗蚀剂图案120作为蚀刻掩模来部分蚀刻第一氧化物层115、第一氮化物层110和垫氧化物层105，由此在半导体衬底100上依次形成垫氧化物层图案125、第一氮化物层图案130和第一氧化物层图案135。当部分蚀刻第一氧化物层115、第一氮化物层110和垫氧化物层105时，暴露出半导体衬底100的第一部分。在一个实施例中，半导体衬底100的暴露的第一部分可以有大约1.4到大约1.8μm的宽度W1。例如，半导体衬底100的暴露的第一部分具有大约1.6μm的宽度W1。相应地，形成在衬底100的暴露的第一部分处的深沟槽140也有大约1.4到大约1.8μm的第一宽度W1。例如，深沟槽140有大约1.6μm的第一宽度W1。
参照图2C，通过灰化和/或剥离工艺去除第一光致抗蚀剂图案120之后，用第一氧化物层图案135、第一氮化物层图案130和垫氧化物层图案125作为蚀刻掩模，蚀刻衬底100的暴露的第一部分。结果，在衬底100的暴露的第一部分处形成具有第一深度D的深沟槽140。例如，深沟槽140的第一深度D大于约8μm。结果，第一宽度W1与第一深度D之间的比大于约1∶4。
在本发明的一个实施例中，在用于形成深沟槽140的蚀刻工艺期间可去除第一光致抗蚀剂图案120，因而不需要用于去除第一光致抗蚀剂图案120的附加步骤。
参照图2D，通过干蚀刻工艺或湿蚀刻工艺去除第一氧化物层图案135。然后，在深沟槽140的内壁上形成第二氧化物层图案145。例如，第二氧化物层图案145可以通过热氧化工艺或化学气相沉积工艺形成。第二氧化物层图案145可以具有大约300到大约700的厚度。例如，第二氧化物层图案145通过热氧化工艺在深沟槽140的内壁上形成为具有大约500的厚度。
通过离子注入工艺在深沟槽140的底部部分之下形成沟道停止区(channel stop region)150。尤其是，III族中的元素，例如硼(B)、镓(Ga)或铟(In)，作为杂质以大约20至大约40KeV的能量注入到衬底100的深沟槽140之下的第二部分中。因此，在衬底100的深沟槽140的之下第二部分处形成沟道停止区150。这里，杂质浓度可以在大约2.0×1013至大约4.0×1013原子/cm2的范围内。例如，以大约30KeV的能量注入III族中的元素来形成沟道停止区150使得杂质浓度为大约3.0×1013原子/cm2。相对于半导体衬底100，杂质的注入角度基本上约为0°。即，杂质沿着基本上与衬底100垂直的方向注入到衬底100的第二部分中从而在衬底100的第二部分处形成沟道停止区150。
参照图2E，在第二氧化物层图案145及第一氮化物层图案130上可形成第二氮化物层155。尤其是，第二氮化物层155连续地形成在第一氮化物层图案130的上表面和侧表面上、垫氧化物层图案125的侧表面上及第二氧化物层图案145上。基于第二氧化物层图案145上表面，第二氮化物层155可以具有大约0.1到大约0.3μm的厚度。用氮化硅通过化学气相沉积工艺形成第二氮化物层155。例如，从第二氧化物层图案145上表面测量，第二氮化物层155具有大约0.2μm的厚度。由于第二氮化物层155形成在设置于深沟槽140的侧壁上的第二氧化物层图案145上，深沟槽140的第一宽度W1减小第二氮化物层155的厚度的两倍。即，在深沟槽140的内壁上形成第二氮化物层155，深沟槽140可以具有与第一宽度W1相比减小第二氮化物层155的厚度的两倍的大约1.0到大约1.6μm的第二宽度W2。例如，应用第二氮化物层155之后，深沟槽140的第二宽度W2为大约1.2μm。因而，第一宽度W1与第二宽度W2的比可为大约1∶0.6至0.9。例如，第一宽度W1与第二宽度W2之间的比大约为1∶0.75。
参照图2F，蚀刻形成在第一氮化物层图案上的第二氮化物层155从而在深沟槽140的内壁上形成第二氮化物层图案160。为继续形成外延硅层165(见图2G)，第二氮化物层155以从衬底100的上表面测量的大约0.1至大约0.2μm的深度d被过蚀刻(over-etch)。例如，第二氮化物层155以从衬底100的上表面测量的大约0.15μm的深度d过蚀刻。这里，第二氧化物层图案145的上面部分以大约0.1至大约0.2μm的深度d被同时蚀刻，从而暴露深沟槽140的上部侧壁。即，第二氧化物层图案145和第二氮化物层图案160形成在深沟槽140的侧壁上之后，半导体衬底100的部分被暴露。由于深沟槽140的内部侧壁的上面部分暴露，从深沟槽140的侧壁的暴露部分继续生长外延硅层165。例如，通过回蚀(etch back)工艺蚀刻第二氮化物层155和第二氧化物层图案145从而在第二氧化物层图案145上形成第二氮化物层图案160。
参照图2G，在平行于半导体衬底100的方向上从深沟槽140内部侧壁的暴露部分生长外延硅层165。通过选择性外延生长(SEG)工艺形成外延硅层165。外延硅层165可以具有大约0.4到大约0.6μm的宽度。例如，外延硅层165具有大约0.5μm的宽度。由于在平行于半导体衬底100的方向上从深沟槽140内部侧壁的暴露部分生长外延硅层165，深沟槽140的上面部分具有小于第二宽度W2的第三宽度W3。即，由于从衬底100的暴露部分生长具有大约0.4至大约0.6μm的宽度的外延硅层165，深沟槽140的第二宽度W2减小外延硅层165的宽度的两倍。因此，深沟槽140的上面部分具有减小外延硅层165的宽度的两倍的大约0.1至大约0.3μm的第三宽度W3。例如，深沟槽140的第三宽度W3为大约0.2μm。因此，第一宽度W1与第三宽度W3之间的比可以在大约1.0∶0.05至0.22的范围内。例如，第三宽度W3与第一宽度W1的比为大约0.13∶1.0。
深沟槽140的上面部分的第三宽度W3可根据在平行于半导体衬底100的方向上在深沟槽140内部侧壁的上面部分上的外延硅层165的形成而减小。当在深沟槽140上形成第三氧化物层170时(见图2H)，由于深沟槽140的上面部分具有窄的宽度W3，第三氧化物层170没有完全填充深沟槽140。结果，具有对应于第二宽度W2的宽的宽度的空腔175形成在深沟槽140中。
现在参照图2G，由于从深沟槽140内部侧壁的暴露的上面部分生长外延层165，深沟槽140的上面部分部分地封闭使得在深沟槽140中形成开口(opening)173。开口173可以具有基本上等同于第二宽度W2的宽度。
参照图2H，第一氮化物层图案130和外延层165上形成第三氧化物层170。这里，第三氧化物层170也形成在具有缩小的第三宽度W3的深沟槽140上。通过化学气相沉积工艺、等离子体增强化学气相沉积工艺或高密度等离子体化学气相沉积工艺的第三氧化物层170具有从第一氮化物层图案130的上表面测量的大约0.2到大约0.6μm的厚度。例如，通过高密度等离子体化学气相沉积工艺形成具有大约0.4μm厚度的第三氧化物层170。由于沟槽140的上面部分具有第三宽度W3，第三氧化物层170没有形成到开口173的下面部分。由于第三氧化物层170可以形成在外延层165之上和外延层165之下，开口173通过第三氧化物层170部分地封闭。即，开口173的上面部分根据深沟槽140中部分地形成的第三氧化物层170而封闭。从而，具有宽的宽度的空腔175形成在深沟槽140中。
参照图2I，部分地去除第三氧化物层170直至暴露出第一氮化物层图案130从而形成覆盖深沟槽140的第三氧化物层图案180。通过化学机械抛光(CMP)工艺、回蚀工艺或者CMP和回蚀的结合工艺可以去除第三氧化物层170。当形成第三氧化物层图案180来覆盖深沟槽140时，完成了具有宽的空腔175的深沟槽140。即，在深沟槽140中形成了宽的空腔175并且深沟槽140被第二氮化物层图案160及第三氧化物层图案180覆盖。
参照图2J，为在深沟槽140上形成浅沟槽200(称为第二沟槽)，在第三氧化物层图案180和第一氮化物层图案130上形成抗反射层(anti reflectivelayer：ARL)185。可利用氧化硅、氮化硅或氧氮化硅形成ARL 185使得ARL185具有从第三氧化物层图案180的上表面测量的大约500至大约600的厚度。例如，ARL 185具有大约550的厚度。
在ARL 185上形成用于形成浅沟槽200的第二光致抗蚀剂图案190。第二光致抗蚀剂图案190具有以宽度W4暴露ARL 186的部分的开口。因而，浅沟槽200也具有与第二光致抗蚀剂图案190的开口一致的宽度W4。浅沟槽200可以具有在大约1.6至大约2.0μm范围内的宽度W4。例如，浅沟槽200具有大约1.8μm的宽度W4。因而，浅沟槽200的宽度W4相对于深沟槽140的第一宽度W1的比可以在大约1∶1.0至1.5的范围内。例如，浅沟槽200的宽度W4与深沟槽140的第一宽度W1之间的比为大约1∶1.2。
参照图2K，用第二光致抗蚀剂图案190作为蚀刻掩模，部分地蚀刻第一氮化物层图案130、第三氧化物层图案180、垫氧化物层图案125、外延硅层165以及衬底100的上面部分，从而在深沟槽140上形成浅沟槽200。浅沟槽200可以通过各向同性蚀刻工艺形成。从半导体衬底100的上表面测量，浅沟槽可以具有大约3,000至大约5,000的深度。例如，从半导体衬底100的上表面测量，浅沟槽200具有大约4,000的深度。深沟槽140的深度D大于大约8μm，而浅沟槽200的深度为大约3,000至大约5,000。因而，深沟槽140的深度D相对于浅沟槽200的深度的比为大约1∶0.04至0.07。例如，深沟槽140的深度D与浅沟槽200的深度之间的比为大约1∶0.05。即，浅沟槽200具有深沟槽140的深度D的大约4至7％的深度。另外，浅沟槽200的深度相对于其宽度W4的比可以为大约0.1至0.3∶1.0。例如，浅沟槽200的深度与浅沟槽200的宽度W4之间的比为大约0.2∶1.0。
通过灰化工艺和/或剥离工艺从浅沟槽200去除第二光致抗蚀剂图案190和ARL 185。
参照图2L，通过热氧化工艺，在浅沟槽200的内部侧壁上形成第四氧化物层图案205。即，衬底100的暴露的上面部分被氧化从而形成具有厚度为大约90到大约130的第四氧化物层图案205。例如，第四氧化物层图案205具有大约110的厚度。由于第三氧化物层图案180覆盖深沟槽140的上面部分，在深沟槽140的上面部分没有形成第四氧化物层图案205。即，第四氧化物层图案205选择性地形成在浅沟槽200的内部侧壁上。
第三氮化物层210和第五氧化物层215依次形成在深沟槽140的上面部分、第四氧化物层图案205和第一氮化物层图案130上。可用氮化硅形成第三氮化物层210使得第三氮化物层210具有从第四氧化物层图案205的上表面测量的大约50到大约90的厚度。例如，第三氮化物层210的厚度为大约70。，可利用中温氧化物(middle temperature oxide：MTO)形成第五氧化物层215为具有从第三氮化物层210的上表面测量的大约80至大约120的厚度。例如，从第三氮化物层210的上表面测量，第五氧化物层215的厚度为大约100。
在第五氧化物层215上相继形成第六氧化物层220和第七氧化物层225来填充浅沟槽200。第六氧化物层220可以通过HDP-CVD工艺形成为具有大约5,000至大约9,000的厚度。例如第六氧化物层220的厚度为大约7,000。第七氧化物层225可以用原硅酸四乙酯(TEOS)通过等离子体增强化学气相沉积工艺形成为具有大约2,000至4,000的厚度。例如，第七氧化物层225的厚度为大约3000。
在大约1,000到大约1,100℃的温度在不活泼气氛下热处理第六和第七氧化物层220和225大约40至大约80分钟。即，用诸如氮气(N2)或惰性气体的不活泼气体对第六和第七氧化物层220和225进行热处理。例如，在包括氮气的不活泼气氛下在大约1,050℃的温度对第六和第七氧化物层220和225进行大约60分钟的退火。
参照图2M，通过化学机械抛光工艺部分地去除第七氧化物层225、第六氧化物层220、第五氧化物层215、第三氮化物层210和第一氮化物层图案130直到暴露出垫氧化物层125。从而，用第三氮化物层图案235、第五氧化物层图案240和第六氧化物层图案245填充浅沟槽200。结果，形成包括具有空腔175的深沟槽140以及形成在深沟槽140上的浅沟槽200的沟槽结构。
在下文，将描述制造包括沟槽结构的电感器的方法。
图3为示出了依据本发明的一个实施例包括具有宽的空腔的沟槽结构的电感器的截面图。在本实施例中，在半导体衬底100上形成深沟槽140和浅沟槽200的工艺与参照图2A到2M所描述的基本相同。为了在半导体衬底100上形成电感器，多个其内具有宽的空腔175的深沟槽140和多个设置在深沟槽140上的浅沟槽200形成在半导体衬底100上。
参照图3，杂质通过离子注入工艺离子注入到半导体衬底100的部分中以形成接触区250。接触区250形成在半导体衬底100的邻近深沟槽140和浅沟槽200的部分处。当半导体衬底100是P型硅衬底时，V族中的元素作为杂质被注入到衬底100的部分中使得接触区250具有P+类型。可选地，在深沟槽140形成之前形成接触区250。此外，在形成深沟槽140之后，形成浅沟槽200之前形成接触区250。
在具有接触区250的衬底100上形成第一绝缘间层225。第一绝缘间层255可以通过PE-CVD工艺用诸如TEOS的氧化物形成。第一绝缘间层255的上面部分可以通过CMP工艺、回蚀工艺或CMP与回蚀的结合工艺平坦化。部分蚀刻第一绝缘间层255以形成暴露接触区250的接触孔(未示出)。
在第一绝缘间层255上形成第一导电层(未示出)以填充接触孔。第一导电层可以包括诸如金属或掺杂有杂质的多晶硅的导电材料。然后，通过CMP工艺、回蚀工艺或CMP与回蚀的结合工艺部分去除第一导电层直到暴露出第一绝缘间层255。结果，在接触区250上形成填充接触孔的接触260。即，接触260与接触区250接触。
在形成了接触260的第一绝缘间层255上形成第二导电层(未示出)。通过光刻工艺蚀刻第二导电层以形成与接触260相接触的导电图案265。作为焊盘或导电布线的导电图案265可以包括诸如金属或掺杂的多晶硅的导电材料。
在导电图案265和第一绝缘间层255上形成第二绝缘间层270。第二绝缘间层270可以用诸如TEOS的氧化物形成。第二绝缘间层270的上面部分可以通过CMP工艺、回蚀工艺或CMP与回蚀的结合工艺平坦化。
在本发明的一个实施例中，在第一绝缘间层255上形成第二绝缘间层270的工序可以重复若干次，从而在衬底100之上形成多个绝缘间层、多个穿过绝缘间层的接触及多个与接触(contact)相接触的导电焊盘。
现在参照图3，在第二绝缘间层270上形成第三导电层(未示出)。蚀刻第三导电层以形成导电线(conductive line)275。导电线275可以包括诸如掺杂的多晶硅或类似铜(Cu)、铂(Pt)、钯(Pa)、镍(Ni)或银(Ag)之类的金属的导电材料。电感器的导电线275通常具有螺旋结构。这里，导电线275可以具有大约16,000至大约24,000的厚度。例如，导电线275的厚度大约为20,000。由于导电线275的电阻可以与它的厚度成比例地减小，电感器的品质因数也可以与导电线275的厚度成比例地改进。结果，导电线275可有利地具有厚的厚度。导电线275与邻近的深沟槽140或浅沟槽200之间的间距S在大约30至大约70μm的范围内。例如，间距S大约是50μm。深沟槽140的深度与导电线275相对于邻近的深或浅沟槽140或200的间距S之间的比率可以在大约1∶3至9的范围内。例如，深沟槽140的深度相对于间距S的比大约为1∶6.3。当在高频带测量电感器的特性时，接触260或导体图案265可以充当接地焊盘(ground pad)。
在导电线275上形成附加氧化物层280和附加氮化物层285从而在衬底100上完成电感器。附加氧化物层280和附加氮化物层285充当保护层。然而，附加氧化物层280和附加氮化物层285依据应用是可选的，不是必须的。
图4A至4C是曲线图，示出了依照包括在电感器内的沟槽结构的相对于频率的电感器电感。图4A示出了形成在没有沟槽的半导体衬底上的第一电感器的电感。图4B示出了形成在包括没有空腔于其中的沟槽的半导体衬底上的第二电感器的电感。图4C示出了形成在包括具有空腔于其内的沟槽的半导体衬底上的第三电感器的电感。图4A至4C表示通过使用高频结构模拟器(HFSS)获得的模拟结果。
参照图4A至4C，当第一电感器形成在没有沟槽的半导体衬底上时，在大约5.0×108至大约2.0×1010Hz的高频带，第一电感器的电感为大约0.97至大约1.2nH。当第二电感器形成在包括没有空腔于其内的沟槽的半导体衬底上时，在大约5.0×108至大约2.0×1010Hz的高频带，第二电感器的电感为大约0.97至大约1.2nH。在第三电感器形成包括具有宽空腔于其内的沟槽的半导体衬底上的情形中，在大约5.0×108至大约2.0×1010Hz的高频带，第三电感器的电感为大约0.98至1.2nH。如图4A至4C中所示，依据沟槽结构，在高频带第一至第三电感器的电感没呈现实质性的变化。
图5为曲线图，示出了依照包括在电感器内的沟槽结构的相对于频率的电感器品质因数。图5中，“A”线表示形成在不包括沟槽的半导体衬底上的第一电感器的品质因数，“B”线表示形成在包括用氧化物填充的其内没有空腔的沟槽的半导体衬底上的第二电感器的品质因数，以及“C”线代表形成在包括具有空腔于其内的沟槽的半导体衬底上的第三电感器的品质因数。
参照图5，当在不包括沟槽的半导体衬底上形成第一电感器时，在大约5.0×108至大约2.0×1010Hz的高频带，第一电感器的品质因数A为大约1.5至8.0。在第二电感器形成于包括用氧化物填充的没有空腔的沟槽的半导体衬底上的情形中，在大约5.0×108至大约2.0×1010Hz的高频带，第二电感器的品质因数B为大约1.5至大约10.0。在第三电感器形成于包括具有空腔于其内的沟槽的半导体衬底上的情形中，在大约5.0×108至大约2.0×1010Hz的高频带，第三电感器的品质因数C为大约1.5至大约12.0。因而，与第一和第二电感器比较，在包括有空腔的沟槽之上形成的第三电感器呈现出提高的品质因数。尤其是，在超过大约1.0×1010Hz的高频带，第一电感器的品质因数A大约为4.5，以及在超过大约1.0×1010Hz的高频带，第二电感器的品质因数B大约为7。然而，在超过大约1.0×1010Hz的高频带下，第三电感器的品质因数C大约为11。由于本发明的第三电感器在超过大约1.0×1010Hz的高频带具有大约为11的品质因数C，相对于常规电感器的品质因数，在此示例中的第三电感器的品质因数C实现了超过大约50至大约100％的品质因数的改进。
另外，第一电感器最大品质因数A大约为8.0并且第二电感器最大品质因数B大约为10.0。然而，本发明的第三电感器最大的品质因数C大约为12。结果，相对于那些常规的电感器，在此实例中的第三电感器最大品质因数C得到超过大约20至大约50％的改进。
按照本发明，通过选择性外延生长(SEG)工艺在衬底上形成其内具有宽空腔的深沟槽。例如，深沟槽具有大于约8μm的深度。由于电感器在形成有包括多个深沟槽和多个浅沟槽的沟槽结构的衬底之上形成，电感器实现了改进的品质因数。尤其是，在高频带中电感器实现了极大改进的品质因数。另外，通过有利地调整沟槽结构和电感器之间的间距，电感器的品质因数达到最大化。
尽管参照其优选实施例详细地示出和描述了本发明，本领域技术人员应当理解，在不背离由所附权利要求限定的本发明的精神及范围的情况下，可以对其做出各种形式及细节上的改变。
本申请要求2004年2月9日提交的韩国专利申请No.2004-8279的优先权，在此全部引入其披露的内容作为参考。

Claims (29)

1.一种沟槽结构，包括：
形成在衬底中的具有第一宽度和第一深度的深沟槽，利用在该深沟槽中限定空腔的第一绝缘层图案填充该深沟槽；以及
形成在所述深沟槽上的具有第二宽度和第二深度的浅沟槽，该浅沟槽用第二绝缘层图案填充，其中所述第二宽度比所述第一宽度充分地宽并且所述第二深度比所述第一深度充分地浅。
2.如权利要求1的沟槽结构，其中所述第一宽度与所述空腔的宽度之间的比在大约1∶0.6至0.9的范围内。
3.如权利要求1的沟槽结构，其中所述第一宽度与所述第一深度之间的比在超过大约1∶4的范围内并且所述第二宽度与所述第二深度之间的比在大约1∶0.1至0.3的范围内。
4.如权利要求3的沟槽结构，其中所述第一宽度与所述第二宽度之间的比为大约1∶1.0至1.5，并且所述第一深度与所述第二深度之间的比在大约1∶0.4至0.7的范围内。
5.如权利要求1的沟槽结构，其中所述第一深度大于约8μm。
6.如权利要求1的沟槽结构，还包括：
形成在所述衬底的所述深沟槽之下部分处的沟道停止区；以及
形成在所述衬底的邻近所述浅沟槽的部分上的垫氧化物层图案。
7.如权利要求1的沟槽结构，其中所述第一绝缘层图案还包括：
在所述深沟槽的侧壁上形成的第一氧化物层图案；
在所述第一氧化物层图案上形成的用来部分地填充所述深沟槽的第一氮化物层图案；以及
在所述第一氮化物层图案上形成的用来覆盖所述深沟槽的顶部部分的第二氧化物层图案，该第二氧化物层图案与第一氮化物层图案限定所述深沟槽中的所述空腔。
8.如权利要求7的沟槽结构，其中所述第二绝缘层图案还包括：
形成在所述浅沟槽侧壁上的第三氧化物层图案；
形成在所述第三氧化物层图案和所述第二氧化物层图案上的第二氮化物层图案；
形成在所述第二氮化物层图案上的第四氧化物层图案；以及
形成在所述第四氧化物层图案上的第五氧化物层图案，从而填充所述浅沟槽。
9.一种形成沟槽结构的方法，包括：
在衬底上形成具有第一宽度和第一深度的深沟槽；
通过以在所述深沟槽中限定空腔的方式用第一绝缘层图案填充所述深沟槽，在所述深沟槽中形成空腔；
在所述深沟槽上形成浅沟槽，该浅沟槽具有比所述第一宽度充分地宽的第二宽度以及比所述第一深度充分地浅的第二深度；以及
用第二绝缘层图案填充所述浅沟槽。
10.如权利要求9的方法，其中形成所述深沟槽包括：
在所述衬底上形成垫氧化物层图案；
在所述垫氧化物层图案上形成第一氮化物层图案；
在所述第一氮化物层图案上形成第一氧化物层图案；
用所述第一氧化物层图案、所述第一氮化物层图案以及所述垫氧化物层图案作为蚀刻掩模，部分地蚀刻所述衬底；以及
去除所述第一氧化物层图案。
11.如权利要求10的方法，其中形成所述深沟槽还包括：
在所述衬底上依次形成垫氧化物层、第一氮化物层和第一氧化物层；
在所述第一氧化物层上形成第一光致抗蚀剂图案，该第一光致抗蚀剂图案包括具有所述第一宽度的开口，所述第一氧化物层通过其部分地暴露；以及
用所述第一光致抗蚀剂图案作为蚀刻掩模依次蚀刻所述第一氧化物层、所述第一氮化物层及所述垫氧化物层，从而在所述衬底上形成所述垫氧化物层图案、所述第一氮化物层图案和所述第一氧化物层图案。
12.如权利要求10的方法，其中在所述深沟槽中形成所述空腔包括：
在所述深沟槽的侧壁上形成第二氧化物层图案；
在所述第二氧化物层图案上形成第二氮化物层图案，从而在所述深沟槽中形成开口；以及
在所述第二氮化物层图案上形成第三氧化物层图案，从而通过覆盖所述开口的顶部部分完成所述空腔。
13.如权利要求12的方法，还包括在所述衬底的所述深沟槽下面的部分处形成沟道停止区。
14.如权利要求13的方法，其中用III族中的元素作为杂质形成所述沟道停止区。
15.如权利要求12的方法，其中在所述深沟槽中形成所述空腔还包括：
在所述第二氧化物层图案和所述第一氮化物层图案上形成第二氮化物层；
过蚀刻所述第二氮化物层从而形成部分暴露所述衬底的一部分的所述第二氮化物层图案；
从所述衬底的所述暴露的部分形成外延硅层；
在所述外延硅层和所述第二氮化物层图案上形成第三氧化物层；以及
蚀刻所述第三氧化物层形成覆盖所述开口顶部部分的所述第三氧化物层图案。
16.如权利要求15的方法，其中通过回蚀工艺蚀刻所述第二氮化物层以及通过化学机械抛光工艺蚀刻所述第三氧化物层。
17.如权利要求15的方法，其中在平行于所述衬底的方向上从所述衬底的所述暴露的部分处生长所述外延硅层，使得所述开口通过所述外延硅层部分地封闭。
18.如权利要求15的方法，其中形成所述浅沟槽包括：
在所述第三氧化物层图案和所述第一氮化物层图案上形成第二光致抗蚀剂图案；以及
利用所述第二光致抗蚀剂图案作为蚀刻掩模，部分地蚀刻所述第一氮化物层图案、所述第三氧化物层图案、所述垫氧化物层图案、所述外延硅层和所述衬底。
19.如权利要求18的方法，还包括在所述第三氧化物层图案与所述第二光致抗蚀剂图案之间以及在所述第一氮化物层图案与所述第二光致抗蚀剂图案之间形成抗反射层。
20.如权利要求18的方法，其中用所述第二绝缘层图案填充所述浅沟槽包括：
在所述浅沟槽侧壁上形成第四氧化物层图案；
在所述第四氧化物层图案和所述第三氧化物层图案上形成第三氮化物层图案；
在所述第三氮化物层图案上形成第五氧化物层图案；以及
在所述第五氧化物层图案上形成第六氧化物层图案从而填充所述浅沟槽。
21.如权利要求20的方法，其中用所述第二绝缘层图案填充所述浅沟槽还包括：
在所述第四氧化物层图案和所述第三氧化物层图案上依次形成第三氮化物层、第五氧化物层、第六氧化物层和第七氧化物层；以及
蚀刻所述第七氧化物层、所述第六氧化物层、所述第五氧化物层和所述第三氮化物层直到暴露所述垫氧化物层图案，从而在所述浅沟槽中形成第三氮化物层图案、所述第五氧化物层图案和所述第六氧化物层图案。
22.一种电感器，包括：
具有多个沟槽结构的半导体衬底，每个所述沟槽结构包括具有第一宽度和第一深度的第一沟槽以及具有比所述第一宽度充分宽的第二宽度和比所述第一深度充分浅的第二深度的第二沟槽，其中所述第一沟槽使用在该第一沟槽中限定空腔的第一绝缘层图案填充以及所述第二沟槽用第二绝缘层图案填充；
在所述半导体衬底上形成的至少一个绝缘间层；以及
在所述绝缘间层的位于所述沟槽结构之上的部分上形成的导电线。
23.如权利要求22的电感器，还包括形成在所述半导体衬底的邻近所述沟槽结构之一的部分处的接触区以及穿过所述绝缘间层接触所述接触区的接触。
24.如权利要求23的电感器，还包括在所述接触与所述绝缘间层之间形成的导电图案。
25.如权利要求23的电感器，其中所述半导体衬底包括P型硅衬底以及所述接触区具有P+型。
26.如权利要求23的电感器，其中邻近所述接触区的沟槽结构以所述第一深度的大约3到9倍的间距与所述导电线隔开。
27.一种制造电感器的方法，包括：
在半导体衬底上形成多个第一沟槽，每个具有第一宽度和第一深度；
分别地，用第一绝缘层图案填充所述第一沟槽，从而在所述第一沟槽中形成空腔；
在所述第一沟槽上形成多个第二沟槽，每个所述第二沟槽具有比所述第一宽度充分宽的第二宽度和比所述第一深度充分浅的第二深度；
用第二绝缘层图案填充所述第二沟槽；
在包括所述第一和第二沟槽的所述半导体衬底上形成至少一个绝缘间层；以及
在所述第二沟槽被定位的所述绝缘间层的部分上形成导电线。
28.如权利要求27的方法，还包括：
通过离子注入工艺在所述半导体衬底的邻近所述第一沟槽之一的部分处形成接触区；以及
穿过所述绝缘间层形成接触所述接触区的接触。
29.如权利要求28的方法，还包括在所述接触与所述绝缘间层之间形成导电图案。
CNB2005100783500A 2004-02-09 2005-02-08 具有空腔的沟槽结构的形成方法 Active CN100495645C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR8279/04 2004-02-09
KR1020040008279A KR100621884B1 (ko) 2004-02-09 2004-02-09 보이드를 갖는 트렌치 구조 및 이를 포함하는 인덕터

Publications (2)

Publication Number Publication Date
CN1722364A true CN1722364A (zh) 2006-01-18
CN100495645C CN100495645C (zh) 2009-06-03

Family

ID=34825127

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB2005100783500A Active CN100495645C (zh) 2004-02-09 2005-02-08 具有空腔的沟槽结构的形成方法

Country Status (3)

Country Link
US (1) US7326625B2 (zh)
KR (1) KR100621884B1 (zh)
CN (1) CN100495645C (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014036884A1 (zh) * 2012-09-05 2014-03-13 无锡华润上华半导体有限公司 一种多沟槽结构的制作方法
CN104517810A (zh) * 2013-09-30 2015-04-15 三星电子株式会社 形成半导体图案和半导体层的方法
CN104752157A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体衬底及其制作方法、集成无源器件及其制作方法
CN104851907A (zh) * 2014-02-14 2015-08-19 英飞凌科技股份有限公司 具有背侧插入结构的半导体器件及其制造方法
CN107039248A (zh) * 2016-01-28 2017-08-11 美普森半导体公司（股） 形成具有改善的台阶覆盖的SiC沟槽的方法
CN109155309A (zh) * 2016-05-11 2019-01-04 德州仪器公司 具有背侧集成式电感组件的半导体裸片

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620707B1 (ko) * 2004-12-31 2006-09-13 동부일렉트로닉스 주식회사 반도체 소자의 ｓｔｉ 형성 방법
US20070015364A1 (en) * 2005-07-15 2007-01-18 Sheng-Cheng Hsieh Method for avoiding exposure of void caused by dielectric gap-filling, and fabricating process and structure of dielectric film
US7560344B2 (en) * 2006-11-15 2009-07-14 Samsung Electronics Co., Ltd. Semiconductor device having a pair of fins and method of manufacturing the same
US7968418B1 (en) * 2007-04-10 2011-06-28 National Semiconductor Corporation Apparatus and method for isolating integrated circuit components using deep trench isolation and shallow trench isolation
US7998852B2 (en) 2008-12-04 2011-08-16 Freescale Semiconductor, Inc. Methods for forming an RF device with trench under bond pad feature
US8071461B2 (en) 2008-12-04 2011-12-06 Freescale Semiconductor, Inc. Low loss substrate for integrated passive devices
JP6200818B2 (ja) * 2014-01-21 2017-09-20 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9768220B2 (en) * 2014-04-15 2017-09-19 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench isolation structure for image sensors
US9953861B2 (en) * 2014-11-26 2018-04-24 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having a shallow trench isolation structure and methods of forming the same
US9559134B2 (en) * 2014-12-09 2017-01-31 Taiwan Semiconductor Manufacturing Co., Ltd. Deep trench spacing isolation for complementary metal-oxide-semiconductor (CMOS) image sensors
US9520433B1 (en) * 2015-08-28 2016-12-13 Taiwan Semiconductor Manufacturing Co., Ltd. Method of fabricating deep trench isolation structure in image sensor and device thereof
US10461152B2 (en) 2017-07-10 2019-10-29 Globalfoundries Inc. Radio frequency switches with air gap structures
US10833153B2 (en) 2017-09-13 2020-11-10 Globalfoundries Inc. Switch with local silicon on insulator (SOI) and deep trench isolation
US10446643B2 (en) * 2018-01-22 2019-10-15 Globalfoundries Inc. Sealed cavity structures with a planar surface
US11410872B2 (en) 2018-11-30 2022-08-09 Globalfoundries U.S. Inc. Oxidized cavity structures within and under semiconductor devices
US10923577B2 (en) 2019-01-07 2021-02-16 Globalfoundries U.S. Inc. Cavity structures under shallow trench isolation regions
US11127816B2 (en) 2020-02-14 2021-09-21 Globalfoundries U.S. Inc. Heterojunction bipolar transistors with one or more sealed airgap

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5679599A (en) * 1995-06-22 1997-10-21 Advanced Micro Devices, Inc. Isolation using self-aligned trench formation and conventional LOCOS
JP3104791B2 (ja) 1998-02-26 2000-10-30 日本電気株式会社 半導体装置の製造方法
JP3090202B2 (ja) 1998-03-31 2000-09-18 日本電気株式会社 半導体装置の製造方法
KR100346919B1 (ko) 1999-02-08 2002-08-01 인터웨어(주) 실시간 신호 자동 연속 저장/재생 방법 및 장치
US6590200B1 (en) 1999-04-02 2003-07-08 Worcester Polytechnic Institute Systems for detecting measuring inclusions
FR2826179A1 (fr) * 2001-06-14 2002-12-20 St Microelectronics Sa Tranchee d'isolement profonde et procede de realisation
KR20050028618A (ko) * 2003-09-19 2005-03-23 주식회사 하이닉스반도체 반도체 소자의 소자분리막 형성방법

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2014036884A1 (zh) * 2012-09-05 2014-03-13 无锡华润上华半导体有限公司 一种多沟槽结构的制作方法
CN103681233A (zh) * 2012-09-05 2014-03-26 无锡华润上华半导体有限公司 一种多沟槽结构的制作方法
CN103681233B (zh) * 2012-09-05 2016-06-15 无锡华润上华半导体有限公司 一种多沟槽结构的制作方法
CN104517810A (zh) * 2013-09-30 2015-04-15 三星电子株式会社 形成半导体图案和半导体层的方法
CN104752157A (zh) * 2013-12-30 2015-07-01 中芯国际集成电路制造(上海)有限公司 半导体衬底及其制作方法、集成无源器件及其制作方法
CN104851907A (zh) * 2014-02-14 2015-08-19 英飞凌科技股份有限公司 具有背侧插入结构的半导体器件及其制造方法
US9997359B2 (en) 2014-02-14 2018-06-12 Infineon Technologies Ag Semiconductor device with rear-side insert structure
CN104851907B (zh) * 2014-02-14 2018-11-09 英飞凌科技股份有限公司 具有背侧插入结构的半导体器件及其制造方法
CN107039248A (zh) * 2016-01-28 2017-08-11 美普森半导体公司（股） 形成具有改善的台阶覆盖的SiC沟槽的方法
CN109155309A (zh) * 2016-05-11 2019-01-04 德州仪器公司 具有背侧集成式电感组件的半导体裸片
CN109155309B (zh) * 2016-05-11 2023-10-27 德州仪器公司 具有背侧集成式电感组件的半导体裸片

Also Published As

Publication number Publication date
US20050176215A1 (en) 2005-08-11
KR20050080256A (ko) 2005-08-12
US7326625B2 (en) 2008-02-05
KR100621884B1 (ko) 2006-09-14
CN100495645C (zh) 2009-06-03

Similar Documents

Publication Publication Date Title
CN1722364A (zh) 具有空腔的沟槽结构以及包括沟槽结构的电感器
CN100346482C (zh) 半导体器件及其制备方法
JP5588670B2 (ja) 半導体装置
US7256119B2 (en) Semiconductor device having trench structures and method
CN1205658C (zh) 具有多厚度栅极氧化层的槽型半导体器件的制造方法
JP4797185B2 (ja) 縦型リプレイスメント・ゲート・トランジスタと両立性のあるバイポーラ接合トランジスタ
JP5075823B2 (ja) シールドゲート電界効果トランジスタにおけるインターポリ絶縁膜の構造および製造方法。
CN1210811C (zh) 半导体器件及其制造方法
CN1947261A (zh) 沟槽半导体器件及其制造方法
KR100282754B1 (ko) 반도체 장치 및 그 제조 방법
JP2008103563A (ja) 超接合半導体装置の製造方法
CN1661785A (zh) 场效应晶体管及其制造方法
CN103681854A (zh) 半导体器件及其制造方法
JP2001345444A (ja) 半導体装置とその製造方法
CN1253946C (zh) 半导体装置及其制造方法
JP4138806B2 (ja) バイポーラトランジスタの形成方法
CN88100546A (zh) 双极型和互补金属氧化物半导体晶体管的集成制造工艺
CN1806341A (zh) 场效应晶体管,特别是双扩散场效应晶体管,及其制造方法
US9324829B2 (en) Method of forming a trench electrode device with wider and narrower regions
CN1770468A (zh) 绝缘栅型半导体装置及其制造方法
JP5743246B2 (ja) 半導体装置及び関連する製造方法
CN1828929A (zh) 双极性晶体管及相关的制造方法
US20040251515A1 (en) Bipolar junction transistors and methods of manufacturing the same
US7674681B2 (en) Semiconductor device and method for manufacturing the same
JP2014241426A (ja) 半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant