CN1947261A - 沟槽半导体器件及其制造方法 - Google Patents

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Abstract

制造一种RESURF型半导体器件，在漏区(2)上方具有漂移区(4)。在穿过掩模(6)中开口形成沟槽(8)。在沟槽的侧壁和基部上沉积沟槽绝缘层(12)，之后是过蚀刻步骤以从沟槽的基部以及与第一主表面相邻的沟槽侧壁的顶部移除沟槽绝缘层(10)，在沟槽侧壁的顶部和沟槽的基部留下暴露出的硅。选择性地生长硅，用硅插塞(18)塞住沟槽，留下空隙(20)。

Description

沟槽半导体器件及其制造方法
本发明涉及一种制造具有沟槽的半导体器件的方法，尤其是涉及一种制造已知为减小的表面场(RSSURF)器件类型的半导体二极管或晶体管的方法。本发明还涉及一种沟槽半导体器件。
在2002年、功率半导体器件和集成电路的第14次国际讨论会的会刊、第237至240页Rochefort等人的“Manufacturing of high aspect ratiop-n junctions using Vapor Phase Doping for application in multi-Resurfdevices”中描述了一种制造半导体器件的方法。
该方法包括在n+衬底上的n型外延层上沉积p型层。穿过p型层和n型层形成沟槽。利用汽相掺杂用硼掺杂沟槽的侧壁。然后，沉积氧化物来填充沟槽并覆盖表面。回蚀刻该氧化物以留下氧化物填充沟槽，金属接触形成在n+衬底背面上和正面上以接触p型层。
所形成的器件是Resurf(减小的表面场)p-n二极管，其中当器件截止时，邻接n型外延层的p型层用于耗尽n型外延层。这会增加器件的击穿电压。
US-A-6,512,267描述了一种现有的超结FET，其中利用沿着沟槽的一个侧壁提供n型层和在相对侧壁上提供p型层的结构获得了当器件截止时漂移区的耗尽。利用四乙基正硅酸酯(TEOS)绝缘沟槽壁，并用绝缘的氧化帽塞住该沟槽。
US-A-6,337,499描述了一种与US-A-6,512,267非常相似的结构。
根据本发明，提供一种制造半导体器件的方法，包括：
(a)提供硅半导体主体，其具有相对的第一和第二主表面，在较高掺杂区上方的第一主表面处具有较低掺杂区，掺杂该较低掺杂区和该较高掺杂区以具有第一导电类型，该较低掺杂区具有比该较高掺杂区更低的掺杂；
(b)在该第一主表面上定义具有开口的掩模；
(c)在该掩模中穿过开口形成沟槽，该沟槽穿过该较低掺杂区朝着该较高掺杂区从第一主表面朝着该第二主表面延伸；
(d)在该沟槽的侧壁和基部以及该第一主表面上沉积沟槽绝缘层；
(e)从与该第一主表面相邻的该沟槽侧壁的顶部移除该沟槽绝缘层，在该沟槽侧壁的顶部留下暴露出的硅；以及
(f)在该暴露出的硅上选择性地生长硅，以在该沟槽的顶部生长硅并塞住该沟槽的顶部，
其中该方法进一步包括限定在半导体器件的工作状态用于耗尽该较低掺杂区的结构，以使该较低掺杂区能够承受在该工作状态的电压。
本发明涉及具有场成形区的半导体器件，一般称作为RESURF(减小的表面场)器件。在这些器件中，当该器件关断时，耗尽该较低掺杂区以承受该电压。
该沟槽绝缘层优选是薄的，即该沟槽宽度的至多10％。
在优选的实施例中，该方法进一步包括在沉积该沟槽绝缘层之前，掺杂该沟槽侧壁以具有与该第一导电类型相反的第二导电类型的步骤。这些掺杂的侧壁形成当该器件关断时用于耗尽该较低掺杂区的结构。以该方式，该较低掺杂区中的掺杂可以比如果不存在掺杂层的高，由此提高了器件接通时器件的特性。该RESURF效应因此可以减小对于给定击穿电压的比开态电阻，或对于给定的比开态电阻增加该击穿电压。
本发明人认识到，现有技术ISPSD文章中的方法不适用于高展弦比(aspect ratio)的沟槽。难以将电介质填充到需要较高击穿电压的高展弦比的沟槽中。一个问题是沟槽中的空隙一般在现有技术结构中在回蚀刻之后开放。然而根据本发明的方法适用于低和高展弦比的沟槽。
现有布置的另一问题是应力。在用氧化物填充沟槽之后，限制了热平衡，并且温度由于由热处理造成的机械应力而不能升高。相反，根据本发明的方法在选择性地生长硅之后可以承受更高的温度。
而且，本发明能够使用具有各种难以填充的沟槽形状的沟槽。
US-A-2003/0136994描述了一种用于利用选择生长盖帽沟槽的工艺。然而，该文献提出了如在DRAM的电容器中和压力传感器中形成它们已在前提供的空腔的方法，且不建议在RESURF器件的漂移区中提供用硅帽盖的空腔。因此该文献没有提供改善这种器件的制造的建议。
根据本发明的器件提供了在工艺流程方面的优点。
US-A-6,337,499的硼磷硅酸盐玻璃(BPSG)被掺杂并且其不可避免地覆盖沟槽的侧壁以及第一主表面。由于这种玻璃包含大量的掺杂电荷，所以这会影响RESURF效应。
如在US-A-6,512,267中回流所使用的氧化物一般不适合于前端处理，因为它们包含大量的杂质。
相反，可以在该工艺的任一阶段使用根据本发明的方法。这又具有另外的优点，即在栅极沉积之前可以帽盖该沟槽。这是一个大优点，因为其能够使栅极连接遍布沟槽。因此，在利用氧化物帽盖沟槽的现有技术布置中，栅极可以仅用单独的触点接触金属，或用困难的处理步骤。
因此，根据本发明的方法可允许有效的、直接的且成本有效的设计。而且，其没有限制处理方式选择。
根据本发明的方法制造了一种相比这些现有器件具有多个优点的器件，采用了由沟槽顶部的硅插塞提供的电连接。可调节硅插塞中的掺杂以获得所希望的导电率。
首先，硅层提供了跨过沟槽顶部和因此在相邻的台面之间的电连接。这帮助提供到p型主体的连接并能够获得较小的间距尺寸。
其次，可以在边缘终端(edge termination)中使用沟槽，该边缘终端仅仅使用硅插塞来通过高电阻插塞连接沟槽相对侧上的相邻主体区。这允许沟槽和主体区形成有效的边缘终端结构，如将在下面更详细说明的。
该方法可进一步包括步骤(g)，在该第一主表面或与该第一主表面相邻并且与该沟槽相邻形成主体区，半导体掺杂该主体区，以具有与该第一导电类型相反的第二导电类型。
步骤(e)可包括过蚀刻以从该沟槽的基部和该第一主表面以及与该第一主表面相邻的沟槽侧壁的顶部移除该沟槽绝缘层，在该沟槽侧壁的顶部和该沟槽的基部留下暴露出的硅。
该方法可进一步包括步骤：
(h)在该第一主表面处或与该第一主表面相邻并与该主体区接触形成半导体掺杂为具有第一导电类型的源区；以及
(i)形成绝缘栅，用于控制源区和较高掺杂区之间通过该主体的导电。
尽管一些在前的段落涉及“主体”、“源极”和“漏极”层，但本发明不仅可应用于FET，而且可应用于使用减小的表面场效应的任一类型的半导体器件，例如二极管、绝缘栅双极晶体管或常规的双极晶体管。
为了符号简明，不管所论述的器件类型，都将使用术语“主体”、“漏极”和“源极”。因此，在二极管的情况下，如在此使用的术语“主体”涉及阳极和阴极之一，且“漏极”是阳极和阴极中的另一个。在双极晶体管的情况下，可将“主体”认为成基极，“漏极”是集电极，而“源极”是发射极。
本发明还可用于形成在器件边缘处的边缘终端区中的边缘终端结构。而且在这种情况下，不需要源区。
该方法可进一步包括在沉积沟槽绝缘层之前，掺杂沟槽侧壁以具有第二导电类型的步骤。该第二导电类型的区域形成用于在器件截止时耗尽较低掺杂区的结构，由此在较低掺杂区中允许比另外对于给定的击穿电压有更高的掺杂，或可选地提高的击穿电压保持其它的特性相同。
可选地或另外，该方法可包括在沟槽的侧壁上沉积半绝缘多晶硅(SIPOS)的步骤以形成用于耗尽该较低掺杂层的结构。
尤其是，在步骤(c)之后该方法可包括步骤：
在该沟槽的侧壁和顶表面上沉积外沟槽绝缘层；
从该沟槽的基部移除该外沟槽绝缘层；
在该沟槽中沉积半绝缘多晶硅(SIPOS)；以及
沉积沟槽绝缘层。
过蚀刻的步骤包括蚀刻该外绝缘层、该半绝缘多晶硅和该沟槽绝缘层的一个或多个蚀刻步骤，以暴露出与该第一主表面相邻的沟槽的侧壁。
当器件断开时，SIPOS沿着其长度相对均匀地降落电压，由此当维持一电压时使电场在较低掺杂区中更均匀，由此提高了最终器件的击穿电压。
在特定实施例中，步骤(e)包括子步骤：
在该沟槽顶部处的侧壁上选择性地生长硅，在相对侧壁上生长的硅之间留下间隙；
在该第一主表面上和沟槽的侧壁上沉积另一硅层，塞住该沟槽中的间隙；以及
移除沉积在该第一主表面上的该硅层，留下另一硅层塞住该间隙并位于侧壁上。
该另一硅层可以是半绝缘的多晶硅层。以该方式，可在沟槽的侧壁上容易地提供垂直的半绝缘多晶硅以在较低掺杂区中均匀地降落电压，由此改善如上的击穿电压。
在另一方面，本发明涉及由以上提出的方法形成的半导体器件。
尤其是，在一方面，本发明涉及一种半导体器件，包括：
硅半导体主体，其具有相对的第一和第二主表面，在较高掺杂区上方具有较低掺杂区，掺杂该较低掺杂区和该较高掺杂区以具有第一导电类型；
沟槽，其穿过该较低掺杂区朝着该较高掺杂区从第一主表面朝着该第二主表面延伸；
硅插塞，其塞在该沟槽中的空隙上方的沟槽顶部；以及
结构，其在该半导体器件的工作状态用于耗尽该较低掺杂区，以使该较低掺杂区能够承受在该工作状态下的电压。
可掺杂与沟槽的侧壁相邻的半导体为具有第二导电类型，以形成用于耗尽较低掺杂区的结构。
可选地或另外，可沿着沟槽的侧壁提供形成较低掺杂区的SIPOS层，半绝缘的多晶硅在沟槽下面的半导体和沟槽顶部的半导体插塞之间电连接。
半导体器件可包括边缘终端结构，且因此可包括有源区和围绕有源区周围的边缘终端区，其中多个沟槽在边缘终端区中形成边缘终端结构，该多个沟槽之间延伸，在边缘终端区中未掺杂硅插塞，以在该沟槽任一侧上的主体区之间形成高电阻通路。
在优选的实施例中，在有源区中形成多个沟槽，在有源区中掺杂硅插塞以将沟槽的两侧电连接在一起。
如果器件是FET，则读器件包括在第一主表面处或与该第一主表面相邻掺杂为具有第二导电类型的半导体的主体区；和在第一主表面处或与该第一主表面相邻，并与该主体区接触掺杂为具有第一导电类型的半导体的源区；以及绝缘栅，其用于控制通过该主体在源极和漏极之间的导电。
为了更好地理解本发明，现在将仅仅借助实例、参考附图描述具体的实施例，其中：
图1示出了根据本发明第一实施例的方法中的第一步骤的示意图；
图2示出了根据本发明第一实施例的方法中的第二步骤的示意图；
图3示出了根据第一实施例制作的最终器件；
图4示出了根据第一实施例制作的边缘终端结构；
图5示出了根据本发明方法的第二实施例中的一步骤；
图6示出了第二实施例中的后一步骤；以及
图7示出了根据本发明方法的第三实施例的步骤。
各图仅仅是示意性的且不按比例。在不同的图中，相同或相应的组件给出相同的附图标记。
参考图1至3，将描述的根据本发明一种器件的制造方法的第一实施例。
较高掺杂的硅衬底2是n+掺杂的并用n型掺杂的较低掺杂外延层4覆盖。沉积氧化物硬掩模6并图案化以具有开口9。然后穿过开口9蚀刻沟槽8。在具体的实例中，外延层4具有正好小于12微米的厚度，并且沟槽为12微米深和1.5微米宽，如果需要这些值当然可以改变。形成漂移区的外延层4中的掺杂，对于该厚度，例如，可以是约2×1015cm-3至1016cm-3。在所描述的具体实例中，掺杂是5×1015cm-3。
然后如由以上提到的Rochefort等人的论文中所描述的那样进行气相掺杂，以沿着沟槽的侧壁形成p型掺杂层10。然后，在沟槽的侧壁或基部上生长薄氧化层12，在可选实施例中可沉积该薄氧化层12。
这产生了图1中所示的中间结构。图1的半导体主体具有相对的第一和第二主表面，80和82。
接下来，使用各向异性蚀刻如反应离子蚀刻以一大的过蚀刻时间从沟槽的底部以及从侧壁14的顶部移除氧化层12，在沟槽的顶部留下暴露出的硅。
接下来，进行选择性外延硅生长步骤，其仅仅在暴露出的硅区域上生长硅，该区域包括沟槽的底部和沟槽侧壁的顶部。于是在沟槽的底部沉积硅基部16，并且在沟槽的顶部形成硅插塞18。在插塞18完全形成得靠近沟槽之后，硅停止在沟槽的基部的生长，留下空隙20在硅插塞18的下面和基部16上方的侧壁之间。
在具体的实例中，为了准备选择性生长步骤，清洗器件，之后在1050℃原位烘焙1分钟以移除原生氧化物。然后利用三氯硅烷(TCS、SiHCl3)作为前体、氢作为载体和40乇的总压力在1050℃进行选择性硅生长。
在沟槽的上方沉积一些过量的硅，因此使用干法蚀刻工艺来回蚀刻硅至沟槽停在氧化物硬掩模6上，得到图2所示的结构。
如熟悉技术的人员将意识到的，沟槽的形状和硅的台阶覆盖特性决定了沟槽中空隙20的尺寸。应当沉积足够的硅来填充沟槽的顶部，以便在回蚀刻期间不移除或打开插塞18。
然后处理继续以形成最终的FET。利用氧化物湿法蚀刻移除硬掩模层6。在第一主表面扩散P型主体区22，并在主体区22内的第一主表面处沉积n+源扩散24。使用未填充的沟槽能够允许在较高的温度、例如1100℃完成随后的处理，代替较低的温度，其可以是约675℃，适合于填充的沟槽。
由于将参考图4描述的原因，未掺杂地沉积插塞18。在可选实施例中，插塞18可以是原位掺杂的，即在生长期间。
沉积栅绝缘体26，之后是栅极28，该栅极28控制源扩散24和外延层4之间的导电，该外延层4穿过体区域22用作漂移区4。由高掺杂的衬底2形成漏极。顶栅绝缘体30围绕栅极并将其绝缘。源接触31连接至源区域和体区域22、24。
在该布置中，硅插塞18连接沟槽两侧上的体区域22，提高源接触28和体区域22之间的电连接，在硅空间(real estate)方面没有增加。而且，空隙20防止另外由填充的沟槽引起的困难。空隙引起比填充的沟槽更少的应力。而且，制造包括空隙的结构比用电介质填充沟槽容易得多。
当器件断开时，p型层10与n型漂移区结合会在漂移区中引起减少载流子的RESURF效应。
如图4所示，使用沟槽作为器件34边缘处的边缘终端。实际上，这可与有源区32中使用相同的沟槽组合，沟槽用于形成有源区32中的RESURF结构和边缘终端区34中的边缘终端结构，如图4所示。
在该优选的实施例中未掺杂地沉积插塞18，以便其可以用于边缘终端。有源区32中的插塞18可以与p型主体区22同时掺杂、背栅注入或分别掺杂。
在边缘终端区34中没有源扩散24，并且边缘主体区36在相邻的沟槽之间延伸。在边缘终端区34中未掺杂硅插塞18，由此在相邻的边缘主体区之间形成了高电阻连接。尽管图4示出了在边缘终端区中只有两个沟槽，但实际上可以有更多，于是在边缘终端区中有一系列串联电连接的边缘主体区36和未掺杂的硅插塞18。因此，可以将源接触28和漏极4之间的电压降落在边缘区上方，以防止在器件边缘处击穿。这获得了与现有技术WO-A-02/065552中相似的效应，而不需沉积在表面上的复杂高电阻层。
在第二实施例中，所使用的RESURF结构在漂移区中不是交替的n和p型区，而是SIPOS层。
参考图5，除了在第二实施例中没有进行汽相掺杂步骤外，与第一实施例中相同的工艺直至图1中所示的阶段。
接下来，利用各向异性间隔物蚀刻从沟槽的基部蚀刻掉绝缘层12。该绝缘层12形成最终器件中的外绝缘层。沉积半绝缘的多晶硅50，之后沉积由四乙基正硅酸酯形成的层(TEOS层)52，该层将形成最终器件中的沟槽绝缘层。在具体的实施例中，沉积这两层至300nm的厚度，但熟悉技术的人员将明白这些图可以改变。
然后以大过蚀刻进行氧化物间隔物蚀刻，以从沟槽的基部和沟槽的顶部蚀刻掉沟槽绝缘层52。用大的过蚀刻进行SIPOS回蚀刻，以从沟槽的顶部和沟槽的基部蚀刻掉SIPOS，然后短的氧化物湿法蚀刻从侧壁顶部移除氧化物层10，留下图5中所示的结构。注意，在氧化物湿法蚀刻步骤期间，还从沟槽边缘回蚀刻了少量氧化物硬掩模6。
然后如同在第一实施例中选择性淀积硅在沟槽基部形成硅基部16和在沟槽顶部形成硅插塞18。然后进行化学机械抛光以平坦化插塞18。进行干法蚀刻以进一步蚀刻沉积在与沟槽相邻的顶表面的露出部分上的硅。干法蚀刻之后是氧化物湿法蚀刻，以移除氧化物硬掩模6，得到图6中所示的器件。
然后如同在第一实施例中通过形成源区、主体区和栅极区一样，处理继续。
与常规的SIPOS结构相比的具体优点是最终器件中减小的应力。在现有技术中利用12微米深沟槽的结构裂缝是一个问题。
使用SIPOS提高了器件在使用时的性能，因为其能够自动调节来考虑电荷不平衡。
尽管在这里分别提出了SIPOS和气相掺杂的实施例，但如果需要的话，还可能组合SIPOS与气相掺杂。这可以通过包括第一实施例的气相掺杂步骤组合第一和第二实施例的步骤来简单地进行。
可选地，如现在将参考图7描述的，可根据第三实施例获得组合的结构。
在本发明的第三实施例中，如同在第一实施例中处理继续直至选择性地生长硅的步骤，进行较短时间的选择性生长硅以使得在侧壁14顶部上生长的硅70不遇到硅区70之间留下的间隙72。
接下来，在平坦化表面之前，接近沟槽沉积SIPOS 74，得到图7中所示的器件。
然后如同在前的实施例一样，处理继续。
尽管以上的描述涉及本发明对于沟槽FET的使用，但对于二极管可以通过仅仅省略源区24使用相同的方式。该方式还可以用于利用RESURF效应的其它的器件，例如双极晶体管和IGBT。
本发明可应用于p和n型器件，因此能够反转以上描述的导电类型。
外延生长的硅可以是单晶或多晶硅(多晶Si)。当未掺杂图4的边缘终端结构时，如果未掺杂的单晶硅的电阻率太低，则多晶Si是适合的。另一方面，为了提供对p型主体改善的连接或仅仅连接沟槽相对侧上的p层，掺杂的单晶硅是更适合的。
一旦阅读了本公开，其它改变和修改对于本领域技术人员来说将是显而易见的。这种改变和修改包含在半导体器件的设计、制造和使用方面已经公知的且除了或代替在此描述的特征外可使用的等效物和其它特征。尽管在该申请中对特征的特定组合制定了权利要求，但应当理解，公开的范围还包括或明显地或隐含地或其任一概括的任一新颖的特征或在此公开的特征的任一新颖的组合，无论是否如本发明减轻了任一个或所有的相同技术问题。申请人由此通知，对于任意的这种特征和/或这种特征的组合可在本申请或由此衍生的任意另外申请的审查期间制定新的权利要求。

Claims (14)

1.一种制造半导体器件的方法，包括：
(a)提供硅半导体主体(2、4)，其具有相对的第一和第二主表面(80、82)，在较高掺杂区(2)上方的第一主表面处具有较低掺杂区(4)，掺杂该较低掺杂区(4)和该较高掺杂区(2)以具有第一导电类型，该较低掺杂区(4)具有比该较高掺杂区(2)更低的掺杂；
(b)在该第一主表面(80)上定义具有开口(9)的掩模(6)；
(c)穿过掩模中的开口(9)形成沟槽(8)，该沟槽(8)穿过该较低掺杂区(4)朝着该较高掺杂区(2)从第一主表面(80)朝着该第二主表面(82)延伸；
(d)在该沟槽的侧壁和基部以及该第一主表面上沉积沟槽绝缘层(12、52)；
(e)从与该第一主表面相邻的该沟槽侧壁的顶部移除该沟槽绝缘层(12、52)，在该沟槽侧壁的顶部留下暴露出的硅(14)；以及
(f)在该暴露出的硅(14)上选择性地生长硅(18)，以在该沟槽的顶部生长硅并塞住该沟槽的顶部，
其中该方法进一步包括限定用于在半导体器件的工作状态耗尽该较低掺杂区(4)的结构(10、50、52、74)，以使该较低掺杂区(4)能够承受在该工作状态的电压。
2.根据权利要求1的方法，进一步包括步骤，掺杂该沟槽(8)的侧壁(10)以具有与该第一导电类型相反的第二导电类型，从而在沉积该沟槽绝缘层(12)之前形成用于耗尽该较低掺杂区的结构。
3.根据权利要求1或2的方法，进一步包括：
(g)在该第一主表面(80)处或与该第一主表面(80)相邻并与沟槽(8)相邻形成主体区(22)，半导体掺杂该主体区(22)以具有与该第一导电类型相反的第二导电类型。
4.根据权利要求3的方法，进一步包括步骤：
(h)在该第一主表面(80)处或与该第一主表面(80)相邻并与该主体区(22)接触形成半导体掺杂为具有第一导电类型的源区(24)；以及
(i)形成绝缘栅(28)，用于控制源区(24)和用作该漏极的较高掺杂区(2)之间通过该主体(22)的导电。
5.根据任一前述权利要求的方法，其中步骤(e)包括过蚀刻以从该沟槽(8)的基部和该第一主表面(80)以及与该第一主表面相邻的沟槽侧壁的顶部移除该沟槽绝缘层(12)，在该沟槽侧壁的顶部和该沟槽的基部留下暴露出的硅(14)。
6.根据任一前述权利要求的方法，进一步包括在该沟槽的侧壁上沉积半绝缘多晶硅(50、74)以形成用于耗尽该较低掺杂区的结构的步骤。
7.根据权利要求6的方法，进一步包括步骤，在步骤(c)之后：
在该沟槽的侧壁和顶表面上沉积外沟槽绝缘层(12)；
从该沟槽的基部移除该外沟槽绝缘层(12)；
之后是在该沟槽中沉积半绝缘多晶硅(50)的步骤和然后沉积沟槽绝缘层(52)的步骤；
其中过蚀刻的步骤(e)包括蚀刻该外绝缘层(12)、该半绝缘多晶硅(50)和该沟槽绝缘层(52)的一个或多个蚀刻步骤，以暴露出与该第一主表面相邻的沟槽的侧壁。
8.根据任一前述权利要求的方法，其中在步骤(f)中：
在该沟槽顶部暴露出的侧壁(14)上选择性地生长硅(70)，在相对侧壁上生长的硅(70)之间留下间隙；
在该第一主表面上沉积硅层，塞住该沟槽中的间隙(72)；
以及移除沉积在该第一主表面上的该硅层，留下硅层(74)塞住该间隙(72)。
9.一种半导体器件，包括：
硅半导体主体(2、4)，其具有相对的第一和第二主表面(80、82)，在较高掺杂区(2)上方具有较低掺杂区(4)，掺杂该较低掺杂区(4)和该较高掺杂区(2)以具有第一导电类型；
沟槽(8)，其穿过该较低掺杂区(4)朝着该较高掺杂区(2)从第一主表面(80)朝着该第二主表面(82)延伸；
硅插塞(18、72)，其塞在该沟槽(8)中的空隙(20)上方的沟槽顶部；以及
结构(10、50、52、74)，其用于在该半导体器件的工作状态耗尽该较低掺杂区，以使该较低掺杂区能够承受在该工作状态下的电压。
10.根据权利要求9的半导体器件，其中使与该沟槽的侧壁(10)相邻的该半导体掺杂成具有第二导电类型形成用于耗尽该较低掺杂区的结构。
11.根据权利要求9或10的半导体器件，进一步包括沿着沟槽侧壁延伸的一层半绝缘的多晶硅(52、74)，形成用于耗尽该较低掺杂区的结构，该半绝缘的多晶硅(52、74)与该沟槽下面的半导体电连接并且电连接至该沟槽顶部的硅插塞。
12.根据权利要求9至11任一项的半导体器件，具有有源区(32)和围绕该有源区的边缘终端区(34)，其中多个沟槽(8)形成在边缘终端区(34)中的边缘终端结构，掺杂成具有与该第一导电类型相反的第二导电类型的边缘主体区(36)在该边缘终端区(34)中的沟槽(8)之间延伸，并且未掺杂边缘终端区(34)中的沟槽中的硅插塞(18)，以在该沟槽(8)任一侧上的边缘主体区(36)之间形成高电阻通路。
13.根据权利要求12的半导体器件，包括在该有源区(32)中塞有硅插塞(18)的多个沟槽(8)，掺杂该有源区(32)中的沟槽(8)中的硅插塞(18)为导电的。
14.根据权利要求9至13任一项的半导体器件，进一步包括：
在该第一主表面处或与该第一主表面相邻并与沟槽相邻被半导体掺杂成为具有第二导电类型的主体区(22)；以及
在该第一主表面处或与该第一主表面相邻并与该主体区接触、掺杂成具有第一导电类型的半导体的源区(24)；以及
绝缘栅(28)，用于控制其穿过主体区(22)在该源区(24)和用作漏极的该较高掺杂区(2)之间的导电。
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