CN108122746A - 用于制造半导体器件和功率半导体器件的方法 - Google Patents

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Abstract

本发明公开了用于制造半导体器件和功率半导体器件的方法。一种用于制造半导体器件的方法包括：提供具有第一侧的半导体衬底；在半导体衬底中形成沟槽，沟槽具有底部和从底部向半导体衬底的第一侧延伸的侧壁；在沟槽的侧壁和底部上形成至少包括第一绝缘层和第二绝缘层的绝缘结构；在沟槽的下部部分中形成下部导电结构；移除沟槽的上部部分中的第二绝缘层而至少部分地留下沟槽的下部部分中的第二绝缘层；以及在沟槽的上部部分中形成上部导电结构，其中下部导电结构和上部导电结构中的至少一个包括金属、金属合金、金属硅化物或其组合。

Description

用于制造半导体器件和功率半导体器件的方法
技术领域
本文所描述的实施例涉及用于制造半导体器件和功率半导体器件的方法。
背景技术
集成到半导体器件中的导电结构需要与器件的其他部分电气绝缘以确保半导体器件的可靠运转。这样的导电结构的示例是场电极和栅极电极，其通过诸如氧化物层之类的绝缘层与半导体衬底绝缘。在沟槽MOSFET中，栅极电极和源极电极通常由掺杂的多晶硅形成。尽管高掺杂，电极的电阻率针对小的横向尺寸也可以变得非常高。高电阻率会限制沟槽和单元间距的收缩，并且尤其对于低电压MOSFET，高电阻率会限制RDS(on)降低。
由于可能发生以高频率开关施加到导电结构的电势，因此可能合期望的是，由具有低电阻率的材料形成导电结构或导电结构中的至少一些。然而，具有低电阻率的材料的使用可能降低用于随后的处理步骤的热预算。这对于由金属制成的场电极可能特别不利，因为场电极通常在形成栅极氧化物之前形成。栅极氧化物通常具有温度预算，这与在之前形成的金属电极不兼容。
鉴于以上情况，存在改进的需要。
发明内容
根据实施例，提供了一种用于制造半导体器件的方法。方法包括：提供具有第一侧的半导体衬底；在半导体衬底中形成沟槽，沟槽具有底部和从底部向半导体衬底的第一侧延伸的侧壁；在沟槽的侧壁和底部上形成至少包括第一绝缘层和第二绝缘层的绝缘结构；在沟槽的下部部分中形成下部导电结构；移除沟槽的上部部分中的第二绝缘层而至少部分地留下沟槽的下部部分中的第二绝缘层；以及在沟槽的上部部分中形成上部导电结构，其中下部导电结构和上部导电结构中的至少一个包括金属、金属合金、金属硅化物或其组合。
根据实施例，提供了一种功率半导体器件。功率半导体器件包括：具有第一侧的半导体衬底；形成在半导体衬底中的沟槽，沟槽具有底部和从底部向半导体衬底的第一侧延伸的侧壁；绝缘结构至少包括：覆盖沟槽的底部并且从沟槽的底部沿沟槽的侧壁向半导体衬底的第一侧延伸的第一绝缘层；以及在第一绝缘层上并且沿第一绝缘层向第二绝缘层的上端延伸的第二绝缘层，所述第二绝缘层的上端相对于半导体衬底的第一侧凹进，其中第一绝缘层和第二绝缘层由不同的材料制成，并且其中第二绝缘层的上端限定沟槽的下部部分的上端；沟槽的下部部分中的下部导电结构，其中第一和第二绝缘层中的每一个布置在下部导电结构与半导体衬底之间；以及沟槽的下部部分上方的上部部分中的上部导电结构，其中第一绝缘层布置在上部导电结构与半导体衬底之间。
本领域技术人员将在阅读以下详细描述时并且在查看随附各图时认识到附加的特征和优点。
附图说明
图中的组件未必按照比例，而是将重点放在说明本发明的原理上。而且，在图中，相似的参考符号指定对应的部分。在附图中：
图1A和1B在半导体衬底的截面视图中图示根据实施例的过程。
图2A至2F在半导体衬底的截面视图中图示根据实施例的另外的过程。
图3A至3D在半导体衬底的截面视图中图示根据实施例的另外的过程。
图4A至4G在半导体衬底的截面视图中图示根据实施例的另外的过程。
图5在半导体衬底的截面视图中图示根据实施例的另外的过程。
图6在半导体衬底的截面视图中图示根据实施例的另外的过程。
具体实施方式
在以下详细描述中，参考随附各图，其形成本文的部分，并且在其中通过图示的方式示出在其中可以实践本发明的具体实施例。在这方面，参考正描述的（一个或多个）图的取向而使用方向术语，诸如“顶部”、“底部”、“正面”、“背面”、“领先”、“落后”、“横向”、“竖直”等。这些术语意图涵盖除了与在图中所描绘的那些不同的取向之外的器件的不同取向。因为实施例的组件可以在数个不同的取向中定位，所以方向术语用于说明的目的并且绝不是限制性的。另外，诸如“第一”、“第二”等之类的术语也用于描述各种元件、区、区段等，并且也不意图是限制性的。贯穿本描述，相似的术语是指相似的元件。要理解的是，可以利用其他实施例，并且可以在不脱离本发明的范围的情况下做出结构或逻辑改变。以下详细描述因而不要以限制性含义来理解，并且本发明的范围由随附权利要求限定。被描述的实施例使用具体语言，其不应当被解释为限制随附权利要求的范围。
在本说明书中，将半导体衬底的第二表面视为由下部或背侧表面形成，而将第一表面视为由半导体衬底的上部、正面或主表面形成。第二表面和第一表面的该描述还可以包括埋覆导电层，其可以被路由至衬底的表面。在考虑到该取向的情况下，如在本说明书中使用的术语“上方”和“下方”因而描述结构特征相对于另一结构特征的相对位置。
术语“电气连接”和“被电气连接”描述两个元件之间的欧姆连接。
接着参考附图来描述一些实施例。通过解释本公开的方式来提供每一个示例，并且每一个示例不意在作为对本公开的限制。另外，被图示或描述为一个实施例的部分的特征可以使用在其他实施例上或与其他实施例结合使用以得出再另外的实施例。意图在于本描述包括这样的修改和变型。
在附图中图示的实施例主要关于功率半导体器件而不限于此。功率半导体器件典型地包括半导体衬底的上部或第一侧上的第一主电极和半导体衬底的下部或第二侧上的第二主电极。在第一主电极与第二主电极之间限定电流路径，所述电流路径跨形成在第一侧与第二侧之间的半导体衬底中的至少一个pn结延伸。电流路径可以通过还称为栅极电极的控制电极是可控制的。
图1A示出半导体衬底101。半导体衬底101可以具有第一侧101a。另外，半导体衬底101可以具有与第一侧101a相对的第二侧101b。根据实施例，半导体衬底101包括漂移区112，所述漂移区112可以是轻n掺杂的。在下文中，将半导体衬底称为衬底。
例如，衬底101可以由适合于制造半导体组件的任何半导体材料制成。这样的材料的示例包括而不限于以下各项：举几个例子，诸如硅（Si）之类的单质半导体材料，诸如碳化硅（SiC）或硅锗（SiGe）之类的IV族化合物半导体材料，诸如砷化镓（GaAs）、磷化镓（GaP）、磷化铟（InP）、氮化镓（GaN）、氮化铝镓（AlGaN）、磷化铟镓（InGaPa）或磷化铟镓砷（InGaAsP）之类的二元、三元或四元III-V半导体材料，以及诸如碲化镉（CdTe）和碲镉汞（HgCdTe）之类的二元或三元II-VI半导体材料。以上提到的半导体材料还称为同质结半导体材料。当组合两种不同的半导体材料时，形成异质结半导体材料。异质结半导体材料的示例包括而不限于以下各项：硅（SixC1-x）和SiGe异质结半导体材料。对于功率半导体应用，当前主要是Si、SiC、GaN材料被用于衬底101。另外，衬底101可以包括可以形成漂移区的外延生长的层。可以将诸如与漂移区形成pn结的p掺杂的体区之类的另外的掺杂区集成到衬底101中。
根据一些实施例，可以在半导体衬底101中形成至少一个沟槽120。特别地，可以在衬底101的漂移区中形成所述至少一个沟槽120。根据实施例，可以在衬底101中形成多个沟槽120。
可以例如通过在衬底101上，特别是在衬底101的第一侧101a上，形成硬掩模（未示出）或光致抗蚀剂（未示出）来形成所述至少一个沟槽，但不限于此。例如，可以通过沉积诸如氧化物之类的无机材料来形成硬掩模。示例是沉积TEOS（正硅酸乙酯）。可以在所沉积的无机材料上沉积光致抗蚀剂。可以通过光刻技术来移除光致抗蚀剂的对应于要形成的所述至少一个沟槽120的位置的部分，从而暴露所沉积的材料的对应于所述至少一个沟槽120的位置的部分。相应地，可以例如通过蚀刻来移除所沉积的材料的对应于所述至少一个沟槽120的所述部分以形成硬掩模。此后，可以移除光致抗蚀剂。可以通过将硬掩模用作蚀刻掩模来蚀刻半导体衬底101而形成所述至少一个沟槽120。
根据一些实施例，所述至少一个沟槽120可以具有底部120a和从底部120a向半导体衬底101的第一侧101a延伸的侧壁120b。所述至少一个沟槽120可以具有如下的深度：等于或大于0.1μm，特别地等于或大于0.5μm，典型地等于或大于1μm；和/或等于或小于15μm，特别地等于或小于3μm，典型地等于或小于1μm。特别地，所述至少一个沟槽120的深度可以取决于半导体器件的额定电压。对于低电压半导体器件，所述至少一个沟槽120的深度可以在从0.1μm至3μm的范围中。对于功率半导体器件，所述至少一个沟槽120的深度可以在从1μm到15μm的范围中。
另外，所述至少一个沟槽120可以具有如下的最小横向尺寸：等于或大于100nm，特别地等于或大于200nm，典型地等于或大于300nm；和/或等于或小于900nm，特别地等于或小于700nm，典型地等于或小于500nm。根据一些实施例，可以将所述至少一个沟槽120形成为具有至少2:1、特别地至少4:1的深度与最小横向延伸的纵横比。所述至少一个沟槽120的几何尺寸，特别是深度，典型地由最终器件的额定阻断电压支配。
如图1B中所示，可以形成绝缘结构123。可以在衬底101的第一侧101a上形成绝缘结构123。特别地，可以在所述至少一个沟槽120的侧壁120b和底部120a上形成绝缘结构123。绝缘结构123可以至少包括所述至少一个沟槽120的侧壁120b和底部120a上的第一绝缘层123a和第二绝缘层123b。第二绝缘层123b和第一绝缘层123a可以由不同的材料制成。
第一绝缘层123a可以覆盖沟槽120的底部并且可以从沟槽120的底部沿沟槽120的侧壁向半导体衬底101的第一侧101a延伸。第一绝缘层123a可以由第一绝缘材料形成例如，第一绝缘层123a可以通过氧化所述至少一个沟槽120的侧壁120b和底部来形成。
第一绝缘层123a可以由第一绝缘材料形成，所述第一绝缘材料可以例如沉积在半导体衬底101上和/或沟槽120中，特别地以便覆盖沟槽120的底部并且可以从沟槽120的底部沿沟槽120的侧壁向半导体衬底101的第一侧101a延伸。例如，可以通过CVD（化学气相沉积）、HTO CVD（高温氧化物CVD）、HDP CVD（高密度等离子体化学气相沉积）、TEOS（正硅酸乙酯）沉积、或PSG（硅酸磷玻璃）沉积、或BPSG（硼磷硅玻璃）沉积来沉积第一绝缘材料。第一绝缘材料可以是氧化物，诸如氧化硅、二氧化硅、氧化铪和氧化锆。另外，第一绝缘材料可以是经氧化和沉积的氧化物的组合，诸如二氧化硅。根据实施例，第一绝缘层123a可以充当栅极氧化物和/或栅极氧化物的部分。
第二绝缘层123b可以形成在至少所述至少一个沟槽120中的第一绝缘层123a上并且对其进行覆盖。特别地，第二绝缘层123b可以沿第一绝缘层123a向第二绝缘层123b的上端延伸。第二绝缘层123b可以由第二绝缘材料形成，所述第二绝缘材料可以例如沉积在第一绝缘层123a上。第二绝缘材料可以不同于第一绝缘材料和/或关于第一绝缘材料可选择性地蚀刻。特别地，第二绝缘材料可以是耐氧材料，特别地，对于氧扩散不可渗透的材料。例如，第二绝缘材料可以是氮化硅，并且第二绝缘层123b可以是氮化硅层。
根据一些实施例，绝缘结构123还可以包括第二绝缘层123b上的第三绝缘层123c。第三绝缘层123c可以形成在至少所述至少一个沟槽120中的第二绝缘层123b上并且对其进行覆盖。特别地，第三绝缘层123c可以沿第二绝缘层123b向第三绝缘层123c的上端延伸。第三绝缘层123c可以由第三绝缘材料形成，可以例如在第二绝缘层123b上沉积所述第三绝缘材料。第三绝缘材料可以不同于第二绝缘材料。例如，可以通过CVD（化学气相沉积）、HTOCVD（高温氧化物CVD）、HDP CVD（高密度等离子体化学气相沉积）、TEOS（正硅酸乙酯）沉积或PSG（硅酸磷玻璃）沉积、或BPSG（硼磷硅玻璃）沉积来沉积第三绝缘材料。第三绝缘材料可以是氧化物，诸如氧化硅。
根据一些实施例，绝缘结构123可以形成为这样以在所述至少一个沟槽120内保持空间125。特别地，绝缘结构123可以限定和定界所述至少一个沟槽120内的空间125。
如图2A中所示，可以在至少沟槽120的下部部分中形成下部导电结构131。特别地，可以至少部分地利用第一导电材料填充所述至少一个沟槽120的空间125的下部部分以用于在所述至少一个沟槽120的下部部分中形成下部导电结构131。例如，第一导电材料可以是具有低电阻率的材料，诸如金属。特别地，第一导电材料可以是金属或金属组成物，诸如TiN和W。替换地，第一导电材料可以是掺杂的（例如磷掺杂的）或未经掺杂的多晶半导体材料（诸如多晶Si）、掺杂的无定形硅、硅化钨、难熔金属硅化物、氮化钛、难熔金属和/或其组合。
另外，可以形成下部导电结构使得第一和第二绝缘层123a、123b中的每一个布置在下部导电结构131与半导体衬底101之间。根据实施例，第三绝缘层123c可以布置在下部导电结构131与半导体衬底101之间。例如，可以通过诸如XX之类的过程来沉积第一导电材料。在第一导电材料的沉积之后，可以从衬底的第一侧101a（例如通过化学机械平坦化（CMP）过程）以及所述至少一个沟槽120（例如通过蚀刻）移除过量的第一导电材料。在TiN和W的组成物是第一导电材料的情况下，可以执行可以对于TiN是选择性的W凹蚀以使W凹进。另外，可以执行NH4OH+H2O2比率TBD以移除所暴露的TiN。
如图2B中所示，可以移除沟槽120的上部部分中的第三绝缘层123c，而第三绝缘层123c可以至少部分地留在沟槽120的下部部分中。特别地，可以将第三绝缘层123c移除到使得经部分移除的第三绝缘层123c的上端可以在下部导电结构131的上端下方这样的程度。例如，可以通过湿法蚀刻来移除第三绝缘层123c，特别地通过具有各向同性速率的湿法蚀刻过程，诸如HF蒸汽或稀释HF溶液。根据实施例，可以对第二绝缘材料选择性地蚀刻第三绝缘材料以从第一绝缘层123a和第二绝缘层123b部分地移除第三绝缘层123c。
如图2C中所示，在已经移除所述至少一个沟槽120的上部部分中的第三绝缘层123c之后，可以在所述至少一个沟槽120中特别地在下部导电结构131上形成绝缘插入物126。例如，可以通过诸如氧化物之类的电介质材料122c在所述至少一个沟槽120上和/或中（特别地，在下部导电结构131上）的沉积来形成绝缘插入物126。根据一些实施例，完全沉积电介质材料122c。替换地，在第一导电材料是多晶半导体材料的情况下，可以氧化第一导电材料。
如图2D中所示，在电介质材料122c的沉积之后，可以例如通过化学机械平坦化（CMP）过程和/或蚀刻从衬底101的第一侧101a和所述至少一个沟槽120移除过量的电介质材料122c。
如图2E中所示，可以移除沟槽120的上部部分中的第二绝缘层123b，而第二绝缘层123b至少部分地留在沟槽120的下部部分中。另外，第二绝缘层123b的上端可以限定沟槽120的下部部分的上端。特别地，第二绝缘层123b的上端可以与绝缘插入物126的上端齐平。如图2E中所示，可以移除第三绝缘层123c，使得在已经移除沟槽120的上部部分中的第二绝缘层123b之后，第三绝缘层123c的上端在第二绝缘层123b的上端下方。根据实施例，第三绝缘层123c的上端相对于第二绝缘层123b的上端凹进。
根据一些实施例，可以在所述至少一个沟槽120中，特别地在绝缘插入物126上，沉积电介质层124。电介质层124可以是高质量电介质层，其稍后可以充当栅极氧化物。当实践一些实施例时，可以通过电介质层124来改进栅极氧化物的性能。
根据一些实施例，可以在沟槽120的上部部分中形成上部导电结构132。特别地，可以在绝缘插入物126上形成上部导电结构132。例如，可以至少部分地利用第二导电材料填充所述至少一个沟槽120的空间125的上部部分以用于在所述至少一个沟槽120的上部部分中形成上部导电结构132。第二导电材料可以是掺杂的，例如磷掺杂的，或未经掺杂的多晶半导体材料，诸如多晶Si、掺杂的无定形硅、硅化钨、难熔金属硅化物、氮化钛、难熔金属和/或其组合。替换地，第二导电材料可以是具有低电阻率的材料，诸如金属。特别地，第二导电材料可以是金属或金属组成物，诸如TiN和W。
类似于第一导电材料，在第二导电材料的沉积之后，可以例如通过化学机械平坦化（CMP）过程和/或蚀刻从衬底101的第一侧101a和所述至少一个沟槽120移除过量的第二导电材料。另外，所述至少一个沟槽120的上部部分，在其中形成上部导电结构132，可以在所述至少一个沟槽120的下部部分上方。另外，第一绝缘层123a可以布置在上部导电结构132与半导体衬底101之间。
根据实施例，移除沟槽120的上部部分中的第二绝缘层123b包括加宽沟槽120的上部部分中的空间。也就是说，可以通过第二绝缘层123b和/或第三绝缘层123c的移除来加宽所述至少一个沟槽120。相应地，上部导电结构132可以具有比下部导电结构131的横向宽度更大的横向宽度。
相应地，可以在移除所述至少一个沟槽120的上部部分中的第二绝缘层123b之前形成绝缘插入物126。另外，可以在移除沟槽120的上部部分中的第二绝缘层123b之前形成下部导电结构131。另外，可以在移除沟槽120的上部部分中的第二绝缘层123b之后在所述至少一个沟槽120的上部部分中形成上部导电结构132。
如图2E中所示，绝缘插入物126可以布置在下部导电结构131与上部导电结构132之间以将下部导电结构131与上部导电结构132电气绝缘。下部导电结构131可以形成场电极和/或上部导电结构132可以形成栅极电极。
如图2F中所示，半导体衬底101可以进一步包括漂移区112掺杂区114a。掺杂区114a可以包括源极区114和漂移区112与源极区114之间的体区113。根据实施例，可以形成掺杂区114a与所述至少一个沟槽120中的下部导电结构131之间的电气连接。相应地，当向掺杂区148（特别地向源极区114）施加诸如源极电势之类的某个电势时，该电势也可以施加于下部导电结构131。当实践实施例时，下部导电结构131可以处于与掺杂区114a相同的电势处，特别地处于与源极区114相同的电势处。
可以将掺杂剂注入到漂移区112中以形成具有与漂移区112的导电类型相反的导电类型的体区113。例如，当衬底101是n型半导体时，体区113可以掺杂有p型掺杂剂，并且反之亦然。体区113的掺杂可以导致半导体导电类型的改变，例如从n型到p型，并且反之亦然。根据实施例，掺杂剂，特别地用于体区113的注入，可以是硼（B），其可以以60keV注入到1.6E13/cm²的浓度。此后，可以执行热处理。例如，半导体器件100可以经受大约60分钟的大约1000℃的热处理（体驱动）。
另外，可以在其中形成体区113的至少一些区中形成源极区114。为了形成源极区114，可以执行通过包括光致抗蚀剂和图案化光致抗蚀剂的光刻方法进行的另外的图案化过程。根据实施例，用于源极区114的注入的掺杂剂可以是砷（As），其可以以30keV注入到3E15/cm²的浓度。根据实施例，源极区114的绝对掺杂剂浓度可以高于体区113中的掺杂剂浓度。此后，可以移除光致抗蚀剂和/或可以执行热处理。
相应地，可以提供包括栅极电极下方的场电极的功率半导体器件。根据实施例，场电极可以是金属电极。利用常用的制造过程，不可能提供由金属制成的场电极，因为随后的处理步骤，诸如栅极电极的形成，要求将恶化或甚至熔化金属场电极的金属的温度。尤其通过第一绝缘层123a的沉积，其可以稍后充当栅极电极，可以在沉积金属场电极之前执行要求高温度预算的处理步骤。因此，可以提供具有快速开关场电极的功率半导体器件。
特别地，本公开提供了一种用于制造半导体器件的方法，其中可以将栅极氧化过程移动到形成场电极之前。相应地，可以避免场电极的形成之后的高温过程。由此，可以使得能够使用金属场电极。
根据一些实施例，可以满足以下关系中的至少一个：第一导电材料和第二导电材料是相同的导电材料；第一导电材料和第二导电材料包括金属、金属合金、金属硅化物、掺杂的多晶硅或其组合；第一导电材料和第二导电材料属于不同的导电材料；第一导电材料包括金属、金属合金、金属硅化物或其组合，并且第二导电材料包括掺杂的多晶硅；以及第一导电材料包括掺杂的多晶硅，并且第二导电材料包括金属、金属合金、金属硅化物或其组合。在这些之中，包括金属、金属合金、金属硅化物或其组合的第一导电材料和包括掺杂的多晶硅的第二导电材料的组合可以特别有益。
图3A至3D示出本公开另外的实施例。图3A中所示的情形可以与图2B中所示的情形相似，除了形成下部导电结构331而不是图2A中所示的下部导电结构131。也就是说，可以执行参考图1至2B描述的一些或所有过程或未参考图1至2B描述的附加过程以得到图3A中所示的情形。可以通过针对下部导电结构131描述的过程和材料来形成下部导电结构331。
图3A示出可以移除沟槽120的上部部分中的第三绝缘层123c，而第三绝缘层123c可以至少部分地留在沟槽120的下部部分中。特别地，可以将第三绝缘层123c移除到使得经部分移除的第三绝缘层123c可以在下部导电结构131的上端下方这样的程度。例如，可以通过湿法蚀刻来移除第三绝缘层123c，特别地通过具有各向同性蚀刻速率的湿法蚀刻过程，诸如HF蒸汽或稀释HF溶液。根据实施例，可以对第二绝缘材料选择性地蚀刻第三绝缘材料以从第一绝缘层123a和第二绝缘层123b部分地移除第三绝缘层123c。
如图3B中所示，可以在已经移除所述至少一个沟槽120的上部部分中的第三绝缘层123c之后在所述至少一个沟槽120中特别地在下部导电结构331上形成绝缘插入物326。如本文所描述的，可以通过电介质材料122c的沉积和过量电介质材料122c的移除来形成绝缘插入物126。例如，可以通过诸如氧化物之类的电介质材料在所述至少一个沟槽120上（特别地，在下部导电结构331上）的沉积来形成绝缘插入物326。根据一些实施例，可以完全沉积电介质材料。替换地，在第一导电材料是多晶半导体材料的情况下，可以氧化第一导电材料。在电介质材料的沉积之后，可以例如通过化学机械平坦化（CMP）过程和/或蚀刻从衬底101的第一侧101a和所述至少一个沟槽120移除过量的电介质材料。
如图3C中所示，可以移除沟槽120的上部部分中的第二绝缘层123b，而第二绝缘层123b至少部分地留在沟槽120的下部部分中。另外，第二绝缘层123b的上端可以限定沟槽120的下部部分的下端。特别地，第二绝缘层123b的上端可以与绝缘插入物126的上端齐平。如图2E中所示，可以移除第三绝缘层123c，使得在移除沟槽120的上部部分中的第二绝缘层123b之后，第三绝缘层123c的上端在第二绝缘层123b的上端下方。
图3C示出下部导电结构331和绝缘插入物326可以用于以便具有不同的宽度。特别地，可以形成下部导电结构331以具有第一宽度w1。可以形成绝缘插入物326以具有第二宽度w2。第二宽度w2可以大于第一宽度w1。特别地，第二宽度w2可以以第三绝缘层123c沿第一宽度w1的方向的横向延伸的量而大于第一宽度w1。
另外，移除沟槽120的上部部分中的第二绝缘层123b包括加宽沟槽120的上部部分中的空间。也就是说，可以通过第二绝缘层123b和/或第三绝缘层123c的移除来加宽所述至少一个沟槽120。相应地，形成在所述至少一个沟槽120的相对部分上的第一绝缘层123a可以通过第三宽度w3分离，所述第三宽度w3可以大于第一宽度w1和第二宽度w2。特别地，第三宽度w3可以以第二绝缘层123b沿第一宽度w1的方向的横向延伸的量而大于第一第二宽度w2。
如图3D中所示，可以在所述至少一个沟槽120中（特别地，在绝缘插入物326上）沉积电介质层324。电介质层324还可以沉积在衬底101的第一侧101a上。虽然可以从衬底101的第一侧101a和/或所述至少一个沟槽120的侧壁120b移除电介质层124，但是电介质层324可以留在衬底101的第一侧101a和/或所述至少一个沟槽120的侧壁120b上。电介质层324可以是高质量电介质层，其可以稍后充当栅极氧化物。当实践一些实施例时，可以通过电介质层324改进栅极氧化物的性能。
另外，可以在沟槽120的上部部分中形成上部导电结构332。上部导电结构332可以通过针对上部导电结构132所描述的过程和材料来形成，而上部导电结构332可以由多于一个子结构形成。
例如，上部导电结构332可以包括第一导电子结构332a和第二导电子结构332b。第一导电子结构332a可以形成为以便覆盖绝缘插入物326和/或所述至少一个沟槽120的侧壁120b。当存在电介质层324时，第一导电子结构332a可以形成为以便覆盖绝缘插入物326和/或所述至少一个沟槽120的侧壁120b上的电介质层324。第一导电子结构332a可以具有上端，所述上端可以布置成低于衬底101的第一侧101a。
第二导电子结构332b可以形成为以便具有与第一导电子结构332a的上端齐平的上端。第一导电子结构332a和第二导电子结构332b可以通过不同的材料和/或不同的过程形成。例如，第一导电子结构332a可以由具有比第二导电子结构332b更高的电导率的材料形成。当实践实施例时，可以增加充当栅极电极的上部导电结构332的性能。
在图3D中所示的情形之后，可以执行参考图2F描述的过程。特别地，可以通过掺杂剂的注入来形成体区113和源极区114。
图4A至4G示出本公开的另外的实施例。参考图1A和1B描述的过程可以在图4A中所示的情形之前。如图4A中所示，可以在所述至少一个沟槽120中形成牺牲结构427。特别地，可以通过在所述至少一个沟槽120和/或衬底101的第一侧101a中沉积牺牲材料来形成牺牲结构427。例如，牺牲材料可以是和/或包括碳和/或抗蚀剂材料。在牺牲材料的沉积之后，可以例如通过化学机械平坦化（CMP）过程或蚀刻从衬底的第一侧101a移除过量的牺牲材料。
如图4B中所示，可以至少部分地移除牺牲结构427。特别地，可以至少部分地移除牺牲结构427使得牺牲结构427的上端与衬底101的第一侧101a齐平。例如，可以通过蚀刻（特别地，湿法蚀刻）来移除牺牲结构427。
另外，可以至少部分地移除第三绝缘层123c。特别地，可以至少部分地移除第三绝缘层123c使得第三绝缘层123c的上端与衬底101的第一侧101a和/或牺牲结构427的上端齐平。例如，可以通过蚀刻（特别地，湿法蚀刻）来移除第三绝缘层123c。
如图4C中所示，可以在衬底101中形成掺杂区114a。掺杂区114a可以包括体区113。特别地，可以将掺杂剂注入到漂移区112中以形成具有与漂移区112的导电类型相反的导电类型的体区113。例如，当衬底101是n型半导体时，体区113可以掺杂有p型掺杂剂，并且反之亦然。体区113的掺杂可以导致半导体导电类型的改变，例如从n型到p型，并且反之亦然。根据实施例，掺杂剂，特别地用于体区113的注入，可以是硼（B），其可以以60keV注入到1.6E13/cm²的浓度。此后，可以执行热处理。例如，半导体器件100可以经受大约60分钟的大约1000℃的热处理（体驱动）。
如图4D中所示，可以在其中形成体区113的至少一些区中形成源极区114。为了形成源极区114，可以执行通过包括光致抗蚀剂和图案化光致抗蚀剂的光刻方法进行的另外的图案化过程。根据实施例，用于源极区114的注入的掺杂剂可以是砷（As），其可以以30keV注入到3E15/cm²的浓度。根据实施例，源极区114的绝对掺杂剂浓度可以高于体区113中的掺杂剂浓度。此后，可以移除光致抗蚀剂和/或可以执行热处理。
此后，如图4E中所示，可以移除牺牲结构427。可以例如通过诸如湿法蚀刻之类的蚀刻来移除牺牲结构427。
如图4F中所示，可以在所述至少一个沟槽120的下部部分中沉积下部导电结构431。下部导电结构431由针对下部导电结构131和/或下部导电结构331所描述的过程和材料形成。
如图4G中所示，还可以移除沟槽120的上部部分中的第三绝缘层123c，而第三绝缘层123c可以至少部分地留在沟槽120的下部部分中。可以如参考图2B所描述的那样执行沟槽120的上部部分中的第三绝缘层123c的移除。
此后，可以执行参考图2C至2D描述的一些或全部过程或未参考图2C至2D描述的附加过程，和/或可以执行参考图3B至3D描述的一些或全部过程或未参考图3B至3D描述的附加过程。
图5示出根据本公开的另外的实施例。如图5中所示，下部导电结构531和上部导电结构532可以连接并且形成共同导电结构530。下部导电结构531可以通过针对下部导电结构131、下部导电结构331和/或下部导电结构431描述的相同或类似的过程和材料形成。上部导电结构532可以通过针对上部导电结构132和/或下部导电结构331描述的相同或类似的过程和材料形成。然而，下部导电结构531和上部导电结构532可以在共同过程中形成以形成从所述至少一个沟槽120的下部部分向上部部分延伸的共同导电结构530。特别地，共同导电结构530可以包括所述至少一个沟槽120的下部部分与上部部分之间的过渡处的台阶533。
例如，可以在移除沟槽120的上部部分中的第二绝缘层123b之后形成共同导电结构530，即下部导电结构531和上部导电结构532。替换地，可以在分离的过程中形成下部导电结构531和上部导电结构532，所述分离的过程导致例如下部导电结构531和上部导电结构532的机械和/或电气连接。在该上下文中，可以将共同导电结构530理解为由电气和/或机械连接到彼此的下部导电结构531和上部导电结构532组成。
根据实施例，一种功率半导体器件包括：具有第一侧101a的半导体衬底101；在半导体衬底101中形成的至少一个沟槽120，所述至少一个沟槽120具有底部120a和从底部120a向半导体衬底101的第一侧101a延伸的侧壁120b；至少包括第一绝缘层123a和第二绝缘层123b的绝缘结构123，所述第一绝缘层123a覆盖沟槽120的底部并且从沟槽120的底部沿沟槽120的侧壁向半导体衬底101的第一侧101a延伸，所述第二绝缘层123b在第一绝缘层123a上并且沿第一绝缘层123a向第二绝缘层123b的上端延伸，所述第二绝缘层123b的上端相对于半导体衬底101的第一侧101a凹进，其中第一绝缘层123a和第二绝缘层123b由不同材料组成，并且其中第二绝缘层123b的上端限定沟槽120的下部部分的上端；以及包括沟槽120的下部部分中的下部导电结构531和下部部分上方的沟槽120的上部部分中的上部导电结构532的共同导电结构530，其中第一和第二绝缘层123a、123b中的每一个布置在下部导电结构531与半导体衬底101之间，其中第一绝缘层123a布置在上部导电结构532与半导体衬底101之间，特别地其中下部导电结构531和上部导电结构532电气和/或机械连接到彼此。
图6示出根据本公开的另外的实施例。虽然下部导电结构131、331、431可以具有由第三绝缘层123c大体限定的形状，即具有大体笔直的侧壁，但是可以形成下部导电结构631使得其侧壁可以与第三绝缘层123c和第二绝缘层123b接触。当实践实施例时，可以形成与栅极电极分离的台阶式场电极。
为了形成下部导电结构631，可以在所述至少一个沟槽120中和/或衬底101的第一侧101a中沉积第一导电材料。此后，可以从衬底的第一侧101a（例如通过化学机械平坦化（CMP）过程）和所述至少一个沟槽120（例如通过蚀刻）移除过量的第一导电材料。另外，可以移除所述至少一个沟槽120的上部部分中的第三绝缘层123c并且部分地移除所述至少一个沟槽120的下部部分中的第三绝缘层123c，使得第三绝缘层123c的上端相对于第二绝缘层123b的上端凹进。另外，可以在所述至少一个沟槽120的下部部分中形成下部导电结构631，使得下部导电结构631从第三绝缘层123c的上端的下方向第三绝缘层123c的上端的上方延伸。
特别地，下部导电结构631可以与第三绝缘层123c的上端上方的第二绝缘层123b接触。由此，可以形成下部导电结构631的台阶式部分。另外，可以在所述至少一个沟槽120中，特别地在下部导电结构631上，形成绝缘插入物626。可以形成绝缘插入物626使得绝缘插入物126的下端与下部导电结构631的上端接触。特别地，可以形成绝缘插入物626使得绝缘插入物126的下端的整个表面与下部导电结构631的上端的整个表面接触。除下部导电结构631和绝缘插入物626的该配置之外，也可以通过针对绝缘插入物126和/或绝缘插入物426描述的相同的或类似的过程和材料来形成绝缘插入物626。
此后，可以执行参考图2E和2F描述的一些或全部过程或未参考图2E至2F描述的附加过程，和/或可以执行参考图3D描述的一些或全部过程或未参考图3D描述的附加过程。替换地或此外，可以在形成下部导电结构631之前执行参考图4A至4E描述的一些或全部过程或未参考图4A至4E描述的附加过程。当如参考图4E描述的那样形成下部导电结构631时，也可以执行参考图4F描述的附加过程。
根据一些实施例，可以形成源极金属化物。可以暴露和/或部分地蚀刻体区113的区以执行体接触注入，其可以增加接触区域中的p型掺杂剂用于形成源极金属化物。例如，可以使用以15keV的BF2来将p型掺杂剂注入到1E15/cm²的浓度。此后，可以执行退火过程，例如在975℃下达30s。当实践实施例时，可以在掺杂区与源极金属化物之间形成接触电阻。
为了形成源极金属化物，可以溅射TiTiN（钛-氮化钛）。可以在TiTiN层下方形成TiSi（硅化钛）层。可以在TiN层上形成W层（钨层）。例如，可以形成W层以具有如下厚度：等于或大于400nm和/或等于或小于600nm、典型地等于大约500nm。此后，可以通过光刻方法图案化W层和/或可以等离子体蚀刻W层和TiTiN层。在图案化之后，可以完成源极金属化。特别地，源极金属化物可以接触下部导电结构131、331、431、631和掺杂区114a。根据实施例，可以形成体区113和/或源极区114与所述至少一个沟槽120中的下部导电结构131、331、431、631中的至少一些之间的电气连接。当实践实施例时，下部导电结构可以形成相应场电极，其促进漂移区的耗尽（特别是在功率器件的阻断模式下）。
另外，可以形成栅极金属化物以用于提供到所述至少一个沟槽120中的上部导电结构132、332、532和/或在其之间的电气连接。特别地，可以在源极金属化物旁边或下方形成栅极金属化物使得绝缘层设置在其间，和/或可以在源极金属化物中形成开口以至少部分地暴露上部导电结构132、332、532。
如本文所使用的，术语“具有”、“含有”、“包含”、“包括”等是开放式术语，其指示所陈述的元件或特征的存在，但是不排除附加的元件或特征。冠词“一”、“一个”和“该”意图包括复数以及单数，除非上下文清楚地另外指示。
考虑到变化和应用的以上范围，应当理解的是，本发明不受前述描述限制，也不受附图限制。而是，本发明仅由随附权利要求及其法律等同物限制。

Claims (28)

1.一种用于制造半导体器件的方法，所述方法包括：
提供具有第一侧的半导体衬底；
在半导体衬底中形成沟槽，沟槽具有底部和从底部向半导体衬底的第一侧延伸的侧壁；
在沟槽的侧壁和底部上形成至少包括第一绝缘层和第二绝缘层的绝缘结构；
在沟槽的下部部分中形成下部导电结构；
移除沟槽的上部部分中的第二绝缘层而至少部分地留下沟槽的下部部分中的第二绝缘层；以及
在沟槽的上部部分中形成上部导电结构，
其中下部导电结构和上部导电结构中的至少一个包括金属、金属合金、金属硅化物或其组合。
2.权利要求1所述的方法，其中形成所述绝缘结构使得第一绝缘层覆盖底部并且从沟槽的底部向半导体衬底的第一侧延伸，并且使得第二绝缘层形成在至少在沟槽中的第一绝缘层上并且对其进行覆盖，其中第二绝缘层和第一绝缘层由不同的材料组成。
3.权利要求1所述的方法，其中绝缘结构还包括第二绝缘层上的第三绝缘层，方法还包括：
移除沟槽的上部部分中的第三绝缘层而至少部分地留下沟槽的下部部分中的第三绝缘层。
4.权利要求3所述的方法，其中移除第三绝缘层，使得在已经移除沟槽的上部部分中的第二绝缘层之后第三绝缘层的上端在第二绝缘层的上端下方。
5.权利要求3所述的方法，还包括：
在已经移除沟槽的上部部分中的第三绝缘层之后并且在移除沟槽的上部部分中的第二绝缘层之前在下部导电结构上形成绝缘插入物。
6.权利要求5所述的方法，其中通过在沟槽上和/或中沉积电介质材料来形成绝缘插入物。
7.权利要求1所述的方法，其中在移除沟槽的上部部分中的第二绝缘层之前形成下部导电结构，并且其中在移除沟槽的上部部分中的第二绝缘层之后在沟槽的上部部分中形成上部导电结构。
8.权利要求1所述的方法，其中在共同过程中形成下部导电结构和上部导电结构以形成共同导电结构，所述共同导电结构从沟槽的下部部分向上部部分延伸，其中共同导电结构包括沟槽的下部部分与上部部分之间的过渡处的台阶。
9.权利要求1所述的方法，其中绝缘结构还包括第二绝缘层上的第三绝缘层，其中方法还包括：
移除沟槽的上部部分中的第三绝缘层和部分地移除沟槽的下部部分中的第三绝缘层，使得第三绝缘层的上端相对于第二绝缘层的上端凹进；以及
在沟槽的下部部分中形成下部导电结构，使得下部导电结构从第三绝缘层的上端下方向第三绝缘层的上端上方延伸。
10.权利要求9所述的方法，其中下部导电结构与第三绝缘层的上端上方的第二绝缘层接触。
11.权利要求1所述的方法，其中绝缘结构限定沟槽内的空间并对其进行定界，其中移除沟槽的上部部分中的第二绝缘层包括加宽沟槽的上部部分中的空间，方法还包括：
至少部分地利用第一导电材料填充沟槽的空间的下部部分以在沟槽的下部部分中形成下部导电结构；以及
至少部分地利用第二导电材料填充沟槽的空间的上部部分以在沟槽的上部部分中形成上部导电结构。
12.权利要求11所述的方法，其中以下中的一个：
第一导电材料和第二导电材料是相同的导电材料；
第一导电材料和第二导电材料包括金属、金属合金、金属硅化物、掺杂的多晶硅或其组合；
第一导电材料和第二导电材料属于不同的导电材料；
第一导电材料包括金属、金属合金、金属硅化物或其组合，并且第二导电材料包括掺杂的多晶硅；以及
第一导电材料包括掺杂的多晶硅，并且第二导电材料包括金属、金属合金、金属硅化物或其组合。
13.权利要求1所述的方法，其中形成绝缘结构包括：
氧化沟槽的侧壁和底部以形成第一绝缘层，第一绝缘层由第一绝缘材料形成；
在第一绝缘层上沉积第二绝缘材料以形成第二绝缘层，第二绝缘材料不同于第一绝缘材料并且关于第一绝缘材料可选择性地蚀刻；以及
在第二绝缘层上沉积第三绝缘材料以形成第三绝缘层。
14.权利要求13所述的方法，其中通过CVD（化学气相沉积）、HTO CVD（高温氧化物CVD）、HDP CVD（高密度等离子体化学气相沉积）、TEOS（正硅酸乙酯）沉积、PSG（硅酸磷玻璃）沉积、或BPSG（硼磷硅玻璃）沉积来沉积第三绝缘材料。
15.权利要求13所述的方法，其中第二绝缘材料是对氧扩散不可渗透的耐氧材料。
16.权利要求13所述的方法，其中第二绝缘材料是氮化硅，并且第二绝缘层是氮化硅层。
17.权利要求3所述的方法，还包括：
对第二绝缘材料选择性地蚀刻第三绝缘材料以从第一绝缘层和第二绝缘层部分地移除第三绝缘层。
18.权利要求1所述的方法，其中沟槽具有至少2:1的深度与最小横向延伸的纵横比。
19.权利要求1所述的方法，还包括：
在半导体衬底中形成掺杂区；以及
在掺杂区与沟槽中的下部导电结构之间形成电气连接。
20.一种功率半导体器件，包括：
具有第一侧的半导体衬底；
形成在半导体衬底中的沟槽，沟槽具有底部和从底部向半导体衬底的第一侧延伸的侧壁；
绝缘结构，至少包括：
覆盖沟槽的底部并且从沟槽的底部沿沟槽的侧壁向半导体衬底的第一侧延伸的第一绝缘层；以及
在第一绝缘层上并且沿第一绝缘层向第二绝缘层的上端延伸的第二绝缘层，所述第二绝缘层的上端相对于半导体衬底的第一侧凹进，
其中第一绝缘层和第二绝缘层由不同的材料组成，并且
其中第二绝缘层的上端限定沟槽的下部部分的上端；
沟槽的下部部分中的下部导电结构，其中第一和第二绝缘层中的每一个布置在下部导电结构与半导体衬底之间；以及
沟槽的下部部分上方的上部部分中的上部导电结构，其中第一绝缘层布置在上部导电结构与半导体衬底之间。
21.权利要求20所述的功率半导体器件，其中上部导电结构具有比下部导电结构的横向宽度更大的横向宽度。
22.权利要求20所述的功率半导体器件，其中绝缘结构还包括在第二绝缘层上并且沿第二绝缘层向第三绝缘层的上端延伸的第三绝缘层，其中第三绝缘层包括与第二绝缘层的材料不同的材料，其中第一、第二和第三绝缘层中的每一个布置在下部导电结构与半导体衬底之间。
23.权利要求22所述的功率半导体器件，其中第三绝缘层的上端相对于第二绝缘层的上端凹进。
24.权利要求22所述的功率半导体器件，还包括：
布置在下部导电结构与上部导电结构之间的绝缘插入物，其中绝缘插入物将下部导电结构与上部导电结构电气绝缘。
25.权利要求22所述的功率半导体器件，其中下部导电结构和上部导电结构连接并且形成共同导电结构。
26.权利要求20所述的功率半导体器件，其中：
上部导电结构形成栅极电极；
下部导电结构形成场电极；并且
其中半导体衬底还包括：
漂移区；
源极区；以及
漂移区与源极区之间的体区。
27.权利要求20所述的功率半导体器件，其中绝缘结构限定沟槽内的空间并对其进行定界，其中至少部分地利用第一导电材料填充沟槽的空间的下部部分以在沟槽的下部部分中形成下部导电结构，并且其中至少部分地利用第二导电材料填充沟槽的空间的上部部分以在沟槽的上部部分中形成上部导电结构。
28.权利要求27所述的功率半导体器件，其中以下中的一个：
第一导电材料和第二导电材料是相同的导电材料；
第一导电材料和第二导电材料包括金属、金属合金、金属硅化物、掺杂的多晶硅或其组合；
第一导电材料和第二导电材料属于不同的导电材料；
第一导电材料包括金属、金属合金、金属硅化物或其组合，并且第二导电材料包括掺杂的多晶硅；以及
第一导电材料包括掺杂的多晶硅，并且第二导电材料包括金属、金属合金、金属硅化物或其组合。
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10854759B2 (en) * 2016-04-01 2020-12-01 Diodes Incorporated Trenched MOS gate controlled rectifier
EP3435420B1 (en) 2017-07-26 2023-05-17 Infineon Technologies Austria AG Transistor device with a rectifier element between a field electrode and a source electrode
US11469313B2 (en) * 2020-01-16 2022-10-11 Ipower Semiconductor Self-aligned trench MOSFET and IGBT structures and methods of fabrication
CN114141698A (zh) * 2020-09-04 2022-03-04 盛合晶微半导体(江阴)有限公司 半导体结构及其制备方法
CN114743879A (zh) * 2022-04-02 2022-07-12 捷捷微电(上海)科技有限公司 一种分离栅mosfet的制作方法

Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1549328A (zh) * 2003-05-23 2004-11-24 南亚科技股份有限公司 改进位元线和位元线接触短路的结构与方法
US20050145936A1 (en) * 2003-10-30 2005-07-07 Infineon Technologies Ag Power transistor arrangement and method for fabricating it
CN1794434A (zh) * 2004-11-26 2006-06-28 因芬尼昂技术股份公司 在半导体本体内制造接触孔的方法以及半导体结构
CN1947261A (zh) * 2004-03-31 2007-04-11 皇家飞利浦电子股份有限公司 沟槽半导体器件及其制造方法
US20080150021A1 (en) * 2004-03-10 2008-06-26 Nxp B.V. Trench-Gate Transistors and Their Manufacture
KR20090052066A (ko) * 2007-11-20 2009-05-25 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 및 그의 형성 방법
US20090218618A1 (en) * 2008-03-03 2009-09-03 Infineon Technologies Austria Ag Semiconductor device and method for forming same
CN101794817A (zh) * 2003-12-30 2010-08-04 飞兆半导体公司 功率半导体器件及制造方法
CN203242636U (zh) * 2013-03-15 2013-10-16 英飞凌科技奥地利有限公司 一种半导体器件
US20140167145A1 (en) * 2012-12-18 2014-06-19 Kabushiki Kaisha Toshiba Semiconductor device
CN104022043A (zh) * 2014-06-16 2014-09-03 中航（重庆）微电子有限公司 带有分裂栅的沟槽式功率mosfet及制备方法
US20140319606A1 (en) * 2013-04-26 2014-10-30 Anup Bhalla Shielded gate trench (sgt) mosfet devices and manufacturing processes
CN104465348A (zh) * 2013-09-13 2015-03-25 株式会社东芝 半导体装置的制造方法
CN105374744A (zh) * 2014-08-12 2016-03-02 格罗方德半导体公司 形成用于半导体装置的接点结构的方法及生成的装置
US20160190265A1 (en) * 2014-12-12 2016-06-30 Alpha And Omega Semiconductor Incorporated Split-gate trench power mosfet with protected shield oxide

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4367523B2 (ja) * 2007-02-06 2009-11-18 ソニー株式会社 絶縁ゲート電界効果トランジスタ及びその製造方法
JP2009135360A (ja) * 2007-12-03 2009-06-18 Renesas Technology Corp 半導体装置およびその製造方法
US8252647B2 (en) * 2009-08-31 2012-08-28 Alpha & Omega Semiconductor Incorporated Fabrication of trench DMOS device having thick bottom shielding oxide
JP5627494B2 (ja) * 2011-02-09 2014-11-19 株式会社東芝 半導体装置およびその製造方法
JP2013065774A (ja) * 2011-09-20 2013-04-11 Toshiba Corp 半導体装置およびその製造方法
US8642425B2 (en) 2012-05-29 2014-02-04 Semiconductor Components Industries, Llc Method of making an insulated gate semiconductor device and structure
US9059256B2 (en) 2012-09-13 2015-06-16 Infineon Technologies Ag Method for producing a controllable semiconductor component
JP5799046B2 (ja) * 2013-03-22 2015-10-21 株式会社東芝 半導体装置
JP6203697B2 (ja) 2014-09-30 2017-09-27 株式会社東芝 半導体装置およびその製造方法

Patent Citations (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1549328A (zh) * 2003-05-23 2004-11-24 南亚科技股份有限公司 改进位元线和位元线接触短路的结构与方法
US20050145936A1 (en) * 2003-10-30 2005-07-07 Infineon Technologies Ag Power transistor arrangement and method for fabricating it
CN101794817A (zh) * 2003-12-30 2010-08-04 飞兆半导体公司 功率半导体器件及制造方法
US20080150021A1 (en) * 2004-03-10 2008-06-26 Nxp B.V. Trench-Gate Transistors and Their Manufacture
CN1947261A (zh) * 2004-03-31 2007-04-11 皇家飞利浦电子股份有限公司 沟槽半导体器件及其制造方法
CN1794434A (zh) * 2004-11-26 2006-06-28 因芬尼昂技术股份公司 在半导体本体内制造接触孔的方法以及半导体结构
KR20090052066A (ko) * 2007-11-20 2009-05-25 주식회사 하이닉스반도체 반도체 소자의 콘택 플러그 및 그의 형성 방법
US20090218618A1 (en) * 2008-03-03 2009-09-03 Infineon Technologies Austria Ag Semiconductor device and method for forming same
US20140167145A1 (en) * 2012-12-18 2014-06-19 Kabushiki Kaisha Toshiba Semiconductor device
CN203242636U (zh) * 2013-03-15 2013-10-16 英飞凌科技奥地利有限公司 一种半导体器件
US20140319606A1 (en) * 2013-04-26 2014-10-30 Anup Bhalla Shielded gate trench (sgt) mosfet devices and manufacturing processes
CN104465348A (zh) * 2013-09-13 2015-03-25 株式会社东芝 半导体装置的制造方法
CN104022043A (zh) * 2014-06-16 2014-09-03 中航（重庆）微电子有限公司 带有分裂栅的沟槽式功率mosfet及制备方法
CN105374744A (zh) * 2014-08-12 2016-03-02 格罗方德半导体公司 形成用于半导体装置的接点结构的方法及生成的装置
US20160190265A1 (en) * 2014-12-12 2016-06-30 Alpha And Omega Semiconductor Incorporated Split-gate trench power mosfet with protected shield oxide

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
王立东等: "p-GaN栅结构GaN HEMT的场板结构研究 ", 《半导体技术》 *

Also Published As

Publication number Publication date
US10236352B2 (en) 2019-03-19
KR20180061055A (ko) 2018-06-07
DE102017127856B4 (de) 2024-02-29
DE102017127856A1 (de) 2018-05-30
CN108122746B (zh) 2022-03-04
US20180151676A1 (en) 2018-05-31
KR102068091B1 (ko) 2020-01-20
US9812535B1 (en) 2017-11-07

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