CN203242636U - 一种半导体器件 - Google Patents
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Abstract
本实用新型公开了一种半导体器件,包括:半导体本体;半导体本体中的单元区域和环绕单元区域的边缘区域，其中单元区域包括至少一个沟槽场效应晶体管结构，沟槽场效应晶体管结构包括漏极区，漂移区，源极区，本体区,延伸穿过源极区与本体区并进入漂移区的沟槽,其中沟槽包括与半导体本体绝缘的第一栅极区；层间介电层；形成在边缘区域上并且与第一栅极区电连接的栅极条；插塞金属，其中插塞金属延伸穿过层间介电层中的接触孔并且电连接源极金属和源极区及本体区；并且其中插塞金属沿着层间介电层延伸进入边缘区域，插塞金属的至少一部分被配置成位于栅极条和漏极区之间用于屏蔽并且被配置成通过绝缘层与栅极条绝缘。
Description
技术领域
本实用新型涉及半导体器件制造领域，特别涉及一种半导体器件。
背景技术
现如今,低压功率晶体管经常被实现为双多沟槽晶体管,其在沟槽内具有位于栅电极下方的保护电极。对于各种应用例如直流/直流转换器,存在增加功率晶体管转换速度的趋势。因此，使此类器件的电容最小化是很重要的，尤其是栅漏电容CGD 限制了转换损失。CGD 由晶体管单元的栅-漏重叠控制，该晶体管单元是形成所述单元区域的基本部分。为了使单元场中的栅电极与栅极焊盘相连接，提供一典型地环绕所述单元场的栅极条。并且，栅极指能够将单元区域化分成不同的部分来缩短沟槽中栅电流的路径，进而减小栅极电阻。 然而，栅极条和栅极指覆盖所述n-epi层，该n-epi层也形成了所述晶体管单元的漂移区并且典型地通过n型高掺杂的衬底连接到漏电极。因此，栅极条，栅极指和栅极焊盘增加了额外的电容CGD，其必须被最小化。
在专利文献CN1445861A中，如图1所示，多晶硅场板11填充了终止区中的整个沟槽并且延伸至表面17，在那里连接到源极金属21。所述表面上的该场板也被提供在栅极条（指和焊盘）20或栅连接多晶硅14的下方并且由于栅连接多晶硅14位于源极电势上而将其与漏极电势屏蔽开。
然而，多晶硅层17和14 在所述表面上提供额外的外形，这需要较厚的绝缘体19并且降低了对硅接触的准确度。另外，每个多晶硅层都需要一层额外的掩模，这导致额外的成本。
实用新型内容
为了避免这些缺陷，本实用新型提供一种半导体器件,该器件包括:半导体本体;所述半导体本体中的单元区域和环绕所述单元区域的边缘区域，其中所述单元区域包括至少一个沟槽场效应晶体管结构，该沟槽场效应晶体管结构包括与所述半导体本体的第一表面邻接的漏极区，具有第一导电类型的漂移区，与所述半导体本体的第二表面邻接的具有所述第一导电类型的源极区，形成在所述源极区与所述漂移区之间的具有与所述第一导电类型互补的第二导电类型的本体区, 延伸穿过所述源极区与所述本体区并进入所述漂移区的沟槽, 其中所述沟槽包括与所述半导体本体绝缘的第一栅极区；位于所述半导体本体的第二表面上的层间介电层；形成在所述边缘区域上并且与所述第一栅极区电连接的栅极条；插塞金属，其中所述插塞金属延伸穿过所述层间介电层中的接触孔并且电连接源极金属和所述源极区及本体区；并且其中所述插塞金属沿着所述层间介电层延伸进入所述边缘区域，所述插塞金属的至少一部分被配置成位于所述栅极条和所述漏极区之间用于屏蔽并且被配置成通过绝缘层与所述栅极条绝缘。
在一个实施例中，所述单元区域的沟槽进一步包括形成在所述第一栅极区下方并与所述第一栅极区和所述半导体本体电绝缘的第一场板。
在另一个实施例中，所述第一场板电连接到所述源极金属。
在另一个实施例中，所述边缘区域进一步包括自所述第二表面延伸并进入到所述半导体本体的终止沟槽，其中所述终止沟槽包括与所述半导体本体绝缘的并通过屏蔽金属与所述栅极条电连接的第二栅极区。
在另一个实施例中，所述终止沟槽进一步包括形成在所述第二栅极区下方并与所述第二栅极区和所述半导体本体电绝缘的第二场板。
在另一个实施例中，所述第二场板电连接到所述源极金属。
在另一个实施例中，所述插塞金属包括金属层和其下方的阻挡层。
在另一个实施例中，至少沿着所述层间介电层的插塞金属的厚度小于200nm。
在另一个实施例中，至少沿着所述层间介电层的插塞金属的厚度小于100nm。
在另一个实施例中，所述源极金属由多于一个层构成。
在另一个实施例中，所述源极金属由厚度为200nm 至5μm的铝层和其上的厚度为1μm至100μm的铜层构成。
在另一个实施例中，所述栅极条由多于一个层构成。
在另一个实施例中，所述栅极条由厚度为200nm 至5μm的铝层和其上的厚度为1μm至100μm的铜层构成。
在另一个实施例中，所述漏极区具有第一导电类型，由此所述半导体器件构成MOSFET。
在另一个实施例中，所述漏极区具有第二导电类型，由此所述半导体器件构成IGBT。
附图说明
以下参照附图来举例说明。附图用于说明基本原理，因此仅就用于理解基本原理的方面予以说明。所述附图并非按比例绘制。在附图中，相同的附图标记表示相同的特征。
图1为依据现有技术的半导体器件。
图2为依据本实用新型的一个实施例的半导体器件。
图3 为依据本实用新型的另一个实施例的半导体器件。
应当注意的是附图为示意性的且并非按比例绘制。为了清晰和方便绘制，这些附图中某些部分的尺寸和比例被放大或缩小显示。在所修改的不同的实施例中，相同的附图标记被大体用来表示相应或相似的特征。
具体实施方式
以下参照附图进行详细的描述，所述附图形成本实用新型的一部分，且在本实用新型中，附图通过对实施本实用新型的具体实施例的解释表示出来。应当理解的是在不偏离本实用新型的范围的情况下可以采用其它的实施例且可以进行结构上或逻辑上的改变。例如，对于一个实施例解释或描述的特征可被用于其它实施例或与其它实施例结合来生成另一个实施例。其意图在于本实用新型包括这样的修改和变化。这些示例用特定的语句描述，但它们不应被理解为对所附的权利要求范围的限制。附图仅出于解释性目的且并非按比例绘制。除非特别说明，出于清楚的目的，相应的元件在不同的附图中采用同样的附图标记表示。
术语 "具有", "含有", "包括, "包含"等是开放性的，它们表示所描述的结构，元件或者特征的存在，但并不排除额外元件或特征。除非在文中特别说明外，冠词"一个" 和 "这个"意在包括复数个和单数个。
附图通过在掺杂类型"n" 或 "p"之后指示"+" 或 "-" 来表示相对掺杂浓度。例如，"n-" 表示一个比n掺杂区的掺杂浓度低的掺杂浓度， 而"n+"掺杂区具有比n掺杂区的掺杂浓度高的掺杂浓度。具有相同相对掺杂浓度的掺杂区并不一定具有相同的绝对掺杂浓度。例如，两个不同的n掺杂区可以具有相同的或不同的绝对掺杂浓度。
词语"电连接"描述电连接元件间的永久性的低欧姆连接，例如，相关元件间的直接接触或经由金属和/或高掺杂的半导体的低欧姆连接。
图2示出了依据本实用新型的一个实施例的半导体器件。所述半导体器件包括半导体本体，其包括但不限于Si。所述半导体本体被划分成单元区域和环绕所述单元区域的边缘区域。所述半导体本体的底部被重掺杂（本示例中为n+掺杂）以形成漏极区105。所述漏极区105可电连接至漏极金属100。所述单元区域包括至少一个沟槽场效应晶体管结构（图2中示出三个）。所述沟槽场效应晶体管结构包括漏极区105，形成在所述漏极区105上的漂移区110（本示例中为n掺杂），形成在所述半导体本体顶部的与所述漂移区110具有相同的导电类型（本示例中为n+型）的源极区135，形成在所述源极区135和所述漂移区110之间的与所述漂移区110具有互补导电类型（本示例中为P型）的本体区130。 所述本体区用作所述器件的沟道。
所述沟槽场效应晶体管结构包括延伸穿过所述源极区135和所述本体区130并进入所述漂移区110的沟槽。
栅极区125形成在所述沟槽中并通过栅极绝缘层116与所述半导体本体绝缘。所述栅极区125例如由多晶硅形成。所述掩埋栅极区125可以电连接至所述边缘区域中的栅极条。
优选地，在所述沟槽中，特别是对于MOSFET，在所述栅极区125的下方形成场板120。 对于IGBT，该场板通常被省略。所述场板例如由多晶硅形成。所述场板120可以不与半导体器件的其他元件相连，因此可以浮置。依据其它实施例，所述场板120可以电连接至源极金属，其将在后面予以描述。所述场板120通过绝缘层115与所述栅极区和所述半导体本体绝缘，所述绝缘层115可以由热生长或沉积的氧化硅提供。绝缘层116将所述掩埋栅极区125与所述掩埋场板120绝缘开。
在所述半导体本体的顶部形成层间介电层117。在所述层间介电层117中形成接触孔并在所述层间介电层117上形成插塞金属150。所述插塞金属延伸穿过所述层间介电层中的接触孔并且电连接源极金属和所述源极区及本体区。优选地，所述插塞金属可以包括薄的钨层和其下方的非常薄的阻挡层，所述阻挡层例如为钛/氮化钛堆叠。所述插塞金属可以被制作成厚度小于200nm或者甚至薄于100nm。所述源极金属可以由多于一个层构成，典型地，由厚度为200nm至5μm的铝层和其上的厚度为1μm至100μm的铜层构成。
栅极条155形成在所述边缘区域上并电连接至所述单元区域中的栅极区。优选地，所述栅极条可以由多于一个层构成, 典型地，由厚度为200nm至5μm的铝层和其上的厚度为1μm至100μm的铜层构成。
绝缘层118沉积在所述插塞金属上并且至少部分地从所述单元区域中移除。然后，在所述单元区域中的插塞金属上形成源极金属145，与此同时在所述边缘区域的插塞金属上方形成栅极条155，且剩余绝缘层118位于二者之间。在图2中，所述插塞金属被配置成位于所述栅极条和所述漏极区之间用于屏蔽,也就是说，所述插塞金属完全覆盖所述栅极条，以此使得将所述栅极条与所述漏极区屏蔽开。
图3给出了另一实施例。图3示出了包括一个除边缘区域结构外与图2所示的结构相类似的结构的半导体器件。因此，在图3中，与图2中附图标记1**所指示的元件类似的元件用2**代替，仅就不同部分加以说明,这里不再一一详述。
在图3中，源极电势上的所述插塞金属250部分地在所述栅极条225下方延伸且所述绝缘层218位于二者之间。图3与图2的另一区别在于图3具有包括栅极区254并优选地包括场板253的终止沟槽252，其与所述单元区域中的沟槽结构相似。用于屏蔽的附加金属251通过形成在所述层间介电层217中的接触孔使所述栅极条255和所述栅极区254互连。
尽管在图3中以n型MOSFET为例示出了本实用新型的半导体器件，但是本领域技术人员应当理解本实用新型所要求保护的半导体器件完全可以实现为p型MOSFET器件。在p型MOSFET中，所述源极区和漂移区为p掺杂的，而所述本体区为n掺杂的。并且，所述半导体器件可以实现为绝缘栅双极晶体管(IGBT)。在IGBT中，所述漏极区具有与所述飘移区的掺杂类型互补的掺杂类型。
考虑到上述范围内的变化和应用，应当理解的是本实用新型不应被上述描述以及所述附图限制。相反地，本实用新型仅由下述权利要求及其法律上的等价物限制。
Claims (15)
1.一种半导体器件, 其特征在于, 所述器件包括:
半导体本体;
所述半导体本体中的单元区域和环绕所述单元区域的边缘区域，
其中所述单元区域包括至少一个沟槽场效应晶体管结构，该沟槽场效应晶体管结构包括与所述半导体本体的第一表面邻接的漏极区(105,205)，在所述漏极区上具有第一导电类型的漂移区(110,210)，与所述半导体本体的第二表面邻接的具有所述第一导电类型的源极区(135,235)，形成在所述源极区与所述漂移区之间的具有与所述第一导电类型互补的第二导电类型的本体区（130,230）, 延伸穿过所述源极区与所述本体区并进入所述漂移区的沟槽, 其中所述沟槽包括与所述半导体本体绝缘的第一栅极区(125,225)；
位于所述半导体本体的第二表面上的层间介电层(117, 227)；
形成在所述边缘区域上并且与所述第一栅极区电连接的栅极条(155,255)；
插塞金属(150，250)，其中所述插塞金属延伸穿过所述层间介电层中的接触孔并且电连接源极金属(145,245)和所述源极区及本体区；并且其中所述插塞金属沿着所述层间介电层延伸进入所述边缘区域，所述插塞金属的至少一部分被配置成位于所述栅极条和所述漏极区之间用于屏蔽并且被配置成通过绝缘层（118，218）与所述栅极条绝缘。
2.如权利要求1所述的半导体器件, 其特征在于, 所述单元区域的沟槽进一步包括形成在所述第一栅极区下方并与所述第一栅极区和所述半导体本体电绝缘的第一场板(120,220)。
3.如权利要求2所述的半导体器件, 其特征在于, 所述第一场板电连接到所述源极金属。
4.如权利要求1所述的半导体器件, 其特征在于, 所述边缘区域进一步包括自所述第二表面延伸并进入到所述半导体本体的终止沟槽，其中所述终止沟槽包括与所述半导体本体绝缘的并通过屏蔽金属（251）与所述栅极条电连接的第二栅极区(254)。
5.如权利要求4所述的半导体器件, 其特征在于, 所述终止沟槽进一步包括形成在所述第二栅极区下方并与所述第二栅极区和所述半导体本体电绝缘的第二场板(253)。
6.如权利要求5所述的半导体器件, 其特征在于, 所述第二场板电连接到所述源极金属。
7.如权利要求1所述的半导体器件, 其特征在于, 所述插塞金属包括金属层和其下方的阻挡层。
8.如权利要求1或7所述的半导体器件, 其特征在于, 至少沿着所述层间介电层的插塞金属的厚度小于200nm。
9.如权利要求8所述的半导体器件, 其特征在于, 至少沿着所述层间介电层的插塞金属的厚度小于100nm。
10.如权利要求1所述的半导体器件, 其特征在于, 所述源极金属由多于一个层构成。
11.如权利要求10所述的半导体器件, 其特征在于, 所述源极金属由厚度为200nm 至5μm的铝层和其上的厚度为1μm至100μm的铜层构成。
12.如权利要求1所述的半导体器件, 其特征在于, 所述栅极条由多于一个层构成。
13.如权利要求12所述的半导体器件, 其特征在于, 所述栅极条由厚度为200nm 至5μm的铝层和其上的厚度为1μm至100μm的铜层构成。
14.如权利要求1或2所述的半导体器件, 其特征在于, 所述漏极区具有第一导电类型，由此所述半导体器件构成MOSFET。
15.如权利要求1所述的半导体器件, 其特征在于, 所述漏极区具有第二导电类型，由此所述半导体器件构成IGBT。
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