KR20070109907A - 절연 게이트형 반도체 장치 - Google Patents

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KR20070109907A
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산요덴키가부시키가이샤
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Abstract

게이트 패드 전극의 하방에 p+형 불순물 영역을 형성하는 경우, p+형 불순물 영역의 끝부가 구면 형상의 곡률을 갖는다. 드레인-소스 간 역방향 내압이 몇백V로 되면, 구면 형상의 끝부에 전계가 집중하여, 충분한 드레인-소스 간 역방향 내압을 얻을 수 없다. 평면 패턴에서 p+형 불순물 영역의 코너부의 곡률을 크게 하면 동작 영역에 배치할 수 있는 트랜지스터셀 수가 희생된다. 게이트 패드 전극의 하방에도 트랜지스터셀과 연속하는 채널 영역 및 게이트 전극을 배치한다. 트랜지스터셀을 스트라이프 형상으로 하고 소스 전극과 컨택트시킴으로써, 게이트 패드 전극의 하방에 위치하는 채널 영역 및 게이트 전극을 소정의 전위로 고정한다. 이에 의해, 게이트 패드 전극 하방 전체면에 p+형 불순물 영역을 형성하지 않아도, 소정의 드레인-소스 간 역방향 내압을 확보할 수 있다.
게이트 패드 전극, 불순물 영역, 역방향 내압, 트랜지스터셀, 스트라이프 형상, 채널 영역, 게이트 전극

Description

절연 게이트형 반도체 장치{INSULATED GATE TYPE SEMICONDUCTOR DEVICE}
도 1은 본 발명의 반도체 장치의 평면도.
도 2는 본 발명의 반도체 장치의 단면도.
도 3은 본 발명의 반도체 장치의 단면도.
도 4는 본 발명의 반도체 장치의 평면도.
도 5는 본 발명의 반도체 장치의 단면도.
도 6은 본 발명의 반도체 장치의 단면도.
도 7은 종래의 반도체 장치를 설명하는 (A) 평면도, (B) 단면도.
도 8은 종래의 반도체 장치를 설명하는 (A) 사시도, (B) 평면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 기판
1a : n+형 실리콘 반도체 기판
1b : n-형 에피택셜층
4 : 채널 영역
7 : 트렌치
11 : 게이트 절연막
13 : 게이트 전극
13a : 게이트 인출 전극
14 : 보디 영역
15 : 소스 영역
16 : 층간 절연막
17 : 소스 전극
18 : 게이트 패드 전극
18a : 게이트 배선
21 : 동작 영역
22 : 가드 링
29 : p+형 불순물 영역
31 : 반도체 기판
31a : n+형 실리콘 반도체 기판
31b : n-형 에피택셜층
34 : 채널 영역
41 : 게이트 절연막
43 : 게이트 전극
45 : 소스 영역
47 : 소스 전극
48 : 게이트 패드 전극
49 : p+형 불순물 영역
51 : 동작 영역
[특허 문헌1] 일본 특개 2002-368218호 공보(도 6∼도 8)
본 발명은 절연 게이트형 반도체 장치에 관한 것으로, 특히 동작 영역 면적을 충분히 확보하여, 높은 역방향 내압을 유지할 수 있는 절연 게이트형 반도체 장치에 관한 것이다.
종래의 절연 게이트형 반도체 장치에서, 게이트 패드 전극의 하방에 트랜지스터셀은 배치되어 있지 않다(예를 들면 특허 문헌1 참조).
또한, 게이트 패드 전극의 하방에는, 예를 들면 pn 접합을 복수 직렬 접속한 보호 다이오드가 배치되는 경우가 있다. 또한, 게이트 패드 전극의 하방의 기판에 드레인-소스 간 역방향 내압을 확보하기 위해서, 고농도 불순물에 의한 확산 영역을 형성하는 경우도 있다.
도 7에는, 종래의 절연 게이트형 반도체 장치로서, 게이트 패드 전극의 하방에 p+형 불순물 영역을 형성한 n채널형 MOSFET의 일례를 도시한다.
도 7의 (A)는, MOSFET의 평면도이다. 또한, 도 7의 (A)에서는 기판 표면의 층간 절연막은 생략하고, 금속 전극층(소스 전극(47), 게이트 패드 전극(48), 게이트 배선(48a))은 파선으로 나타내고 있다.
게이트 전극(43)은 반도체 기판(31) 표면에 게이트 산화막(41)을 개재하여 스트라이프 형상으로 형성된다. 게이트 전극(43)은 폴리실리콘을 퇴적 후 패터닝하고, 불순물을 도입해서 저저항화를 도모한다. 소스 영역(45)은 게이트 전극(43)을 따라 기판(31) 표면에 형성한다. 소스 영역(45)은 게이트 전극(43)을 따라 형성되고 스트라이프 형상을 갖는다.
트랜지스터셀이 배치되는 동작 영역(51) 상에 소스 전극(47)이 형성되고, 칩 끝부에는 게이트 패드 전극(48)이 배치된다. 칩 주변에는 게이트 패드 전극(48)에 접속하는 게이트 배선(48a)이 형성된다.
게이트 인출 전극(43a)은, 게이트 패드 전극(48) 및 게이트 배선(48a)과 거의 중첩하는 패턴으로 형성된다. 또한, 게이트 인출 전극(43a) 하방의 n-형 에피택셜층(31b)에는, 이것과 거의 중첩하는 패턴으로 p+형 불순물 영역(49)이 형성된다.
도 7의 (B)는, 도 7의 (A)의 e-e선 단면도이다.
반도체 기판(31)은, n+형 실리콘 반도체 기판(31a) 상에 n-형 에피택셜층(31b)을 적층하거나 하여 드레인 영역을 형성한 것이며, 그 표면에 p형의 채널 영역(34)을 스트라이프 형상으로 복수 형성한다. 채널 영역(34) 사이의 기판(31) 표면에는 게이트 절연막(41)을 개재하여 스트라이프 형상으로 복수의 게이트 전극(43)을 배치한다. 게이트 전극(43)에 인접한 채널 영역(34) 표면에는 n+형의 소스 영역(45)이 형성된다. 게이트 전극(43) 상은 층간 절연막(46)으로 피복하고, 소스 영역(45)에 컨택트하는 소스 전극(47)을 형성한다. 게이트 전극(43)으로 둘 러싸인 영역이 1개의 트랜지스터셀로 되고, 이들이 다수 배치되어서 동작 영역(51)이 구성된다.
게이트 패드 전극(48)은, 동작 영역(51) 밖의 n-형 반도체층(31b) 표면에 형성되고, 동작 영역(51)의 게이트 전극(43)에 접속하는 게이트 인출 전극(43a)과 컨택트한다. p+형 불순물 영역(49)은 게이트 인출 전극(43a)과 마찬가지의 패턴으로 형성된다.
p+형 불순물 영역(49)은, 채널 영역(34)과 접속하고 있고, 칩의 종단에서의 전계 집중을 완화하여, 소스-드레인 간 역방향 내압을 확보한다.
즉, p+형 불순물 영역(49)은, 게이트 인출 전극(43a)과 거의 중첩하는 마찬가지의 패턴으로 형성할 필요가 있다. 따라서 예를 들면 도 7과 같이 게이트 인출 전극(43a)이 게이트 패드 전극(48)의 하방 전체면에 배치되는 패턴인 경우에는, p+형 불순물 영역(49)도 이것에 대응해서 큰 면적이 필요해진다.
도 8은, p+형 불순물 영역(49)을 설명하는 도면이며, 도 8의 (A)는, 도 7의 (A)의 동그라미 표시 부분에서, p+형 불순물 영역(49)을, 트랜지스터셀(MOSFET)이 배치되는 동작 영역(51)측으로부터 본 사시도이다. 도 8의 (B)는 다른 p+형 불순물 영역(49)을 도시하는 평면도로서, 표면의 층간 절연막은 생략하고, 금속 전극층은 파선으로 나타낸다.
p+형 불순물 영역(49)은 확산 영역이며, 도 7의 (A)의 동그라미 표시로 나타내는 끝부(n-형 에피택셜층(31b)과의 접합면)에서는 구면 형상의 곡률을 갖는다(도 8의 (A)). 여기에서, 도 7의 패턴에서, 보다 높은(예를 들면 몇백V) 드레인-소스 간 역방향 내압이 필요하게 된 경우, 구면 형상의 곡률을 갖는 부분(도 8의 (A)의 화살표 부분)에 강한 전계가 집중하여, 원하는 드레인-소스 간 역방향 내압이 얻어지지 않는 문제가 있다.
또한, 장치의 온 저항을 저감하기 위해서는, 예를 들면 n-형 에피택셜층(31b)의 비저항을 저감할 필요가 있다. 이러한 경우, 도 7에 도시하는 p+형 불순물 영역(49)의 패턴에서는 드레인-소스 간 역방향 내압이 열화하는 문제도 있다.
즉, 동작 영역(51)에 요구되는 특성이 변화된 경우, 소정의 드레인-소스 간 역방향 내압을 얻기 위해서 p+형 불순물 영역(49)의 패턴을 동작 영역(51)과는 별도로 변경할 필요가 있다.
구체적으로는, 구면 형상의 곡률을 완화함으로써, 충분한 드레인-소스 간 역방향 내압을 확보할 수 있다. 즉 도 8의 (B)와 같이, p+형 불순물 영역(49)의 코너부의 평면 패턴에서의 곡률을 크게 함으로써 도 8의 (A)에 도시하는 구면 형상의 곡률도 완화할 수 있어, 소정의 역방향 내압을 확보할 수 있다.
그러나, 게이트 인출 전극(43a)이 게이트 패드 전극(48)의 하방에서 이것과 거의 중첩하는 패턴으로 형성되는 경우, 게이트 인출 전극(43a)과 동등한 패턴인 p+형 불순물 영역(49)의 코너부의 만곡이 커진다. 이 때문에 도 7의 패턴에서는 게이트 패드 전극(48) 근방의 트랜지스터셀의 일부를 배치할 수 없어서, 동작 영역(트랜지스터셀의 배치 면적)을 축소해야만 하는 문제가 있었다.
본 발명은 이러한 과제를 감안하여 이루어진 것으로, 첫째로, 일 도전형 반도체 기판과, 상기 일 도전형 반도체 기판의 일 주면에서 스트라이프 형상으로 형성된 게이트 전극과, 상기 게이트 전극을 따라 상기 일 주면에 스트라이프 형상으로 형성된 역도전형의 채널 영역과, 상기 게이트 전극과 상기 채널 영역 사이에 형성된 제1 절연막과, 상기 게이트 전극을 따라 상기 일 주면의 상기 채널 영역에 스트라이프 형상으로 형성된 일 도전형의 소스 영역과, 상기 게이트 전극 상에 형성된 제2 절연막과, 일부의 상기 채널 영역 상에 상기 제2 절연막을 개재하여 형성된 게이트 패드 전극을 구비함으로써 해결하는 것이다.
둘째로, 일 도전형 반도체 기판과, 상기 일 도전형 반도체 기판의 일 주면에서 스트라이프 형상으로 형성된 게이트 전극과, 상기 게이트 전극을 따라 상기 일 주면에 스트라이프 형상으로 형성된 역도전형의 채널 영역과, 상기 게이트 전극과 상기 채널 영역 사이에 형성된 제1 절연막과, 상기 게이트 전극을 따라 상기 일 주면의 상기 채널 영역에 스트라이프 형상으로 형성된 일 도전형의 소스 영역과, 상기 게이트 전극 상에 형성된 제2 절연막과, 상기 일도전형 반도체 기판의 주위에 형성되고 상기 게이트 전극 및 게이트 패드 전극에 접속하는 게이트 인출 전극과, 상기 게이트 인출 전극 하방의 상기 기판 표면에 형성되고 상기 채널 영역과 접속하는 고농도 일 도전형 영역을 구비하고, 상기 게이트 패드 전극 하방에 상기 제2 절연막을 개재하여 일부의 상기 채널 영역, 상기 게이트 전극 및 상기 게이트 인출 전극이 배치됨으로써 해결하는 것이다.
<발명을 실시하기 위한 최량의 형태>
본 발명의 실시 형태를, 절연 게이트형 반도체 장치의 일례로서 n채널형의 MOSFET를 예로 들어 도 1 내지 도 6을 참조해서 상세하게 설명한다.
도 1 내지 도 3에는, 제1 실시 형태를 나타낸다.
도 1은, 본 발명의 제1 실시 형태인 MOSFET의 칩의 평면도를 도시한다. 도 1의 (A)는, 층간 절연막을 생략하고, 금속 전극층(소스 전극, 게이트 패드 전극, 게이트 배선)을 파선으로 나타낸 평면도이며, 도 1의 (B)는, 소스 전극 및 게이트 패드 전극, 게이트 배선의 패턴을 도시하는 평면도이다.
본 발명의 MOSFET(100)는, n형 반도체 기판(1)과, 채널 영역(4)과, 제1 절연막(11)과, 게이트 전극(13)과, 소스 영역(15)과, 보디 영역(14)과, 제2 절연막(16)과, 게이트 패드 전극(18)과, 소스 전극(17)으로 구성된다.
도 1의 (A)와 같이, 게이트 전극(13)은 n형 반도체 기판(1)의 표면에 형성된 제1 절연막으로 되는 게이트 산화막(여기서는 도시하지 않음)을 개재하여 n형 반도체 기판(1) 상에 스트라이프 형상으로 형성된다. 게이트 전극(13)은, 폴리실리콘을 퇴적 후 패터닝해서 형성되고, 불순물의 도입에 의해 저저항화가 도모되고 있다.
채널 영역(4)은, 게이트 전극(13)을 따라 n형 반도체 기판(1)의 표면에 스트라이프 형상으로 형성된 p형 불순물 영역이다.
소스 영역(15)은 게이트 전극(13)을 따라 채널 영역(4) 표면에 형성된 n+형 불순물 영역이며, 보디 영역(14)은 기판의 전위 안정화를 위해, 인접하는 소스 영역(15) 사이의 채널 영역(4) 표면에, 게이트 전극(13)을 따라 형성된 p+형 불순물 영역이다.
게이트 전극(13)으로 둘러싸인 소스 영역(15), 채널 영역(4)(보디 영역(14))에 의해 스트라이프 형상의 MOSFET의 트랜지스터셀이 구성된다. 이 트랜지스터셀이 다수개 배치되어서, MOSFET(100)의 동작 영역(21)이 구성된다. 트랜지스터셀은 칩 끝부에 도달하고, 모든 게이트 전극(13)은, 동작 영역(21)의 외주를 둘러싸고 n형 반도체 기판(1) 상에 게이트 산화막을 개재하여 배치된 게이트 인출 전극(13a)에 접속한다. 게이트 인출 전극(13a)도 게이트 전극(13)과 마찬가지로, 불순물의 도입에 의해 저저항화가 도모된 폴리실리콘이다. 게이트 인출 전극(13a)은 게이트 패드 전극(18) 하방에서 이것과 접속한다.
게이트 패드 전극(18)은 칩의 일 변을 따라 배치된다. 또한, 도 1에서는 칩의 일 변에서 중앙 부근에 배치되어 있는 예를 도시하지만, 칩의 코너부에 배치되어도 된다. 게이트 패드 전극(18)은 n+형 반도체 기판(1) 상에 제2 절연막으로 되는 층간 절연막(여기서는 도시하지 않음)을 개재하여 형성된 금속 전극층이다. 또한, 동작 영역(21)의 외주를 둘러싸는 n형 반도체 기판 상에는, 게이트 패드 전극(18)과 접속하고, 동일한 금속 전극층에 의한 게이트 배선(18a)이 형성된다. 게이트 배선(18a)도 게이트 인출 전극(13a)과 컨택트하고 이에 의해 각 트랜지스터셀의 게이트 전극(13)에 게이트 전압을 인가한다.
게이트 인출 전극(13a)은, 게이트 배선(18a)과 거의 중첩하는 마찬가지의 링 형상의 패턴으로 형성된다. 또한, 게이트 인출 전극(13a)은 게이트 패드 전극(18) 하방에도 배치되지만, 게이트 패드 전극(18) 하방의 전체면에 형성되는 경우는 없 다. 게이트 인출 전극(13a) 하방의 n형 반도체 기판(1) 표면에는, 게이트 인출 전극(13a)과 거의 중첩하는 링 형상의 패턴으로 p+형 불순물 영역(29)이 형성된다. 즉, p+형 불순물 영역(29)도 게이트 패드 전극(18) 하방에도 배치되지만, 게이트 패드 전극(18) 하방의 전체면에 형성되는 경우는 없다.
본 실시 형태에서는, 도 1의 (A)와 같이 게이트 패드 전극(18)의 하방에 스트라이프 형상의 채널 영역(4) 및 게이트 전극(13)의 각각 일부, 및 링 형상의 게이트 인출 전극(13a) 및 p+형 불순물 영역(29)의 각각 일부가 배치된다. 게이트 패드 전극(18)은, 그 하방에 배치되는 게이트 전극(13), 채널 영역(4), 보디 영역(14)과 컨택트하지 않고, 게이트 인출 전극(13a)과 컨택트한다. 또한 칩의 외주를 둘러싸는 p+형 불순물 영역(29)은, 스트라이프 형상의 채널 영역(4)과 접속하고 있어, 채널 영역(4)과 동일한 소스 전위가 인가된다.
후술하지만, 게이트 패드 전극(18) 하방의 채널 영역(4)에는 소스 영역(15)은 배치되지 않는다.
게이트 인출 전극(13a)의 주위의 n형 반도체 기판(1) 표면에는, 필요에 따라 p+형 불순물을 확산한 가드링(22)이 배치된다. 가드링(22)은 어떤 전위도 인가되지 않는 예를 들면 p형의 불순물 영역이다.
도 1의 (B)와 같이, 소스 전극(17)은 게이트 패드 전극(18)을 둘러싸고, 이것과 인접해서 형성된다. 소스 전극(17)은, 게이트 패드 전극(18)과 동일한 금속 전극층으로 구성되고, 동작 영역(21)의 대부분의 영역 상을 덮고, 각 트랜지스터셀과 전기적으로 접속한다.
본 실시 형태의 트랜지스터셀은 스트라이프 형상이다. 따라서, 채널 영역(4)의 일부가 게이트 패드 전극(18)과 중첩하는 트랜지스터셀(도 1의 (A)의 x영역의 트랜지스터셀)도, 소스 전극(17)에 의해 소정의 전위가 인가되고(도 1의 (B)참조), 전위가 고정됨과 함께 트랜지스터 동작을 행한다.
또한, 본 실시 형태에서는 게이트 패드 전극(18) 하방에 소스 영역(15)이 배치되지 않고, x영역의 트랜지스터셀은, 게이트 패드 전극(18)의 양측에서 소스 영역(15)이 분할되어 있다. 즉 도 1의 (A)의 평면도에서, 소스 전극(17) 하방의 동작 영역(21)에서는 채널 영역(4)의 표면에 보디 영역(14)이 배치되기 때문에, 채널 영역(4)이 노출되어 있지 않다. 한편 게이트 패드 전극(18)의 하방에서는, 게이트 전극(13)과 인접해서 채널 영역(4)이 노출된다.
따라서, 스트라이프 형상의 게이트 전극(13), 및 채널 영역(4)에는 소정의 전위(게이트 전위, 소스 전위)가 인가되지만, 트랜지스터 동작을 행하는 것은 소스 전극(17) 하방 뿐이다.
도 2 및 도 3에는, 본 실시 형태의 MOSFET의 단면도를 도시한다. 도 2는 도 1의 (A)의 a-a선 단면도이며, 도 3은 도 1의 (A)의 b-b선 단면도이다.
n형 반도체 기판(1)은, n+형의 실리콘 반도체 기판(1a) 상에, n-형 반도체층(1b)을 적층하거나 하여 드레인 영역을 구성한 것이다. n-형 반도체층(1b)은 예를 들면 에피택셜층이다. n-형 반도체층의 표면에는 스트라이프 형상으로 복수의 채널 영역(4)을 형성한다.
소스 전극(17) 하방의 채널 영역(4)의 표면에는, n+형 불순물 영역의 소스 영역(15)과 p+형 불순물 영역의 보디 영역(14)을 형성한다. 인접하는 채널 영역(4) 사이의 기판 표면에는, 게이트 산화막(11)을 개재하여 폴리실리콘에 의한 게이트 전극(13)이 스트라이프 형상으로 배치된다. 소스 영역(15)은, 게이트 전극(13)에 일부 중첩해서 게이트 전극(13)의 양측에 형성되고, 인접하는 소스 영역(15) 사이의 채널 영역(4) 표면에 보디 영역(14)을 배치한다.
즉, 스트라이프 형상의 게이트 전극(13)을 따라, 그 양측에 채널 영역(4), 소스 영역(15), 보디 영역(14)이 각각 스트라이프 형상으로 배치된다.
게이트 전극(13)의 상면 및 측면은 BPSG(Boron phosphorus Silicate Glass)막 등으로 이루어지는 층간 절연막(16)이 형성되고, 게이트 전극(13)은 게이트 절연막(11) 및 층간 절연막(16)에 의해 그 주위가 피복된다.
층간 절연막(16) 상에는, 금속 전극층을 원하는 형상으로 패터닝해서 게이트 패드 전극(18), 게이트 배선(18a) 및 소스 전극(17)을 형성한다(도 1의 (B)참조).
도 2와 같이, 소스 전극(17) 하방에서는 층간 절연막(16)에 컨택트홀 CH가 형성되고, 컨택트홀 CH를 통해서 소스 전극(17)과, 소스 영역(15) 및 보디 영역(14)(채널 영역(4))이 컨택트한다.
게이트 패드 전극(18) 하방에도 소스 전극(17)의 하방과 마찬가지로 게이트 전극(13), 보디 영역(14), 채널 영역(4), 게이트 산화막(11), 층간 절연막(16)이 배치된다. 그러나, 이들 사이에 배치되는 층간 절연막(16)에 컨택트홀은 형성되지 않는다. 게이트 패드 전극(18)은, 층간 절연막(16)에 형성한 컨택트홀 CH를 통해서 게이트 인출 전극(13a)과 컨택트하지만, 보디 영역(14), 채널 영역(4)과는 컨택 트하지 않는다.
또 전술한 바와 같이 게이트 패드 전극(18) 하방의 채널 영역(4)에는 소스 영역(15)이 배치되지 않는다.
즉, 도 2와 같이 X영역에서 게이트 패드 전극(18) 하방에는 트랜지스터셀은 형성되지 않는다.
한편 도 3과 같이, X영역의 스트라이프 형상의 게이트 전극(13) 및 채널 영역(4)은 소스 전극(17) 하방까지 연장되어 있다. 소스 전극(17) 하방에서는 소스 영역(15)이 형성되어 있으므로, 소스 전극(17) 하방에서는 트랜지스터셀을 구성한다(도 3). 본 실시 형태에서는, 도 2 및 도 3에서 채널 영역(4)이 배치되는 영역을 동작 영역(21)으로 한다.
또 게이트 패드 전극(18) 및 게이트 배선(18a) 하방의 p+형 불순물 영역(29)은 칩의 외주를 둘러싸서 형성되고, 스트라이프 형상의 채널 영역(4)과 접속하여(도 1의 (A)), 이들은 등전위(소스 전위)로 된다. 이에 의해, 소스-드레인 간에 역방향 전압이 인가된 경우의 게이트 패드 전극(18) 하방에서의 전계 집중을 완화할 수 있다.
필요에 따라, p+형 불순물 영역(29)의 외주에, p+형 불순물의 확산 영역인 가드링(22)을 형성한다. 가드링(22)은 어떤 전위도 인가되지 않고, p+형 불순물 영역(29) 부근의 소스-드레인 간에 발생하는 전계 집중을 완화한다.
또한, n형 반도체층(1)의 이면에는 n+형 반도체 기판(1a)과 컨택트하는 드레인 전극(20)을 형성한다.
본 실시 형태에서는, 게이트 패드 전극(18) 하방의 게이트 인출 전극(13a)의 폭, 및 p+형 불순물 영역의 폭을 종래보다 대폭 좁히고, 게이트 패드 전극(18) 하방의 n형 반도체 기판(1) 표면에도 채널 영역(4), 게이트 전극(13), 보디 영역(14)등을 배치한다.
게이트 패드 전극(18) 하방의 채널 영역(4)에는 트랜지스터셀의 채널 영역(4)과 마찬가지로 소스 전위가 인가된다. 또한 게이트 패드 전극(18) 하방의 채널 영역(4)(및 보디 영역(14))은, 동작 영역(21)과 동일한 패턴으로 형성되어 있다. 동작 영역(21)의 채널 영역(4)(및 보디 영역(14))은, MOSFET에 요구되는 내압을 확보할 수 있는 조건에서 형성된다. 즉, 게이트 패드 전극(18) 하방의 채널 영역(4)에서도 동작 영역(21)과 동등한 드레인-소스 간 역방향 내압을 확보할 수 있다.
또한, p+형 불순물 영역(29)의 폭 Wa(도 2)는, 채널 영역(4)의 폭 Wb보다도 크고, 예를 들면 600V 정도의 내압의 경우 50㎛이다. 종래(도 7)와 같이 게이트 패드 전극(48)의 하방 전체면에 형성하는 경우에는, p+형 불순물 영역(49)의 폭은 예를 들면 400㎛ 정도이다. 본 실시 형태에서는, p+형 불순물 영역(29)(게이트 인출 전극(13a))을 축소해서 확보한 영역에 채널 영역(4), 게이트 전극(13) 등을 배치하고 있다.
이와 같이, 본 실시 형태에서는, 게이트 패드 전극(18) 하방에, 동작 영역(12)과 동일한 설계 룰(사이즈, 불순물 농도)로 채널 영역(4)(보디 영역(14))을 형성한다. 이에 의해, 동작 영역(21)에 요구되는 내압과 동등한 드레인-소스 간 역방향 내압을, 게이트 패드 전극(18) 하방에서 확보할 수 있다.
또한, 동작 영역(21)의 내압을 변경하는 경우, 동작 영역(21)의 채널 영역(4)의 설계값을 변경함으로써, 게이트 패드 전극(18) 하방에서도 소정의 내압을 확보할 수 있다.
종래에서는, 게이트 패드 전극(48) 하방에 큰 면적의 게이트 인출 전극(43a)과 이것과 중첩하는 p+형 불순물 영역(49)이 배치되어 있고, 동작 영역(51)에 요구되는 내압이 변화되면 p+형 불순물 영역(49)의 패턴(코너부에서의 곡률)도 적절하게 변경이 필요했다.
그러나, 본 실시 형태에 따르면, 동작 영역(21)의 채널 영역(4) 및 보디 영역(14)의 설계값의 변경에 연동해서 게이트 패드 전극(18) 하방에서 소정의 드레인-소스 간 역방향 내압을 확보할 수 있다.
이상, 게이트 패드 전극(18)의 하방에 소스 영역(15)이 배치되지 않은 예를 기술하였지만, 소스 영역(15)을 형성하고, 게이트 패드 전극(18) 하방도 트랜지스터셀과 동일한 구성으로 하여도 된다. 그러나, 소스 영역(15) 상에 소스 전극(17)이 배치되지 않기 때문에 불균일 동작할 가능성이 있다. 따라서, 특히 스위칭 소자에 이용할 경우 등, 불균일 동작이 바람직하지 않은 경우에는 게이트 패드 전극(18) 하방에 소스 영역(15)을 형성하지 않는 쪽이 바람직하다.
도 4 내지 도 6에는, 본 발명의 제2 실시 형태를 나타낸다. 도 4는 트랜지스터셀을 설명하기 위한 일부 확대도이다. 제2 실시 형태는 트랜지스터셀이 트렌치 구조이며, 그것 이외는 도 1과 마찬가지이다. 따라서, MOSFET(100)의 칩 평면 도는 도 1을 참조하고, 동일 구성 요소에 대한 설명은 생략한다.
도 4는 층간 절연막을 생략하고, 금속 전극층을 파선으로 나타낸 평면도이며, 도 5는 도 4의 c-c선 단면도, 도 6은 도 4의 d-d선 단면도를 도시한다.
제1 실시 형태는 소위 게이트 전극이 플래너 구조이고 전류 경로가 종형인 MOSFET이다. 한편 제2 실시 형태는, 트렌치 구조의 MOSFET이다.
도 4를 참조하면, n형 반도체 기판(1)의 평면 패턴에서, 스트라이프 형상으로 트렌치(7)를 형성한다. 평면 패턴에서, 게이트 전극(13), 채널 영역(4), 소스 영역(15), 보디 영역(14)은, 모두 트렌치(7)를 따른 스트라이프 형상으로 형성된다.
이 경우에도 트랜지스터셀은 스트라이프 형상이며, 게이트 패드 전극(18)은 채널 영역(4) 및 게이트 전극(13)의 일부에 중첩해서 형성된다. 소스 전극, 게이트 배선(18a)의 패턴은 제1 실시 형태와 마찬가지이다.
도 5을 참조하면, 트렌치(7)는 채널 영역(4)을 관통하여, n-형 반도체층(1b)에 달하는 깊이를 갖는다. 이 경우, 채널 영역(4)은 예를 들면 트렌치(7) 형성 전에 n형 반도체 기판(1) 표면에 연속해서 형성되고, 트렌치(7)로 분리된 것이어도 되고, 트렌치(7)에 인접해서 선택적으로 형성된 불순물 영역이어도 된다.
트렌치(7)의 내벽을 게이트 산화막(11)으로 피막하고, 트렌치(7)에 충전된 폴리실리콘으로 이루어지는 게이트 전극(13)을 형성한다.
소스 전극(17) 하방에서는, 트렌치(7)에 인접한 채널 영역(4) 표면에는 n+형의 소스 영역(15)이 형성되고, 인접하는 소스 영역(15) 사이의 채널 영역(4) 표면 에는 p+형의 보디 영역(14)을 형성한다.
게이트 전극(13)을 피복해서 층간 절연막(16)이 형성되고, 소스 전극(17)은 층간 절연막(16)에 형성한 컨택트홀 CH를 통하여, 소스 영역(15) 및 보디 영역(14)(채널 영역(4))과 컨택트한다.
게이트 패드 전극(18) 하방의 n형 반도체 기판(1)에도 트렌치(7), 게이트 전극(13), 보디 영역(14), 채널 영역(4)이 배치되지만, 게이트 패드 전극(18)과 채널 영역(4)이 컨택트하는 경우는 없다. 게이트 패드 전극(18)은, 층간 절연막(16)에 형성한 컨택트홀 CH를 통하여, p+형 불순물 영역(29) 상의 게이트 인출 전극(13a)과 컨택트한다.
도 6과 같이, 제2 실시 형태에서도, X영역의 트랜지스터셀은, 게이트 패드 전극(18)을 둘러싸고 이것과 인접하는 소스 전극(17)과 컨택트한다. 따라서, 그들의 전위는 고정되어, 트랜지스터 동작을 행한다.
또한, 게이트 패드 전극(18) 하방의 채널 영역(4)은 소스 전위에 고정되어, 동작 영역(21)과 동등한 드레인-소스 간 역방향 내압을 확보할 수 있다.
또한, 게이트 전극(13)을 트렌치 구조로 함으로써, 제1 실시 형태와 비교해서 동작 영역(21)에 배치하는 트랜지스터셀을 증가시킬 수 있어, 셀 밀도를 향상시킬 수 있다.
또한, 본 발명의 실시 형태는, n채널형 MOSFET로 설명했지만, 도전형을 반대로 한 p채널형 MOSFET, 또는 MOSFET의 n+(p+)형 반도체 기판의 하방에 p형(n형) 기판을 배치한 IGBT(Insulated Gate Bipolar Transistor)에서도 마찬가지의 효과가 얻어진다.
본 발명에 따르면, 동작 영역의 면적을 저감하지 않고, 높은 드레인-소스 간 역방향 내압을 확보하는 MOSFET를 제공할 수 있다. 즉 트랜지스터셀을 스트라이프 형상으로 하고, 종래 게이트 패드 전극과 거의 중첩한 패턴으로 형성되어 있었던 게이트 인출 전극, 및 p+형 불순물 영역의 패턴을 축소하고, 거기에 채널 영역, 게이트 전극, 게이트 인출 전극의 일부를 배치하고, 게이트 패드 전극 하방의 채널 영역에 소스 전위를 인가한다.
게이트 패드 전극 하방의 채널 영역은, MOSFET의 동작 영역과 동일한 패턴으로 형성되어 있기 때문에, 게이트 패드 전극 하방에서도 동작 영역과 동등한 드레인-소스 간 역방향 내압을 확보할 수 있다.
따라서, 내압에 따라서 p+형 불순물 영역의 패턴(코너부에서의 곡률)을 변경하지 않고, 소정의 내압을 확보할 수 있다. 예를 들면 현상보다 큰 내압을 확보하는 경우에, p+형 불순물 영역의 패턴을 변경할 필요가 있고, 그에 수반하여 동작 영역(트랜지스터셀의 배치 면적수)이 축소하는 문제가 있지만, 본 실시 형태에 의하면 이들을 회피해서 소정의 드레인-소스 간 역방향 내압을 확보할 수 있다.

Claims (8)

  1. 제1 일반 도전형 반도체 기판,
    상기 반도체 기판 상에 형성되고, 제1 스트라이프 패턴으로 배열된 복수의 게이트 전극,
    상기 반도체 기판 상에 형성되고 제2 스트라이프 패턴으로 배열된 제2 일반 도전형의 복수의 채널 영역 -상기 제1 및 제2 스트라이프 패턴은 제1 방향으로 배향됨-,
    상기 게이트 전극과 상기 채널 영역 사이에 형성된 제1 절연막,
    대응하는 채널 영역에 형성되고, 상기 제1 방향으로 배향된 제3 스트라이프 패턴으로 배열된 제1 일반 도전형의 복수의 소스 영역,
    상기 게이트 전극 상에 형성된 제2 절연막, 및
    일부의 상기 채널 영역을 덮도록 상기 제2 절연막 상에 형성된 게이트 패드 전극
    을 포함하는 절연 게이트형 반도체 장치.
  2. 제1항에 있어서,
    상기 제2 절연막에 형성된 복수의 컨택트홀, 및
    상기 컨택트홀을 통해서 상기 채널 영역에 형성된 대응 소스 영역에 컨택트하도록 상기 제2 절연막 상에 형성된 소스 전극
    을 더 포함하는 절연 게이트형 반도체 장치.
  3. 제1항에 있어서,
    상기 반도체 기판의 주위에 형성되고 상기 게이트 전극과 상기 게이트 패드 전극에 접속하는 게이트 인출 전극, 및
    상기 게이트 인출 전극 하방의 상기 기판에 형성되고 상기 채널 영역과 접속하는 제2 일반 도전형의 고농도 영역
    을 더 포함하는 절연 게이트형 반도체 장치.
  4. 제2항에 있어서,
    상기 게이트 패드 전극의 하방에 배치되는 상기 채널 영역은, 상기 소스 전극과 전기적으로 접속하는 절연 게이트형 반도체 장치.
  5. 제1항에 있어서,
    상기 게이트 전극은 상기 제2 스트라이프 패턴을 따르도록 상기 반도체 기판에 형성된 대응 트랜치 내에 형성되는 절연 게이트형 반도체 장치.
  6. 제3항에 있어서,
    상기 게이트 패드 전극의 하방에 상기 게이트 인출 전극 및 상기 게이트 전극의 일부가 배치되는 절연 게이트형 반도체 장치.
  7. 제1 일반 도전형 반도체 기판,
    상기 반도체 기판 상에 형성되고, 제1 스트라이프 패턴으로 배열된 복수의 게이트 전극,
    상기 반도체 기판 상에 형성되고 제2 스트라이프 패턴으로 배열된 제2 일반 도전형의 복수의 채널 영역 -상기 제1 및 제2 스트라이프 패턴은 제1 방향으로 배향됨-,
    상기 게이트 전극과 상기 채널 영역 사이에 형성된 제1 절연막,
    대응하는 채널 영역에 형성되고, 상기 제1 방향으로 배향된 제3 스트라이프 패턴으로 배열된 제1 일반 도전형의 복수의 소스 영역,
    상기 게이트 전극 상에 형성된 제2 절연막,
    상기 제2 절연막 상에 형성된 게이트 패드 전극,
    상기 반도체 기판의 주위에 형성되고 상기 게이트 전극과 게이트 패드 전극에 접속하는 게이트 인출 전극, 및
    상기 게이트 인출 전극 하방의 상기 기판 상에 형성되고 상기 채널 영역과 접속하는 상기 제2 일반 도전형의 고농도 영역
    을 포함하고,
    상기 게이트 패드 전극 및 대응 제2 절연막의 하방에 일부의 상기 채널 영역, 상기 게이트 전극 및 상기 게이트 인출 전극이 배치되는 절연 게이트형 반도체 장치.
  8. 반도체 기판,
    상기 기판 상에 형성되고 제1 방향으로 배향된 복수의 긴 트랜지스터 구조물 -상기 긴 트랜지스터 구조물 각각은 채널 영역 및 게이트 전극을 포함함-,
    상기 게이트 전극에 접속되고 상기 긴 트랜지스터 구조물의 제1 부분을 덮는 게이트 패드 전극, 및
    상기 긴 트랜지스터 구조물의 제2 부분을 덮는 소스 전극
    을 포함하고,
    상기 소스 전극 하방의 채널 영역에는 소스 영역이 형성되고, 상기 게이트 패드 전극 하방의 채널 영역에는 소스 영역이 형성되지 않는 절연 게이트형 반도체 장치.
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