JPH118367A - 不揮発性半導体記憶装置及びその製造方法 - Google Patents
不揮発性半導体記憶装置及びその製造方法Info
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- JPH118367A JPH118367A JP9157122A JP15712297A JPH118367A JP H118367 A JPH118367 A JP H118367A JP 9157122 A JP9157122 A JP 9157122A JP 15712297 A JP15712297 A JP 15712297A JP H118367 A JPH118367 A JP H118367A
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- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
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Abstract
(57)【要約】
【課題】 不揮発性半導体記憶装置のビット線コンタク
ト間の耐圧を向上させる。 【解決手段】 複数のＮＡＮＤ型メモリセルにそれぞれ
設けれられた選択トランジスタの選択トランジスタ用ド
レイン領域３２の間に位置するフィールド酸化膜１２下
方の半導体基板１０に、半導体基板１０と同一導電型の
ビット線コンタクト間用高濃度不純物領域２４を形成す
る。このビット線コンタクト間用高濃度不純物領域２４
４は、第１の導電膜２０にスリット２０ａ、２０ｂを形
成して、このスリット２０ａ、２０ｂから半導体基板１
０に不純物を打ち込むことにより、メモリトランジスタ
間用高濃度不純物領域２６を形成するのと同一の工程で
形成する。このビット線コンタクト間用高濃度不純物領
域２４により、ビット線コンタクト４２ａ間のパンチス
ルーを防止して、ビット線コンタクト４２ａ間の耐圧の
向上を図ることができる。
ト間の耐圧を向上させる。 【解決手段】 複数のＮＡＮＤ型メモリセルにそれぞれ
設けれられた選択トランジスタの選択トランジスタ用ド
レイン領域３２の間に位置するフィールド酸化膜１２下
方の半導体基板１０に、半導体基板１０と同一導電型の
ビット線コンタクト間用高濃度不純物領域２４を形成す
る。このビット線コンタクト間用高濃度不純物領域２４
４は、第１の導電膜２０にスリット２０ａ、２０ｂを形
成して、このスリット２０ａ、２０ｂから半導体基板１
０に不純物を打ち込むことにより、メモリトランジスタ
間用高濃度不純物領域２６を形成するのと同一の工程で
形成する。このビット線コンタクト間用高濃度不純物領
域２４により、ビット線コンタクト４２ａ間のパンチス
ルーを防止して、ビット線コンタクト４２ａ間の耐圧の
向上を図ることができる。
Description
【０００１】
【発明の属する技術分野】本発明は、電気的に書き換え
可能な不揮発性半導体記憶装置及びその製造方法に関
し、特に、ビット線間の素子分離特性の向上を図った、
いわゆるフラッシュメモリと呼ばれる、不揮発性半導体
記憶装置及びその製造方法に関する。
可能な不揮発性半導体記憶装置及びその製造方法に関
し、特に、ビット線間の素子分離特性の向上を図った、
いわゆるフラッシュメモリと呼ばれる、不揮発性半導体
記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】高集積化が可能な不揮発性半導体記憶装
置、すなわち、フラッシュメモリの１つとしてＮＡＮＤ
セル型ＥＥＰＲＯＭが知られている。これは、複数のメ
モリトランジスタをそれらのソース／ドレイン領域を隣
接するもの同士で共有する形で直列接続して一単位と
し、この一単位をＮＡＮＤ型メモリセルとする。メモリ
トランジスタは通常、電荷蓄積用のフローティングゲー
トと制御用のコントロールゲートが積層されたＦＥＴ−
ＭＯＳ構造を有する。ＮＡＮＤ型メモリセルのドレイン
側は選択ゲートを介してビット線に接続され、ソース側
も選択ゲートを介してソース線に接続される。ＮＡＮＤ
型メモリセルのコントロールゲートは、行方向に連続的
に配設されてワード線となる。
置、すなわち、フラッシュメモリの１つとしてＮＡＮＤ
セル型ＥＥＰＲＯＭが知られている。これは、複数のメ
モリトランジスタをそれらのソース／ドレイン領域を隣
接するもの同士で共有する形で直列接続して一単位と
し、この一単位をＮＡＮＤ型メモリセルとする。メモリ
トランジスタは通常、電荷蓄積用のフローティングゲー
トと制御用のコントロールゲートが積層されたＦＥＴ−
ＭＯＳ構造を有する。ＮＡＮＤ型メモリセルのドレイン
側は選択ゲートを介してビット線に接続され、ソース側
も選択ゲートを介してソース線に接続される。ＮＡＮＤ
型メモリセルのコントロールゲートは、行方向に連続的
に配設されてワード線となる。
【０００３】ＮＡＮＤセル型ＥＥＰＲＯＭのデータの書
き込みの動作は以下の通りである。選択されたメモリト
ランジスタのコントロールゲートに書き込み電位（例え
ば約１８Ｖ）を印加し、それ以外の非選択のメモリトラ
ンジスタのコントロールゲートには中間電位（例えば約
８Ｖ）を印加する。また、ビット線にはデータに応じて
０Ｖまたは電源電圧（例えば約３．３Ｖ）を印加する。
ビット線に０Ｖが印加されたときには、その電位は非選
択のメモリトランジスタを介して、選択されたメモリト
ランジスタのドレイン領域まで伝達される。すると、こ
のドレイン領域からフローティングゲートにＦ−Ｎトン
ネリングにより電子注入が生じ、その選択されたメモリ
トランジスタのしきい値は正方向シフトする。この状態
を例えば”０”とする。ビット線に電源電圧（例えば約
３．３Ｖ）が印加されたときには、選択ゲートがカット
オフされ、選択されたメモリトランジスタのコントロー
ルゲートに印加された書き込み電位や、選択されなかっ
たメモリトランジスタのコントロールゲートに印加され
た中間電位により、選択されたメモリトランジスタのチ
ャネル部の電位が持ち上がるため電子注入は起こらず、
しきい値は負のままである。この状態を例えば”１”と
する。これが書き込み動作である。
き込みの動作は以下の通りである。選択されたメモリト
ランジスタのコントロールゲートに書き込み電位（例え
ば約１８Ｖ）を印加し、それ以外の非選択のメモリトラ
ンジスタのコントロールゲートには中間電位（例えば約
８Ｖ）を印加する。また、ビット線にはデータに応じて
０Ｖまたは電源電圧（例えば約３．３Ｖ）を印加する。
ビット線に０Ｖが印加されたときには、その電位は非選
択のメモリトランジスタを介して、選択されたメモリト
ランジスタのドレイン領域まで伝達される。すると、こ
のドレイン領域からフローティングゲートにＦ−Ｎトン
ネリングにより電子注入が生じ、その選択されたメモリ
トランジスタのしきい値は正方向シフトする。この状態
を例えば”０”とする。ビット線に電源電圧（例えば約
３．３Ｖ）が印加されたときには、選択ゲートがカット
オフされ、選択されたメモリトランジスタのコントロー
ルゲートに印加された書き込み電位や、選択されなかっ
たメモリトランジスタのコントロールゲートに印加され
た中間電位により、選択されたメモリトランジスタのチ
ャネル部の電位が持ち上がるため電子注入は起こらず、
しきい値は負のままである。この状態を例えば”１”と
する。これが書き込み動作である。
【０００４】しかし、さらなる微細化に伴い、素子分離
幅を狭くしていくと、ビット線が選択ゲートのドレイン
領域とコンタクトする部分であるビット線コンタクトに
おける耐圧が問題となる。すなわち、隣接するビット線
コンタクト間のパンチスルー耐圧をマージンを持って保
持するのが困難になる。仮に”０”書き込みと”１”書
き込みを行うＮＡＮＤ型メモリセルが隣合い、ビット線
コンタクト間のパンチスルー耐圧が不十分の場合に
は、”１”書き込みを行うために印加された電源電圧
（例えば約３．３Ｖ）の電位が隣のビット線コンタクト
にリークしてしまう。このため、本来”１”を書き込む
べきメモリトランジスタを有するＮＡＮＤ型メモリセル
のドレインが電源電圧（例えば約３．３Ｖ）まで上がれ
ずに“０”書き込みが起こるという、誤書き込みが生じ
てしまう。よって、ビット線コンタクト間のパンチスル
ー耐圧をばらつきまで考慮したうえで、十分にマージン
をとることが不可欠である。
幅を狭くしていくと、ビット線が選択ゲートのドレイン
領域とコンタクトする部分であるビット線コンタクトに
おける耐圧が問題となる。すなわち、隣接するビット線
コンタクト間のパンチスルー耐圧をマージンを持って保
持するのが困難になる。仮に”０”書き込みと”１”書
き込みを行うＮＡＮＤ型メモリセルが隣合い、ビット線
コンタクト間のパンチスルー耐圧が不十分の場合に
は、”１”書き込みを行うために印加された電源電圧
（例えば約３．３Ｖ）の電位が隣のビット線コンタクト
にリークしてしまう。このため、本来”１”を書き込む
べきメモリトランジスタを有するＮＡＮＤ型メモリセル
のドレインが電源電圧（例えば約３．３Ｖ）まで上がれ
ずに“０”書き込みが起こるという、誤書き込みが生じ
てしまう。よって、ビット線コンタクト間のパンチスル
ー耐圧をばらつきまで考慮したうえで、十分にマージン
をとることが不可欠である。
【０００５】従来は、隣合うビット線コンタクト間の素
子分離は、フィールド酸化膜を形成するときに打ち込ま
れる不純物イオンにより形成されるフィールドインプラ
領域により保持していた。このため、素子分離幅を狭く
するとパンチスルーに対するマージンが非常に小さかっ
た。一方、パンチスルーのマージンを上げようとして、
フィールドインプラ領域形成時に打ち込む不純物イオン
のドーズ量を増やすと、チャネル領域への不純物の拡散
量が多くなったり、チャネル領域とフィールドインプラ
領域との間の容量が増大したりしていた。このように、
チャネル領域への不純物の拡散量が多くなるとセル電流
が低下し、読み出し動作に対するマージンが小さくなっ
てしまっていた。また、チャネル領域とフィールド領域
との間の容量が増大すると書き込み動作時に書き込まな
いメモリトランジスタのビット線が持ち上がり難くな
り、誤書き込みを起こし易くなっていた。以上のことに
より、フィールド酸化膜形成時にフィールドインプラ領
域に打ち込む不純物イオンのドーズ量は、不容易に増や
すことができない状況であった。
子分離は、フィールド酸化膜を形成するときに打ち込ま
れる不純物イオンにより形成されるフィールドインプラ
領域により保持していた。このため、素子分離幅を狭く
するとパンチスルーに対するマージンが非常に小さかっ
た。一方、パンチスルーのマージンを上げようとして、
フィールドインプラ領域形成時に打ち込む不純物イオン
のドーズ量を増やすと、チャネル領域への不純物の拡散
量が多くなったり、チャネル領域とフィールドインプラ
領域との間の容量が増大したりしていた。このように、
チャネル領域への不純物の拡散量が多くなるとセル電流
が低下し、読み出し動作に対するマージンが小さくなっ
てしまっていた。また、チャネル領域とフィールド領域
との間の容量が増大すると書き込み動作時に書き込まな
いメモリトランジスタのビット線が持ち上がり難くな
り、誤書き込みを起こし易くなっていた。以上のことに
より、フィールド酸化膜形成時にフィールドインプラ領
域に打ち込む不純物イオンのドーズ量は、不容易に増や
すことができない状況であった。
【０００６】ＮＡＮＤセル型ＥＥＰＲＯＭではビット線
コンタクト間のパンチスルー耐圧として、最低でも電源
電圧（例えば約３．３Ｖ）が必要であるが、それ以外に
隣合うＮＡＮＤ型メモリセルのメモリトランジスタのフ
ィールド反転耐圧としては最低でも書き込み電圧（例え
ば約１８Ｖ）が必要であった。
コンタクト間のパンチスルー耐圧として、最低でも電源
電圧（例えば約３．３Ｖ）が必要であるが、それ以外に
隣合うＮＡＮＤ型メモリセルのメモリトランジスタのフ
ィールド反転耐圧としては最低でも書き込み電圧（例え
ば約１８Ｖ）が必要であった。
【０００７】そこで従来技術としては、図１０及び図１
１に示す不揮発性半導体記憶装置があった。図１０
（ａ）は従来の不揮発性半導体記憶装置の平面図、図１
０（ｂ）及び図１０（ｃ）は、それぞれ図１０（ａ）の
（ｂ）−（ｂ）線断面図、（ｃ）−（ｃ）線断面図であ
る。図１１は、フローティングゲートを形成するための
ポリシリコンからなる導電膜２０を示す図であり、その
従来の不揮発性半導体記憶装置の製造工程の一部を示す
図である。
１に示す不揮発性半導体記憶装置があった。図１０
（ａ）は従来の不揮発性半導体記憶装置の平面図、図１
０（ｂ）及び図１０（ｃ）は、それぞれ図１０（ａ）の
（ｂ）−（ｂ）線断面図、（ｃ）−（ｃ）線断面図であ
る。図１１は、フローティングゲートを形成するための
ポリシリコンからなる導電膜２０を示す図であり、その
従来の不揮発性半導体記憶装置の製造工程の一部を示す
図である。
【０００８】図１０からわかるように、従来の不揮発性
半導体記憶装置においては、隣り合うＮＡＮＤ型メモリ
セルのメモリトランジスタ間における耐圧の向上を図る
ために、これらメモリトランジスタ間の半導体基板１０
にメモリトランジスタ間用高濃度不純物領域２６を形成
していた。すなわち、半導体基板１０にこの半導体基板
１０と同一導電型の不純物イオンを追加して打つことに
より、隣合うＮＡＮＤ型メモリセル間のメモリトランジ
スタ間のフィールド反転耐圧の特性を向上させていた。
半導体記憶装置においては、隣り合うＮＡＮＤ型メモリ
セルのメモリトランジスタ間における耐圧の向上を図る
ために、これらメモリトランジスタ間の半導体基板１０
にメモリトランジスタ間用高濃度不純物領域２６を形成
していた。すなわち、半導体基板１０にこの半導体基板
１０と同一導電型の不純物イオンを追加して打つことに
より、隣合うＮＡＮＤ型メモリセル間のメモリトランジ
スタ間のフィールド反転耐圧の特性を向上させていた。
【０００９】図１１からわかるように、このメモリトラ
ンジスタ間用高濃度不純物領域２６は、導電膜２０に形
成されたスリット２０ｂから不純物イオンを打ち込むこ
とにより形成されていた。すなわち、フィールド酸化膜
１２が形成された半導体基板１０上に、フローティング
ゲートＦＧを形成するための導電膜２０を形成し、この
導電膜２０にスリット２０ｂを開けていた。このスリッ
ト２０ｂにより、行方向に隣合うＮＡＮＤ型メモリセル
のフローティングゲートＦＧをＮＡＮＤ型メモリセル毎
に分離していた。そして、このスリット２０ｂから半導
体基板１０に半導体基板１０と同一導電型の不純物イオ
ンを追加して打つことにより、メモリトランジスタ間用
高濃度不純物領域２６を形成していた。
ンジスタ間用高濃度不純物領域２６は、導電膜２０に形
成されたスリット２０ｂから不純物イオンを打ち込むこ
とにより形成されていた。すなわち、フィールド酸化膜
１２が形成された半導体基板１０上に、フローティング
ゲートＦＧを形成するための導電膜２０を形成し、この
導電膜２０にスリット２０ｂを開けていた。このスリッ
ト２０ｂにより、行方向に隣合うＮＡＮＤ型メモリセル
のフローティングゲートＦＧをＮＡＮＤ型メモリセル毎
に分離していた。そして、このスリット２０ｂから半導
体基板１０に半導体基板１０と同一導電型の不純物イオ
ンを追加して打つことにより、メモリトランジスタ間用
高濃度不純物領域２６を形成していた。
【００１０】
【発明が解決しようとする課題】上述した図１０（ｂ）
からもわかるように、従来はメモリトランジスタ間にし
か不純物イオンが追加で打たれていなかった。したがっ
て、ビット線コンタクト４２ａ間の素子分離特性は、フ
ィールド酸化膜１２の形成時に打たれるフィールドイン
プラ領域１４のみに依存していた。このため、ビット線
コンタクト４２ａ間のパンチスルー耐圧は素子分離幅が
小さくなるに従いかなり厳しい状況にあった。つまり、
このビット線コンタクト４２ａ間の耐圧が、不揮発性半
導体記憶装置の微細化の妨げになっていた。
からもわかるように、従来はメモリトランジスタ間にし
か不純物イオンが追加で打たれていなかった。したがっ
て、ビット線コンタクト４２ａ間の素子分離特性は、フ
ィールド酸化膜１２の形成時に打たれるフィールドイン
プラ領域１４のみに依存していた。このため、ビット線
コンタクト４２ａ間のパンチスルー耐圧は素子分離幅が
小さくなるに従いかなり厳しい状況にあった。つまり、
このビット線コンタクト４２ａ間の耐圧が、不揮発性半
導体記憶装置の微細化の妨げになっていた。
【００１１】そこで本発明は、ビット線コンタクト４２
ａ間のパンチスルー耐圧の向上を図ることを目的とす
る。すなわち、ビット線４２と選択トランジスタ用ドレ
イン領域３２とが接続する部分であるビット線コンタク
ト４２ａ同士のパンチスルー耐圧の向上を図ることを目
的とする。さらに、このパンチスルー耐圧の向上を図る
ことにより、不揮発性半導体記憶装置の微細化を図るこ
とを目的とする。
ａ間のパンチスルー耐圧の向上を図ることを目的とす
る。すなわち、ビット線４２と選択トランジスタ用ドレ
イン領域３２とが接続する部分であるビット線コンタク
ト４２ａ同士のパンチスルー耐圧の向上を図ることを目
的とする。さらに、このパンチスルー耐圧の向上を図る
ことにより、不揮発性半導体記憶装置の微細化を図るこ
とを目的とする。
【００１２】
【課題を解決するための手段】上記課題を解決するた
め、本発明に係る不揮発性半導体記憶装置は、半導体基
板と、前記半導体基板上に行列方向に形成された複数の
メモリトランジスタと、前記複数のメモリトランジスタ
と、これらメモリトランジスタに信号を伝達するビット
線と、の間を、オン、オフする複数の選択トランジスタ
と、行方向に隣り合う前記複数のメモリトランジスタの
間及び行方向に隣り合う前記複数の選択トランジスタの
間における前記半導体基板上に形成され、前記複数のメ
モリトランジスタ及び前記複数の選択トランジスタのそ
れぞれを素子分離をするための、フィールド酸化膜と、
前記フィールド酸化膜下方の前記半導体基板に形成され
た、前記半導体基板と同一導電型のフィールドインプラ
領域と、行方向に隣り合う前記メモリトランジスタ間に
位置する前記フィールド酸化膜下方の前記半導体基板に
形成された、前記半導体基板と同一導電型で、且つ、前
記フィールドインプラ領域よりも高濃度の、第１高濃度
不純物領域と、行方向に隣り合う前記ビット線と前記選
択トランジスタとの接続部分間に位置する前記フィール
ド酸化膜下方の前記半導体基板に形成された、前記半導
体基板と同一導電型で、且つ、前記第１高濃度不純物領
域とほぼ同濃度で、且つ、前記フィールドインプラ領域
よりも高濃度の、第２高濃度不純物領域と、を備えるこ
とを特徴とする。
め、本発明に係る不揮発性半導体記憶装置は、半導体基
板と、前記半導体基板上に行列方向に形成された複数の
メモリトランジスタと、前記複数のメモリトランジスタ
と、これらメモリトランジスタに信号を伝達するビット
線と、の間を、オン、オフする複数の選択トランジスタ
と、行方向に隣り合う前記複数のメモリトランジスタの
間及び行方向に隣り合う前記複数の選択トランジスタの
間における前記半導体基板上に形成され、前記複数のメ
モリトランジスタ及び前記複数の選択トランジスタのそ
れぞれを素子分離をするための、フィールド酸化膜と、
前記フィールド酸化膜下方の前記半導体基板に形成され
た、前記半導体基板と同一導電型のフィールドインプラ
領域と、行方向に隣り合う前記メモリトランジスタ間に
位置する前記フィールド酸化膜下方の前記半導体基板に
形成された、前記半導体基板と同一導電型で、且つ、前
記フィールドインプラ領域よりも高濃度の、第１高濃度
不純物領域と、行方向に隣り合う前記ビット線と前記選
択トランジスタとの接続部分間に位置する前記フィール
ド酸化膜下方の前記半導体基板に形成された、前記半導
体基板と同一導電型で、且つ、前記第１高濃度不純物領
域とほぼ同濃度で、且つ、前記フィールドインプラ領域
よりも高濃度の、第２高濃度不純物領域と、を備えるこ
とを特徴とする。
【００１３】
【発明の実施の形態】本発明の第１実施形態は、フロー
ティングゲートを形成するための導電膜のメモリトラン
ジスタ間にスリットを形成して、このスリットから不純
物を打ち込んでメモリトランジスタの間に高濃度不純物
領域を形成する際に、この導電膜の選択トランジスタの
ドレイン領域間にも同様にスリットを形成し、このスリ
ットから不純物を打ち込んで選択トランジスタのドレイ
ン領域の間に高濃度不純物領域を形成する。これによ
り、選択トランジスタのドレイン領域とビット線とが接
続するビット線コンタクトにおける、これらビット線コ
ンタクト間の耐圧の向上を図ったものである。以下に、
図面に基づいて本実施形態を詳細に説明する。
ティングゲートを形成するための導電膜のメモリトラン
ジスタ間にスリットを形成して、このスリットから不純
物を打ち込んでメモリトランジスタの間に高濃度不純物
領域を形成する際に、この導電膜の選択トランジスタの
ドレイン領域間にも同様にスリットを形成し、このスリ
ットから不純物を打ち込んで選択トランジスタのドレイ
ン領域の間に高濃度不純物領域を形成する。これによ
り、選択トランジスタのドレイン領域とビット線とが接
続するビット線コンタクトにおける、これらビット線コ
ンタクト間の耐圧の向上を図ったものである。以下に、
図面に基づいて本実施形態を詳細に説明する。
【００１４】図１乃至図６は本発明の一実施形態に係る
不揮発性半導体記憶装置の製造工程を示す図である。こ
れら図１乃至図６において、（ａ）はその平面図であ
り、（ｂ）や（ｃ）は、（ａ）における（ｂ）−（ｂ）
線断面図、（ｃ）−（ｃ）線断面図である。
不揮発性半導体記憶装置の製造工程を示す図である。こ
れら図１乃至図６において、（ａ）はその平面図であ
り、（ｂ）や（ｃ）は、（ａ）における（ｂ）−（ｂ）
線断面図、（ｃ）−（ｃ）線断面図である。
【００１５】図１からわかるように、ＬＯＣＯＳ法によ
り、半導体基板１０上に素子間分離用の複数のフィール
ド酸化膜１２を並列的に帯状に形成する。すなわち、Ｐ
- 型の半導体基板１０上のフィールド酸化膜形成予定領
域に、Ｂ- イオン（ボロンイオン）等を打ち込むことに
より、Ｐ+ 型のフィールドインプラ領域１４を形成す
る。次に、窒化膜をマスクとして使用することにより、
半導体基板１０上に選択的に、素子間分離用の厚いフィ
ールド酸化膜１２を行列方向に複数形成する。これらの
フィールド酸化膜１２の間は、後述するＮＡＮＤ型メモ
リセルが形成される素子形成領域（ＳＤＧ）１６とな
る。
り、半導体基板１０上に素子間分離用の複数のフィール
ド酸化膜１２を並列的に帯状に形成する。すなわち、Ｐ
- 型の半導体基板１０上のフィールド酸化膜形成予定領
域に、Ｂ- イオン（ボロンイオン）等を打ち込むことに
より、Ｐ+ 型のフィールドインプラ領域１４を形成す
る。次に、窒化膜をマスクとして使用することにより、
半導体基板１０上に選択的に、素子間分離用の厚いフィ
ールド酸化膜１２を行列方向に複数形成する。これらの
フィールド酸化膜１２の間は、後述するＮＡＮＤ型メモ
リセルが形成される素子形成領域（ＳＤＧ）１６とな
る。
【００１６】次に、図２からわかるように、この中間不
揮発性半導体記憶装置上に、酸化によりゲート酸化膜
（第１の絶縁膜）１８を形成する。さらに、このゲート
酸化膜１８上に、ＣＶＤ（chemicl vapor deposition）
によりポリシリコンからなる第１の導電膜２０を形成す
る。この第１の導電膜２０は、リン等をドーピングする
ことにより、低抵抗化が図られている。
揮発性半導体記憶装置上に、酸化によりゲート酸化膜
（第１の絶縁膜）１８を形成する。さらに、このゲート
酸化膜１８上に、ＣＶＤ（chemicl vapor deposition）
によりポリシリコンからなる第１の導電膜２０を形成す
る。この第１の導電膜２０は、リン等をドーピングする
ことにより、低抵抗化が図られている。
【００１７】次に、図３からわかるように、この第１の
導電膜２０上にフォトレジストを塗布した上で、パター
ニングして、フォトレジスト層２２を形成する。すなわ
ち、フォトレジストに光リソグラフィーにより開孔２２
ａ、２２ｂを形成して、フォトレジスト層２２を形成す
る。続いて、第１の導電膜２０に、ＲＩＥ（reactiveio
n etching）によりスリット２０ａ、２０ｂを形成す
る。このような形でスリット２０ａ、２０ｂを形成する
のは、行方向に連続する選択ゲートＳＧ１、ＳＧ２を形
成するために必要な、第１の導電膜２０の部分を残すた
めである。次に、このスリット２０ａ、２０ｂから半導
体基板１０に、Ｂ- イオン（ボロンイオン）等を追加し
て打ち込む。つまり、半導体基板１０と同一導電型の不
純物を打ち込む。これにより、半導体基板１０における
フィールド酸化膜１２の下方に、Ｐ+ 型のビット線コン
タクト間用高濃度不純物領域２４と、Ｐ+ 型のメモリト
ランジスタ間用高濃度不純物領域２６とが、形成され
る。すなわち、ビット線コンタクト形成予定領域のそれ
ぞれの間に、Ｐ+ 型のビット線コンタクト間用高濃度不
純物領域２４が形成される。また、メモリトランジスタ
形成予定領域のそれぞれの間に、Ｐ+ 型のメモリトラン
ジスタ間用高濃度不純物領域２６が形成される。
導電膜２０上にフォトレジストを塗布した上で、パター
ニングして、フォトレジスト層２２を形成する。すなわ
ち、フォトレジストに光リソグラフィーにより開孔２２
ａ、２２ｂを形成して、フォトレジスト層２２を形成す
る。続いて、第１の導電膜２０に、ＲＩＥ（reactiveio
n etching）によりスリット２０ａ、２０ｂを形成す
る。このような形でスリット２０ａ、２０ｂを形成する
のは、行方向に連続する選択ゲートＳＧ１、ＳＧ２を形
成するために必要な、第１の導電膜２０の部分を残すた
めである。次に、このスリット２０ａ、２０ｂから半導
体基板１０に、Ｂ- イオン（ボロンイオン）等を追加し
て打ち込む。つまり、半導体基板１０と同一導電型の不
純物を打ち込む。これにより、半導体基板１０における
フィールド酸化膜１２の下方に、Ｐ+ 型のビット線コン
タクト間用高濃度不純物領域２４と、Ｐ+ 型のメモリト
ランジスタ間用高濃度不純物領域２６とが、形成され
る。すなわち、ビット線コンタクト形成予定領域のそれ
ぞれの間に、Ｐ+ 型のビット線コンタクト間用高濃度不
純物領域２４が形成される。また、メモリトランジスタ
形成予定領域のそれぞれの間に、Ｐ+ 型のメモリトラン
ジスタ間用高濃度不純物領域２６が形成される。
【００１８】次に、図４からわかるように、フォトレジ
スト層２２を除去する。そして、酸化やＣＶＤによりこ
の中間不揮発性半導体記憶装置上に、ＯＮＯ（Oxide-Ni
tride-Oxide ）膜（第２の絶縁膜）２８を形成する。続
いて、このＯＮＯ膜２８上にＣＶＤによりポリシリコン
等からなる第２の導電膜３０を形成する。この第２の導
電膜３０はリン等をドーピングすることにより、低抵抗
化が図られている。
スト層２２を除去する。そして、酸化やＣＶＤによりこ
の中間不揮発性半導体記憶装置上に、ＯＮＯ（Oxide-Ni
tride-Oxide ）膜（第２の絶縁膜）２８を形成する。続
いて、このＯＮＯ膜２８上にＣＶＤによりポリシリコン
等からなる第２の導電膜３０を形成する。この第２の導
電膜３０はリン等をドーピングすることにより、低抵抗
化が図られている。
【００１９】次に、図５からわかるように、ゲート加工
を行う。すなわち、光リソグラフィーとＲＩＥにより、
前述した第１の導電膜２０とＯＮＯ膜２８と第２の導電
膜３０とを、一括して行方向にエッチングする。これに
より、選択ゲートＳＧ１、ＳＧ２、コントロールゲート
ＣＧ１〜ＣＧ１６、フローティングゲートＦＧが形成さ
れる。選択ゲートＳＧ１、ＳＧ２は行方向に連続的に配
設される。コントロールゲートＣＧ１〜ＣＧ１６は行方
向に連続的に配設され、ワード線となる。なお、このと
き、特に図５（ｂ）からわかるように、フィールド酸化
膜１２には凹部１２ａが不可避的に形成される。すなわ
ち、ＲＩＥにより、ビット線コンタクト形成予定領域部
分における、第１の導電膜２０とＯＮＯ膜２８と第２の
導電膜３０とを、一括してエッチング除去する際に、不
可避的に凹部１２ａが形成される。なぜなら、図４
（ｂ）からわかるように、このビット線コンタクト形成
予定領域部分におけるフィールド酸化膜１２上には、第
１の導電膜２０が形成されていない部分がある。このた
め、ＲＩＥでＯＮＯ膜２８をエッチングにより除去しよ
うとしたときに、フィールド酸化膜１２までも部分的に
エッチングにより除去してしまうのである。
を行う。すなわち、光リソグラフィーとＲＩＥにより、
前述した第１の導電膜２０とＯＮＯ膜２８と第２の導電
膜３０とを、一括して行方向にエッチングする。これに
より、選択ゲートＳＧ１、ＳＧ２、コントロールゲート
ＣＧ１〜ＣＧ１６、フローティングゲートＦＧが形成さ
れる。選択ゲートＳＧ１、ＳＧ２は行方向に連続的に配
設される。コントロールゲートＣＧ１〜ＣＧ１６は行方
向に連続的に配設され、ワード線となる。なお、このと
き、特に図５（ｂ）からわかるように、フィールド酸化
膜１２には凹部１２ａが不可避的に形成される。すなわ
ち、ＲＩＥにより、ビット線コンタクト形成予定領域部
分における、第１の導電膜２０とＯＮＯ膜２８と第２の
導電膜３０とを、一括してエッチング除去する際に、不
可避的に凹部１２ａが形成される。なぜなら、図４
（ｂ）からわかるように、このビット線コンタクト形成
予定領域部分におけるフィールド酸化膜１２上には、第
１の導電膜２０が形成されていない部分がある。このた
め、ＲＩＥでＯＮＯ膜２８をエッチングにより除去しよ
うとしたときに、フィールド酸化膜１２までも部分的に
エッチングにより除去してしまうのである。
【００２０】次に、図６からわかるように、Ｐ+ イオン
（リンイオン）やＡｓ+ イオン（ヒ素イオン）等を打ち
込んで、半導体基板１０にｎ- 領域、及びｎ+ 領域を形
成する。これらの領域により、選択トランジスタ用ドレ
イン領域３２と、メモリトランジスタ用ソース／ドレイ
ン領域３４と、共通ソース線領域３６とが、形成され
る。すなわち、選択ゲートＳＧ１、ＳＧ２とコントロー
ルゲートＣＧ１〜ＣＧ１６に対応する、ソース／ドレイ
ン領域が形成される。本実施形態においては、直列に接
続された１６個のメモリトランジスタでＮＡＮＤ型メモ
リセルが形成される。また、このＮＡＮＤ型メモリセル
のソース側とドレイン側のそれぞれに、選択トランジス
タがＮＡＮＤ型メモリセルと直列に接続される。続い
て、この中間不揮発性半導体記憶装置上にＣＶＤにより
層間絶縁膜（第３の絶縁膜）３８を形成する。さらに、
この層間絶縁膜３８における選択トランジスタ用ドレイ
ン領域３２上に、光リソグラフィーとＲＩＥにより、コ
ンタクト開孔４０を形成する。次に、このコンタクト開
孔４０から選択トランジスタ用ドレイン領域３２に、Ａ
ｓ+ イオン（ヒ素イオン）等を追加して打ち込んで、再
拡散インプラを行う。続いて、この中間不揮発性半導体
記憶装置上にスパッタリングにより、バリアメタル層と
アルミ配線層とを形成し、これらバリアメタル層とアル
ミ配線層とを光リソグラフィーとＲＩＥにより選択的に
エッチングすることにより、ビット線４２を形成する。
このとき、特に図６（ｂ）からわかるように、このビッ
ト線４２がコンタクト開孔４０に入り込んで、選択トラ
ンジスタ用ドレイン領域３２と接続される。この接続さ
れる部分で、ビット線コンタクト４２ａが形成される。
（リンイオン）やＡｓ+ イオン（ヒ素イオン）等を打ち
込んで、半導体基板１０にｎ- 領域、及びｎ+ 領域を形
成する。これらの領域により、選択トランジスタ用ドレ
イン領域３２と、メモリトランジスタ用ソース／ドレイ
ン領域３４と、共通ソース線領域３６とが、形成され
る。すなわち、選択ゲートＳＧ１、ＳＧ２とコントロー
ルゲートＣＧ１〜ＣＧ１６に対応する、ソース／ドレイ
ン領域が形成される。本実施形態においては、直列に接
続された１６個のメモリトランジスタでＮＡＮＤ型メモ
リセルが形成される。また、このＮＡＮＤ型メモリセル
のソース側とドレイン側のそれぞれに、選択トランジス
タがＮＡＮＤ型メモリセルと直列に接続される。続い
て、この中間不揮発性半導体記憶装置上にＣＶＤにより
層間絶縁膜（第３の絶縁膜）３８を形成する。さらに、
この層間絶縁膜３８における選択トランジスタ用ドレイ
ン領域３２上に、光リソグラフィーとＲＩＥにより、コ
ンタクト開孔４０を形成する。次に、このコンタクト開
孔４０から選択トランジスタ用ドレイン領域３２に、Ａ
ｓ+ イオン（ヒ素イオン）等を追加して打ち込んで、再
拡散インプラを行う。続いて、この中間不揮発性半導体
記憶装置上にスパッタリングにより、バリアメタル層と
アルミ配線層とを形成し、これらバリアメタル層とアル
ミ配線層とを光リソグラフィーとＲＩＥにより選択的に
エッチングすることにより、ビット線４２を形成する。
このとき、特に図６（ｂ）からわかるように、このビッ
ト線４２がコンタクト開孔４０に入り込んで、選択トラ
ンジスタ用ドレイン領域３２と接続される。この接続さ
れる部分で、ビット線コンタクト４２ａが形成される。
【００２１】次に、図７からわかるように、この中間不
揮発性半導体記憶装置上に、ＣＶＤによりパッシベーシ
ョン膜４４を形成する。このパッシベーション膜４４
は、表面保護膜としての働きを有するものである。以上
の工程により、不揮発性半導体記憶装置は完成する。
揮発性半導体記憶装置上に、ＣＶＤによりパッシベーシ
ョン膜４４を形成する。このパッシベーション膜４４
は、表面保護膜としての働きを有するものである。以上
の工程により、不揮発性半導体記憶装置は完成する。
【００２２】図８は、図７（ａ）におけるVIII−VIII線
断面図である。この図８からわかるように、ビット線４
２は、選択ゲートＳＧ１のドレイン領域である選択トラ
ンジスタ用ドレイン領域３２に接続されて、ビット線コ
ンタクト４２ａを形成している。このｎ+ 型の選択トラ
ンジスタ用ドレイン領域３２と、ｎ+ 型のメモリトラン
ジスタ用ソース／ドレイン領域３４と、選択ゲートＳＧ
１とにより、ＦＥＴ−ＭＯＳ構造の選択トランジスタＳ
Ｔが構成されている。また、ｎ+ 型のメモリトランジス
タ用ソース／ドレイン領域３４、３４とコントロールゲ
ートＣＧとにより、ＦＥＴ−ＭＯＳ構造のメモリトラン
ジスタＭＴが形成されている。選択トランジスタＳＴ
は、メモリトランジスタＭＴとビット線４２との間の信
号の伝達をオン、オフする役割を有するものである。
断面図である。この図８からわかるように、ビット線４
２は、選択ゲートＳＧ１のドレイン領域である選択トラ
ンジスタ用ドレイン領域３２に接続されて、ビット線コ
ンタクト４２ａを形成している。このｎ+ 型の選択トラ
ンジスタ用ドレイン領域３２と、ｎ+ 型のメモリトラン
ジスタ用ソース／ドレイン領域３４と、選択ゲートＳＧ
１とにより、ＦＥＴ−ＭＯＳ構造の選択トランジスタＳ
Ｔが構成されている。また、ｎ+ 型のメモリトランジス
タ用ソース／ドレイン領域３４、３４とコントロールゲ
ートＣＧとにより、ＦＥＴ−ＭＯＳ構造のメモリトラン
ジスタＭＴが形成されている。選択トランジスタＳＴ
は、メモリトランジスタＭＴとビット線４２との間の信
号の伝達をオン、オフする役割を有するものである。
【００２３】以上のように、本実施形態は、図７（ｂ）
からわかるように、フィールド酸化膜１２の下方の半導
体基板中にＰ+ 型のビット線コンタクト間用高濃度不純
物領域２４を形成した。すなわち、ビット線コンタクト
４２ａ、４２ａの間に、ビット線コンタクト用高濃度不
純物領域２４を形成した。このため、ビット線コンタク
ト４２ａ、４２ａ間のパンチスルーの防止を図ることが
できる。すなわち、選択トランジスタ用ドレイン３２、
３２間の空乏層が延びて、互いに接触するのを防止する
ことができる。つまり、パンチスルー耐圧の向上を図る
ことができる。図９は、本実施形態を実際に実施したと
きの効果を、従来のものと比較して示すグラフである。
図９（ａ）は図１０に示した従来の不揮発性半導体記憶
装置のビット線コンタクト４２ａ間の耐圧を示すグラフ
であり、図９（ｂ）は本実施形態の不揮発性半導体記憶
装置のビット線コンタクト４２ａ間の耐圧を示すグラフ
である。すなわち、図９は、ビット線コンタクト４２
ａ、４２ａ間の耐圧をモニターするためのテストパター
ンによる結果を示すグラフである。具体的には、図３
（ａ）からわかるように、フィールド酸化膜１２の幅で
ある素子分離幅Ｌは０．８μｍであり、スリット２０ａ
の幅であるスリット幅Ｍは０．４μｍであり、素子形成
領域１６の幅である素子領域幅Ｎは０．４μｍである。
ビット線コンタクト間用高濃度不純物領域２４を形成す
るために追加で打ち込んだ不純物イオンは、Ｂ- イオン
（ボロンイオン）であり、そのドーズ量は２Ｅ１４／ｃ
ｍ2 である。なお、図１（ｂ）からわかるように、フィ
ールド酸化膜１２を形成する際に、フィールドインプラ
領域１４を形成するために打ち込んだ不純物は、Ｂ- イ
オン（ボロンイオン）であり、そのドーズ量は５Ｅ１３
／ｃｍ2 である。このような条件で構成された約１００
０対のビット線コンタクト４２ａ間の耐圧をモニターし
ている。
からわかるように、フィールド酸化膜１２の下方の半導
体基板中にＰ+ 型のビット線コンタクト間用高濃度不純
物領域２４を形成した。すなわち、ビット線コンタクト
４２ａ、４２ａの間に、ビット線コンタクト用高濃度不
純物領域２４を形成した。このため、ビット線コンタク
ト４２ａ、４２ａ間のパンチスルーの防止を図ることが
できる。すなわち、選択トランジスタ用ドレイン３２、
３２間の空乏層が延びて、互いに接触するのを防止する
ことができる。つまり、パンチスルー耐圧の向上を図る
ことができる。図９は、本実施形態を実際に実施したと
きの効果を、従来のものと比較して示すグラフである。
図９（ａ）は図１０に示した従来の不揮発性半導体記憶
装置のビット線コンタクト４２ａ間の耐圧を示すグラフ
であり、図９（ｂ）は本実施形態の不揮発性半導体記憶
装置のビット線コンタクト４２ａ間の耐圧を示すグラフ
である。すなわち、図９は、ビット線コンタクト４２
ａ、４２ａ間の耐圧をモニターするためのテストパター
ンによる結果を示すグラフである。具体的には、図３
（ａ）からわかるように、フィールド酸化膜１２の幅で
ある素子分離幅Ｌは０．８μｍであり、スリット２０ａ
の幅であるスリット幅Ｍは０．４μｍであり、素子形成
領域１６の幅である素子領域幅Ｎは０．４μｍである。
ビット線コンタクト間用高濃度不純物領域２４を形成す
るために追加で打ち込んだ不純物イオンは、Ｂ- イオン
（ボロンイオン）であり、そのドーズ量は２Ｅ１４／ｃ
ｍ2 である。なお、図１（ｂ）からわかるように、フィ
ールド酸化膜１２を形成する際に、フィールドインプラ
領域１４を形成するために打ち込んだ不純物は、Ｂ- イ
オン（ボロンイオン）であり、そのドーズ量は５Ｅ１３
／ｃｍ2 である。このような条件で構成された約１００
０対のビット線コンタクト４２ａ間の耐圧をモニターし
ている。
【００２４】図９（ａ）からわかるように、従来の不揮
発性半導体記憶装置においては、ビット線コンタクト４
２ａ間に３〜４Ｖ以上の電圧が印加されると、リーク電
流が急激に増大していた。つまり、ビット線コンタクト
間の耐圧は、３Ｖ〜４Ｖ程度しかなかった。ここで、ビ
ット線コンタクト４２ａに印加される電圧に鑑みると、
データ書き込みの際に印加される電源電圧（例えば約
３．３Ｖ）と、０Ｖが最大の電位差である。したがっ
て、隣接するビット線４２、４２に３．３Ｖと０Ｖが印
加される場合もある。かかる場合に、この図９（ａ）に
示す従来の不揮発性半導体記憶装置では、ビット線コン
タクト４２ａ間の耐圧が十分とはえない。すなわち、ビ
ット線コンタクト４２ａ間にパンチスルーが生じて、リ
ーク電流が流れてしまう。リーク電流が流れると、３．
３Ｖを印加したビット線４２の選択トランジスタ用ドレ
イン３２が３．３Ｖまで上がることができなくなり、誤
書き込みが生じてしまう。
発性半導体記憶装置においては、ビット線コンタクト４
２ａ間に３〜４Ｖ以上の電圧が印加されると、リーク電
流が急激に増大していた。つまり、ビット線コンタクト
間の耐圧は、３Ｖ〜４Ｖ程度しかなかった。ここで、ビ
ット線コンタクト４２ａに印加される電圧に鑑みると、
データ書き込みの際に印加される電源電圧（例えば約
３．３Ｖ）と、０Ｖが最大の電位差である。したがっ
て、隣接するビット線４２、４２に３．３Ｖと０Ｖが印
加される場合もある。かかる場合に、この図９（ａ）に
示す従来の不揮発性半導体記憶装置では、ビット線コン
タクト４２ａ間の耐圧が十分とはえない。すなわち、ビ
ット線コンタクト４２ａ間にパンチスルーが生じて、リ
ーク電流が流れてしまう。リーク電流が流れると、３．
３Ｖを印加したビット線４２の選択トランジスタ用ドレ
イン３２が３．３Ｖまで上がることができなくなり、誤
書き込みが生じてしまう。
【００２５】これに対して図９（ｂ）からわかるよう
に、本実施形態の不揮発性半導体記憶装置においては、
ビット線コンタクト４２ａ間に７〜８Ｖ以上の電圧が印
加されると、リーク電流が増大する。つまり、ビット線
コンタクト４２ａ間の耐圧は、７Ｖ〜８Ｖ程度ある。こ
のため、隣接するビット線４２、４２に３．３Ｖと０Ｖ
が印加されたとしても、十分に耐え得ることができる。
すなわち、ビット線コンタクト４２ａ間が、十分なパン
チスルー耐圧を備えるので、リーク電流が流れにくくな
る。このため、誤書き込みが生じないようにすることが
できる。また、パンチスルー耐圧を向上させることによ
り、不揮発性半導体記憶装置の微細化を図ることも可能
となる。
に、本実施形態の不揮発性半導体記憶装置においては、
ビット線コンタクト４２ａ間に７〜８Ｖ以上の電圧が印
加されると、リーク電流が増大する。つまり、ビット線
コンタクト４２ａ間の耐圧は、７Ｖ〜８Ｖ程度ある。こ
のため、隣接するビット線４２、４２に３．３Ｖと０Ｖ
が印加されたとしても、十分に耐え得ることができる。
すなわち、ビット線コンタクト４２ａ間が、十分なパン
チスルー耐圧を備えるので、リーク電流が流れにくくな
る。このため、誤書き込みが生じないようにすることが
できる。また、パンチスルー耐圧を向上させることによ
り、不揮発性半導体記憶装置の微細化を図ることも可能
となる。
【００２６】しかも、図３からわかるように、メモリト
ランジスタ形成予定領域のそれぞれ間に、Ｐ+ 型のビッ
ト線コンタクト間用高濃度不純物領域２４を形成する工
程と同一工程により、メモリトランジスタ形成予定領域
のそれぞれの間に、Ｐ+ 型のメモリトランジスタ間用高
濃度不純物領域２６を形成することとしたので、工程数
を増やさないようにすることができる。すなわち、第１
の導電膜２０に形成されたスリット２０ａ、２０ｂか
ら、半導体基板１０に、Ｂ- イオン（ボロンイオン）等
を追加で打ち込むこととしたので、工程数を増やさない
ようにすることができる。つまり、工程数を増やさずに
ビット線コンタクト４２ａ間のパンチスルー耐圧の向上
を図ることができる。
ランジスタ形成予定領域のそれぞれ間に、Ｐ+ 型のビッ
ト線コンタクト間用高濃度不純物領域２４を形成する工
程と同一工程により、メモリトランジスタ形成予定領域
のそれぞれの間に、Ｐ+ 型のメモリトランジスタ間用高
濃度不純物領域２６を形成することとしたので、工程数
を増やさないようにすることができる。すなわち、第１
の導電膜２０に形成されたスリット２０ａ、２０ｂか
ら、半導体基板１０に、Ｂ- イオン（ボロンイオン）等
を追加で打ち込むこととしたので、工程数を増やさない
ようにすることができる。つまり、工程数を増やさずに
ビット線コンタクト４２ａ間のパンチスルー耐圧の向上
を図ることができる。
【００２７】なお、本発明は上記実施形態に限定され
ず、種々に変形可能である。例えば、メモリトランジス
タの数は１６個に限らず、１個、２個、４個等でも良
い。また、上記実施形態ではＮＡＮＤセル型ＥＥＰＲＯ
Ｍに基づいて説明したが、選択ゲートを有するＮＯＲセ
ル型ＥＥＰＲＯＭについても同様に適用することができ
る。
ず、種々に変形可能である。例えば、メモリトランジス
タの数は１６個に限らず、１個、２個、４個等でも良
い。また、上記実施形態ではＮＡＮＤセル型ＥＥＰＲＯ
Ｍに基づいて説明したが、選択ゲートを有するＮＯＲセ
ル型ＥＥＰＲＯＭについても同様に適用することができ
る。
【００２８】また、図７（ａ）からわかるように、ビッ
ト線コンタクト間用高濃度不純物領域２４とメモリトラ
ンジスタ間用高濃度不純物領域２６とを形成した後に、
列方向に拡散させることにより、これらビット線コンタ
クト間用高濃度不純物領域２４とメモリトランジスタ間
用高濃度不純物領域２６とを選択ゲートＳＧ１の下方に
までもぐり込ますこともできる。このようにすれば、ビ
ット線コンタクト間用高濃度不純物領域２４とメモリト
ランジスタ間用高濃度不純物領域２６とが互いに接近し
てくるので、ビット線コンタクト間の耐圧をより向上さ
せることができる。
ト線コンタクト間用高濃度不純物領域２４とメモリトラ
ンジスタ間用高濃度不純物領域２６とを形成した後に、
列方向に拡散させることにより、これらビット線コンタ
クト間用高濃度不純物領域２４とメモリトランジスタ間
用高濃度不純物領域２６とを選択ゲートＳＧ１の下方に
までもぐり込ますこともできる。このようにすれば、ビ
ット線コンタクト間用高濃度不純物領域２４とメモリト
ランジスタ間用高濃度不純物領域２６とが互いに接近し
てくるので、ビット線コンタクト間の耐圧をより向上さ
せることができる。
【００２９】さらに、図３（ａ）からわかるように、第
１の導電膜２０に形成するスリット２０ａ、２０ｂの大
きさは、任意に設定することができる。すなわち、スリ
ット２０ａ、２０ｂの列方向、つまり長辺方向の長さ
は、選択ゲートＳＧ１、ＳＧ２を形成する部分の第１の
導電膜２０が断切れしない範囲で、任意に設定できる。
スリット２０ａ、２０ｂの行方向、つまり短辺方向の幅
は、加工上の問題によりフィールド酸化膜１２の幅より
も狭い範囲で、任意に設定できる。
１の導電膜２０に形成するスリット２０ａ、２０ｂの大
きさは、任意に設定することができる。すなわち、スリ
ット２０ａ、２０ｂの列方向、つまり長辺方向の長さ
は、選択ゲートＳＧ１、ＳＧ２を形成する部分の第１の
導電膜２０が断切れしない範囲で、任意に設定できる。
スリット２０ａ、２０ｂの行方向、つまり短辺方向の幅
は、加工上の問題によりフィールド酸化膜１２の幅より
も狭い範囲で、任意に設定できる。
【００３０】
【発明の効果】以上説明したように、本発明の不揮発性
半導体記憶装置によれば、選択トランジスタのソース／
ドレイン領域の間に位置するフィールド酸化膜下方の半
導体基板に、半導体基板と同一導電型の高濃度不純物領
域を形成したので、ビット線コンタクト間の耐圧を向上
させることができる。
半導体記憶装置によれば、選択トランジスタのソース／
ドレイン領域の間に位置するフィールド酸化膜下方の半
導体基板に、半導体基板と同一導電型の高濃度不純物領
域を形成したので、ビット線コンタクト間の耐圧を向上
させることができる。
【図１】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造過程の一部を示す図。
装置の製造過程の一部を示す図。
【図２】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造過程の一部を示す図。
装置の製造過程の一部を示す図。
【図３】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造過程の一部を示す図。
装置の製造過程の一部を示す図。
【図４】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造過程の一部を示す図。
装置の製造過程の一部を示す図。
【図５】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造過程の一部を示す図。
装置の製造過程の一部を示す図。
【図６】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造過程の一部を示す図。
装置の製造過程の一部を示す図。
【図７】本発明の一実施形態に係る不揮発性半導体記憶
装置の製造過程の一部を示す図。
装置の製造過程の一部を示す図。
【図８】図７におけるVIII−VIII線断面図。
【図９】本実施形態の不揮発性半導体記憶装置における
ビット線コンタクト間の電圧とリーク電流との関係を、
従来の不揮発性半導体記憶装置と比較して示す図。
ビット線コンタクト間の電圧とリーク電流との関係を、
従来の不揮発性半導体記憶装置と比較して示す図。
【図１０】従来の不揮発性半導体記憶装置を示す図。
【図１１】従来の不揮発性半導体記憶装置の製造工程の
一部を示す図。
一部を示す図。
１０ 半導体基板 １２ フィールド酸化膜 １４ フィールドインプラ領域 １８ ゲート酸化膜（第１の絶縁膜） ２０ 第１の導電膜 ２０ａ、２０ｂ スリット ２４ ビット線コンタクト間用高濃度不純物領域 ２６ メモリトランジスタ間用高濃度不純物領域 ２８ ＯＮＯ膜（第２の絶縁膜） ３０ 第２の導電膜 ３２ 選択トランジスタ用ドレイン領域 ３４ メモリトランジスタ用ソース／ドレイン領域 ３８ 層間絶縁膜（第３の絶縁膜） ４２ ビット線 ４２ａ ビット線コンタクト
Claims (10)
- 【請求項１】半導体基板と、 前記半導体基板上に行列方向に形成された複数のメモリ
トランジスタと、 前記複数のメモリトランジスタと、これらメモリトラン
ジスタに信号を伝達するビット線と、の間を、オン、オ
フする複数の選択トランジスタと、 行方向に隣り合う前記複数のメモリトランジスタの間及
び行方向に隣り合う前記複数の選択トランジスタの間に
おける前記半導体基板上に形成され、前記複数のメモリ
トランジスタ及び前記複数の選択トランジスタのそれぞ
れを素子分離をするための、フィールド酸化膜と、 前記フィールド酸化膜下方の前記半導体基板に形成され
た、前記半導体基板と同一導電型のフィールドインプラ
領域と、 行方向に隣り合う前記メモリトランジスタ間に位置する
前記フィールド酸化膜下方の前記半導体基板に形成され
た、前記半導体基板と同一導電型で、且つ、前記フィー
ルドインプラ領域よりも高濃度の、第１高濃度不純物領
域と、 行方向に隣り合う前記ビット線と前記選択トランジスタ
との接続部分間に位置する前記フィールド酸化膜下方の
前記半導体基板に形成された、前記半導体基板と同一導
電型で、且つ、前記第１高濃度不純物領域とほぼ同濃度
で、且つ、前記フィールドインプラ領域よりも高濃度
の、第２高濃度不純物領域とを備えることを特徴とする
不揮発性半導体記憶装置。 - 【請求項２】前記複数のメモリトランジスタは、ＮＡＮ
Ｄ型メモリセルを形成していることを特徴とする請求項
１に記載の不揮発性半導体記憶装置。 - 【請求項３】前記複数のメモリトランジスタは、ＮＯＲ
型メモリセルを形成していることを特徴とする請求項１
に記載の不揮発性半導体記憶装置。 - 【請求項４】前記第１高濃度不純物領域と前記第２高濃
度不純物領域とは、同一工程により一括して形成された
ものであることを特徴とする請求項１乃至請求項３のい
ずれかに記載の不揮発性半導体記憶装置。 - 【請求項５】半導体基板と、 この半導体基板上に並列に形成された複数のフィールド
酸化膜と、 これら複数のフィールド酸化膜の間の前記半導体基板上
に形成された第１の絶縁膜と、 この第１の絶縁膜上に形成された第１の導電膜であっ
て、メモリトランジスタ形成予定領域の間の前記フィー
ルド酸化膜上と、ビット線コンタクト形成予定領域の間
の前記フィールド酸化膜上とに、スリットが形成され
た、第１の導電膜と、 前記第１の導電膜のスリットから前記半導体基板と同一
導電型の不純物の打ち込みを行うことにより、前記フィ
ールド酸化膜下方の前記半導体基板に形成された、高濃
度不純物領域と、 前記第１の導電膜上と前記フィールド酸化膜上とに形成
された、第２の絶縁膜と、 この第２の絶縁膜上に形成された、第２の導電膜と、 前記第１の導電膜を、選択的にエッチングすることによ
り形成されたフローティングゲートと、 前記第２の導電膜を、選択的にエッチングすることによ
り形成されたコントロールゲートと、 前記第１の導電膜と前記第２の導電膜とを、選択的にエ
ッチングすることにより形成された、選択ゲートと、 前記半導体基板に形成された、前記コントロールゲート
と前記選択ゲートとに対応する、ソース／ドレイン領域
と、 前記ソース／ドレイン領域上及び前記コントロールゲー
ト上に形成された第３の絶縁膜と、 この第３の絶縁膜上に形成され、前記選択ゲートの前記
ドレイン領域に接続してビット線コンタクトを形成する
ビット線と、 を備えたことを特徴とする不揮発性半導体記憶装置。 - 【請求項６】前記フィールド酸化膜下方の前記半導体基
板には、前記半導体基板と同一導電型のフィールドイン
プラ領域が前記フィールド酸化膜形成に先立ち形成され
ており、前記高濃度不純物領域は前記フィールドインプ
ラ領域に前記半導体基板と同一導電型の不純物を追加し
て打ち込むことにより形成されたものであることを特徴
とする請求項５に記載の不揮発性半導体記憶装置。 - 【請求項７】行列方向に形成された複数のメモリトラン
ジスタと、これらのメモリトランジスタと直列に接続さ
れた複数の選択トランジスタと、これらの選択トランジ
スタのソース／ドレイン領域に接続する複数のビット線
とを、備えた不揮発性半導体記憶装置の製造方法におい
て、 前記複数のメモリトランジスタの行方向の間に第１高濃
度不純物領域を形成する工程と、前記複数の選択トラン
ジスタと前記ビット線との接続部分の行方向の間に第２
高濃度不純物領域を形成する工程とが、同一の工程によ
りなされることを特徴とする不揮発性半導体記憶装置の
製造方法。 - 【請求項８】直列に接続された複数のメモリトランジス
タと、これらのメモリトランジスタと直列に接続された
選択トランジスタと、この選択トランジスタのドレイン
領域に接続するビット線とを、複数備えた不揮発性半導
体記憶装置の製造方法において、 フローティングゲートを形成するための導電膜の前記メ
モリトランジスタ間にスリットを形成して、このスリッ
トから不純物を打ち込んで前記メモリトランジスタの間
に高濃度不純物領域を形成する際に、前記導電膜の前記
選択トランジスタの前記ドレイン領域間にも同様にスリ
ットを形成し、このスリットから不純物を打ち込んで前
記選択トランジスタの前記ドレイン領域間に高濃度不純
物領域を形成することにより、前記選択トランジスタの
前記ドレイン領域とビット線とが接続するそれぞれのビ
ット線コンタクト間における耐圧を向上させるようにし
た、 ことを特徴とする不揮発性半導体記憶装置の製造方法。 - 【請求項９】半導体基板上に並列に複数のフィールド酸
化膜を形成する工程と、 これら複数のフィールド酸化膜の間の前記半導体基板上
に第１の絶縁膜を形成する工程と、 この第１の絶縁膜上に第１の導電膜を形成する工程と、 この第１の導電膜における、メモリトランジスタ形成予
定領域間の前記フィールド酸化膜上と、ビット線コンタ
クト形成予定領域間の前記フィールド酸化膜上とに、ス
リットを形成する工程と、 前記第１の導電膜のスリットから前記半導体基板と同一
導電型の不純物の打ち込みを行うことにより、前記フィ
ールド酸化膜下方の前記半導体基板に高濃度不純物領域
を形成する工程と、 前記第１の導電膜上と前記フィールド酸化膜上とに第２
の絶縁膜を形成する工程と、 この第２の絶縁膜上に第２の導電膜を形成する工程と、 前記第１の導電膜を選択的にエッチングすることによ
り、フローティングゲートを形成する工程と、 前記第２の導電膜を選択的にエッチングすることによ
り、コントロールゲートを形成する工程と、 前記第１の導電膜と前記第２の導電膜とを選択的にエッ
チングすることにより、選択ゲートを形成する工程と、 前記半導体基板に、前記コントロールゲートと前記選択
ゲートとに対応する、ソース／ドレイン領域を形成する
工程と、 前記ソース／ドレイン領域上及び前記コントロールゲー
ト上に第３の絶縁膜を形成する工程と、 この第３の絶縁膜上に、前記選択ゲートの前記ドレイン
領域に接続して、ビット線コンタクトを形成する、ビッ
ト線を形成する工程と、 を備えたことを特徴とする不揮発性半導体記憶装置の製
造方法。 - 【請求項１０】前記フィールド酸化膜を形成する工程に
先立ち、前記半導体基板のフィールド酸化膜形成予定領
域に、前記半導体基板と同一導電型のフィールドインプ
ラ領域を形成し、前記高濃度不純物領域を形成する工程
では、前記フィールドインプラ領域に前記半導体基板と
同一導電型の不純物を追加して打ち込むことにより前記
高濃度不純物領域を形成することを特徴とする請求項９
に記載の不揮発性半導体記憶装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9157122A JPH118367A (ja) | 1997-06-13 | 1997-06-13 | 不揮発性半導体記憶装置及びその製造方法 |
| US09/097,152 US6117729A (en) | 1997-06-13 | 1998-06-12 | Nonvolatile semiconductor storage device and its manufacturing method |
| KR1019980022195A KR100276200B1 (ko) | 1997-06-13 | 1998-06-13 | 불휘발성 반도체 기억 장치 및 그 제조 방법 |
| US09/632,626 US6288942B1 (en) | 1997-06-13 | 2000-08-04 | Nonvolatile semiconductor storage device and its manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9157122A JPH118367A (ja) | 1997-06-13 | 1997-06-13 | 不揮発性半導体記憶装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH118367A true JPH118367A (ja) | 1999-01-12 |
Family
ID=15642700
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9157122A Pending JPH118367A (ja) | 1997-06-13 | 1997-06-13 | 不揮発性半導体記憶装置及びその製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US6117729A (ja) |
| JP (1) | JPH118367A (ja) |
| KR (1) | KR100276200B1 (ja) |
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- 1997-06-13 JP JP9157122A patent/JPH118367A/ja active Pending
-
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- 1998-06-12 US US09/097,152 patent/US6117729A/en not_active Expired - Fee Related
- 1998-06-13 KR KR1019980022195A patent/KR100276200B1/ko not_active IP Right Cessation
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2000
- 2000-08-04 US US09/632,626 patent/US6288942B1/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
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| KR100276200B1 (ko) | 2000-12-15 |
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| US6117729A (en) | 2000-09-12 |
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