KR101087837B1 - 비휘발성 메모리 장치 및 형성 방법 - Google Patents

비휘발성 메모리 장치 및 형성 방법 Download PDF

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Abstract

본 발명은 비휘발성 메모리 장치 및 형성 방법에 관한 것으로서, 비휘발성 특성을 강유전체 메모리 장치에 관한 기술이다. 이러한 본 발명은 리드전압이 인가되는 제어 게이트, 제어 게이트의 상부에 형성된 절연층, 절연층의 상부에 형성되어, 채널영역, 채널영역의 양단에 형성된 드레인 영역 및 소스 영역을 포함하는 메탈층, 메탈층의 채널영역 상부에 형성된 강유전체층, 및 강유전체층의 상부에 형성된 프로그램 및 리드 게이트를 포함하고, 프로그램 및 리드 게이트와, 드레인 영역 및 소스 영역, 제어 게이트에 인가되는 전압에 따라 강유전체층의 극성이 변화되어 채널영역의 저항 상태에 대응하는 데이터의 라이트 동작이 이루어지고, 제어 게이트에 리드전압이 인가되고 드레인 영역 및 소스 영역 중 하나의 영역에 센싱 바이어스 전압이 인가된 상태에서 강유전체층의 극성 상태에 따라 달라지는 전류 값을 센싱하여 리드 동작이 이루어진다.

Description

비휘발성 메모리 장치 및 형성 방법{Non-volatile memory device and method for manufacturing the same}
본 발명의 실시예는 비휘발성 메모리 장치 및 형성 방법에 관한 것으로서, 비휘발성 특성을 갖는 강유전체 메모리 장치에 관한 기술이다.
일반적으로 비휘발성 강유전체 메모리 즉, FeRAM(Ferroelectric Random Access Memory)은 디램(DRAM;Dynamic Random Access Memory) 정도의 데이터 처리 속도를 갖고, 전원의 오프시에도 데이터가 보존되는 특성 때문에 차세대 기억 소자로 주목받고 있다.
이러한 FeRAM은 디램과 거의 유사한 구조를 갖는 기억소자로써 커패시터의 재료로 강유전체를 사용하여 강유전체의 특성인 높은 잔류 분극을 이용한 것이다. 이와 같은 잔류 분극 특성으로 인하여 전계를 제거하더라도 데이터가 지워지지 않는다.
이러한 종래의 비휘발성 강유전체 메모리 장치의 1T1C(1-Transistor 1-Capacitor) 형 단위 셀은, 워드라인의 상태에 따라 스위칭 동작하여 비트라인과 비휘발성 강유전체 커패시터를 연결시키는 하나의 스위칭 소자와, 스위칭 소자의 일단과 플레이트 라인 사이에 연결된 하나의 비휘발성 강유전체 캐패시터를 구비하여 이루어진다.
여기서, 종래의 비휘발성 강유전체 메모리 장치의 스위칭 소자는 게이트 제어 신호에 의해 스위칭 동작이 제어되는 NMOS트랜지스터를 주로 사용한다.
도 1은 종래기술에 따른 반도체 메모리 장치의 셀 단면도이다.
종래 기술에 따른 반도체 메모리 장치는 1-T FET 형(One-Transistor Field Effect Transistor type) 강유전체 메모리 셀을 포함한다.
종래기술의 메모리 셀은 P형영역의 반도체 기판(1) 상에 메모리 셀의 P형 채널영역과, N형 드레인영역(2) 및 N형 소스영역(3)이 형성된다. 그리고, 채널 영역의 상부에 강유전체층(Ferroelectric layer;4)이 형성되고, 강유전체층(4)의 상부에 워드라인(5)이 형성된다.
여기서, 공정의 안정화를 위해 채널 영역과 강유전체층(4)의 사이에 버퍼 절연층(6)을 형성할 수도 있다. 즉, 버퍼 절연층(6)은 채널 영역과 강유전체층(4) 사이의 공정적 및 재료적인 차이점을 극복하기 위해 형성된다.
이러한 구성을 갖는 반도체 메모리 장치는 강유전체층(4)의 분극(Polarization) 극성 상태에 따라 메모리 셀의 채널 저항이 달리지는 특성을 이용하여 데이터를 리드/라이트 한다.
즉, 강유전체층(4)의 극성이 채널에 양(+)의 전하를 유도할 경우 메모리 셀은 고저항 채널 상태가 되어 오프된다. 반대로, 강유전체층(4)의 극성이 채널에 음(-)의 전하를 유도할 경우 메모리 셀은 저저항 채널 상태가 되어 턴온된다. 이와 같이, 종래의 강유전체 메모리 셀은 강유전체층(4)의 분극 극성 종류를 선택하여 셀에 데이터를 라이트 함으로써 비휘발성 메모리 셀이 된다.
하지만, 이러한 종래의 1T-FET 형 강유전체 메모리 장치의 메모리 셀은 비휘발성 특성을 갖지만, 실제 상황에서 시간이 지남에 따라 셀 데이터의 열화 조건이 발생하게 되어 데이터 유지(Retention) 수명에 한계가 있다. 이에 따라, 데이터 유지 특성이 저하되어 오랜 시간 동안 영구적으로 비휘발성 셀 저장 특성을 최상으로 유지하는 것이 어렵다.
또한, 종래의 강유전체 메모리 장치는 하부의 반도체 기판을 이용하여 전류를 제어한다. 여기서, 하부의 P형영역 기판(1)은 실리콘(Si), 게르마늄(Ge) 물질등으로 형성된다. 메탈 계열인 강유전체층(4)과 반도체 기판은 서로 전극 특성이 다르다. 이 때문에, 오랜 시간이 지날수록 강유전체층(4)의 계면에 열화가 발생하여 안정적인 동작을 보장할 수 없게 된다.
본 발명의 실시예는 다음과 같은 특징을 갖는다.
첫째, 강유전체층과 동일한 계열인 메탈 옥사이드 채널층을 이용하여 강유전체 메모리 장치를 구현함으로써 제조 공정을 단순화시킬 수 있도록 하는 특징을 갖는다.
둘째, 강유전체층과 동일한 계열인 메탈 전극의 두께를 얇게 조절하여 셀의 크기를 줄일 수 있도록 하는 특징을 갖는다.
셋째, 강유전체층과 동일한 계열의 메탈층을 사용하여 메모리 셀의 열화를 방지함으로써 동작의 안전성을 보장하고 데이터 유지(Retention) 특성을 향상시킬 수 있도록 하는 특징을 갖는다.
본 발명의 실시예에 따른 비휘발성 메모리 장치는, 리드전압이 인가되는 제어 게이트; 제어 게이트의 상부에 형성된 절연층; 절연층의 상부에 형성되어, 채널영역, 채널영역의 양단에 형성된 드레인 영역 및 소스 영역을 포함하는 메탈층; 메탈층의 채널영역 상부에 형성된 강유전체층; 및 강유전체층의 상부에 형성된 프로그램 및 리드 게이트를 포함하고, 프로그램 및 리드 게이트와, 드레인 영역 및 소스 영역, 제어 게이트에 인가되는 전압에 따라 강유전체층의 극성이 변화되어 채널영역의 저항 상태에 대응하는 데이터의 라이트 동작이 이루어지고, 제어 게이트에 리드전압이 인가되고 드레인 영역 및 소스 영역 중 하나의 영역에 센싱 바이어스 전압이 인가된 상태에서 강유전체층의 극성 상태에 따라 달라지는 전류 값을 센싱하여 리드 동작이 이루어지는 것을 특징으로 한다.
또한, 본 발명의 다른 실시예는, 데이터를 프로그램 또는 리드하기 위한 전압이 공급되는 제 1프로그램 및 리드 게이트; 제 1프로그램 및 리드 게이트의 상부에 형성된 제 1강유전체층; 제 1강유전체층의 상부에 형성되어, 채널영역, 채널영역의 양단에 형성된 드레인 영역 및 소스 영역을 포함하는 메탈층; 메탈층의 채널영역 상부에 형성된 제 2강유전체층; 및 제 2강유전체층의 상부에 형성된 제 2프로그램 및 리드 게이트를 포함하고, 제 1프로그램 및 리드 게이트와, 제 2프로그램 및 리드 게이트와, 드레인 영역 및 소스 영역에 인가되는 전압에 따라 제 1강유전체층, 제 2강유전체층의 극성이 변화되어 채널영역의 저항 상태에 대응하는 데이터의 라이트 동작이 이루어지고, 드레인 영역 및 소스 영역 중 하나의 영역에 센싱 바이어스 전압이 인가된 상태에서 제 1강유전체층, 제 2강유전체층의 극성 상태에 따라 달라지는 전류 값을 센싱하여 리드 동작이 이루어지는 것을 특징으로 한다.
또한, 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 형성 방법은, 기판의 상부에 트랜지스터를 형성하는 단계; 기판의 상측에 제어 게이트를 형성하는 단계; 제어 게이트의 상부에 절연층을 형성하는 단계; 절연층의 상부에 트랜지스터의 소스 영역과 연결되도록 메탈층을 형성하는 단계; 메탈층의 상부에 강유전체층을 형성하는 단계; 및 강유전체층의 상부에 프로그램 및 리드 동작을 수행하기 위한 게이트를 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시예는 다음과 같은 효과를 갖는다.
첫째, 메탈 옥사이드 채널층을 이용하여 강유전체 메모리 장치를 구현함으로써 제조 공정을 단순화시킬 수 있도록 한다.
둘째, 강유전체층과 동일한 계열인 메탈 전극의 두께를 얇게 조절하여 셀의 크기를 줄일 수 있도록 한다.
셋째, 강유전체층과 동일한 계열의 메탈층을 사용하여 메모리 셀의 열화를 방지하고 데이터 유지(Retention) 특성을 향상시킬 수 있도록 하는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.
도 1은 종래기술에 따른 비휘발성 메모리 장치의 셀 단면도.
도 2는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 단위 셀 단면도.
도 3 및 도 4는 도 2의 비휘발성 메모리 장치의 동작 원리를 설명하기 위한 도면.
도 5는 본 발명의 일 실시예에 따른 비휘발성 메모리 장치에서 리드 모드에서의 비트라인 전류를 설명하기 위한 도면.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 구성도.
도 7 내지 도 9는 도 6의 비휘발성 메모리 장치의 동작 원리를 설명하기 위한 도면.
도 10 내지 도 18은 본 발명의 또 다른 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 설명하기 위한 공정 단면도.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 대해 상세히 설명하고자 한다.
도 2는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 단위 셀 단면도이다.
본 발명의 실시예는 최하부층에 제어 게이트(10)가 형성되고, 제어 게이트(10)의 상부에 절연층(11)이 형성된다. 그리고, 절연층(11)의 상부에 메탈층(12)이 형성되고, 메탈층(12)의 상부에 강유전체층(Ferroelectric layer;13)이 형성된다. 이때, 절연층(11)은 동일한 메탈 계열인 제어 게이트(10)와 메탈층(12) 사이의 쇼트(Short)를 방지하기 위해 형성된다. 또한, 강유전체층(13)의 상부에는 프로그램 및 리드 게이트(14)가 형성된다.
제어 게이트(10)의 하부에는 제어 게이트(10)를 지지할 수 있는 지지 기판이 형성될 수 있다. 여기서, 제어 게이트(10)를 지지하는 지지 기판은 실리콘, 유리, 나무, 플라스틱 등등 지지대 역할을 할 수 있는 것이면 어떠한 물질이든 가능하다.
여기서, 상부의 프로그램 및 리드 게이트(14)는 탑(Top) 메탈 전극에 해당하고, 하부의 메탈층(12)은 버텀(Bottom) 메탈 전극에 해당한다.
그리고, 프로그램 및 리드 게이트(14), 강유전체층(13), 및 제어 게이트(10)는 동일한 방향으로 평행하게 형성된다. 또한, 프로그램 및 리드 게이트(14), 강유전체층(13), 제어 게이트(10)는 평면도 상에서 절연층(11), 메탈층(12)과 교차(Cross) 하는 형태로 구성된다.
또한, 프로그램 및 리드 게이트(14)와 제어 게이트(10) 사이에 형성된 절연층(11), 메탈층(12)은 메탈 옥사이드(Oxide) 물질로 형성될 수도 있다.
그리고, 메탈층(12)의 채널 영역(CN) 양단에는 드레인 영역(D)과 소스 영역(S)이 형성된다. 본 발명의 실시예에서는 채널 영역(CN)의 양단 영역을 드레인 영역(D)과 소스 영역(S)으로 표현하였지만, 여기서의 드레인 영역(D)과 소스 영역(S)은 별도의 영역에 해당하는 것이 아닌 메탈층(12)에 포함된 영역이며 비트라인, 센싱라인과 연결되는 노드(Node)를 나타낸다.
즉, 도 1에서와 같은 종래 구조에서는 게이트와 소스 사이의 전압(Vgs)에 의존하여 셀 동작이 이루어진다. 따라서, 채널영역, 소스 영역 및 드레인 영역은 반드시 반도체 물질로 이루어져야 하며, 채널영역과 구분되는 소스 영역(3), 및 드레인 영역(2)이 필요하다. 종래의 단위 셀에서는 채널층이 반도체 물질로 이루어져 반도체 특성에 의해 채널 영역에 차지가 유기된다.
하지만, 본 발명의 실시예에 따른 드레인 영역(D)과 소스 영역(S)은 메탈층(12) 내에 기능적인 영역을 구분한 것이며, 별도의 드레인 영역과 소스 영역을 구분하지 않아도 메탈층(12)의 채널영역(CN) 만으로도 셀 동작이 이루어질 수 있다.
또한, 도 2의 실시예에서는 메탈층(12)의 양측 폭이 강유전체층(13), 플레이트 라인(14)보다 더 넓은 것으로 표현하였으나, 이는 실시예에 불과한 것이며, 메탈층(12)의 좌우 폭이 강유전체층(13), 플레이트 라인(14)과 동일한 폭으로 형성될 수도 있다. 이러한 구조상에서 채널 영역(CN)의 양측 노드가 비트라인과 센싱라인과 서로 연결만 되면 동작이 이루어질 수 있다.
다만, 본 발명의 실시예에서는 비트라인, 센싱라인과 메탈층(12)을 연결할 경우의 편의성을 위해 메탈층(12)의 양측 폭이 강유전체층(13), 플레이트 라인(14)보다 더 넓은 것으로 설명하기로 한다.
여기서, 메탈층(12)의 채널 영역(CN)은 하나의 가변 저항(Resistor) 소자로 작용하게 된다. 그리고, 메탈층(12)의 전극 두께를 얇게 형성하면, 그 두께에 따라 메탈층(12)에 흐르는 전류량이 바뀔 수 있다.
메탈층(12)의 전극 두께는 강유전체층(13)의 전하를 유기할 수 있는 정도의 두께로 설정하게 된다. 본 발명의 실시예에서는 메탈층(12)의 두께가 게이트 영역의 두께 정도로 설정되고, 수치적으로는 1~5 나노 미터(50Å), 또는 1~10 나노 미터(100Å) 정도로 설정하는 것이 바람직하다.
메탈층(12)에서 드레인 영역(D), 소스 영역(S)과 채널 영역(CN)은 같은 종류의 메탈 물질로 구성될 수도 있고, 서로 다른 종류의 메탈 물질로 구성될 수도 있다.
여기서, 메탈층(12)의 메탈 재료는 백금(Pt:Platinum), 이리듐(Ir:Iridium), 또는 루테늄(Ru:Ruthenium) 등으로 구성될 수 있다. 그리고, 메탈층(12)이 메탈 옥사이드 물질로 구성될 경우, 산화 이리듐(IrO2), 산화 스트론튬 루테늄(SrRuO3) 등으로 구성될 수 있다. 또한, 절연층(11)은 실리콘 산화막(SiO2), 실리콘 산화 질화막(SiON) 등으로 구성될 수 있다. 그리고, 제어 게이트(10)는 폴리 실리콘이나 메탈 물질로 이루어질 수 있다.
그리고, 메탈층(12)의 드레인 영역(D)은 비트라인(BL)에 연결되고, 소스 영역(S)은 센싱라인에 연결되며, 프로그램 및 리드 게이트(14)는 워드라인(WL)에 연결된 구조를 갖는다.
도 2의 구조를 갖는 단위 셀이 인접한 셀과 연결될 경우 상부의 강유전체층(13), 플레이트 라인(14)은 인접 셀과 구분되고, 메탈층(12)의 채널영역(CN)은 인접 셀과 라인 형태로 연결된다. 하지만, 동일한 로오(ROW) 라인에 형성된 단위 셀들은 플레이트 라인(14)을 인접 셀과 공유하지 않으므로 각각의 단위 셀의 채널영역(CN)에 독립적으로 데이터를 저장할 수 있게 된다.
도 3은 본 발명의 실시예에 따른 비휘발성 메모리 장치에서 단위 셀에 데이터 '1'이 저장되는 경우의 동작 원리를 설명하기 위한 도면이다.
본 발명의 실시예는 강유전체층(13)의 분극(Polarization) 극성 상태에 따라 메탈층(12)의 채널 저항이 달리지는 특성을 이용하여 데이터를 리드 또는 라이트 한다.
프로그램 모드, 리드 모드 및 대기(Standby) 모드시 프로그램 및 리드 게이트(14), 메탈층(12), 및 제어 게이트(10)에 각각 인가되는 전압 레벨을 설명하면 다음의 [표 1]과 같다.
동작 모드 프로그램 및
리드 게이트(14)		 메탈층(12) 제어 게이트(10)
프로그램 모드 하이(데이터 '0')/
로우(데이터 '1')		 하이(데이터 '1')/
로우(데이터 '0')		 로우
리드 모드 로우 센싱 바이어스 전압 리드 전압
대기 모드 로우 로우 로우
상술된 [표 1]에 나타난 바와 같이, 데이터 '1'의 라이트 동작 모드시, 프로그램 및 리드 게이트(14)에 로우 전압이 인가되고, 메탈층(12)의 드레인 영역(D), 소스 영역(S)을 통해 하이 전압이 인가된다. 그리고, 제어 게이트(10)에 로우 전압이 인가된다.
여기서, 하이 전압은 포지티브(+) 전압을 의미하는 것으로, 강유전체의 분극 특성이 변화하는 임계전압 이상의 전원전압(VDD) 레벨로 설정된다. 반면에, 로우 전압은 하이 전압보다 낮은 접지전압 레벨을 나타낸다.
그리고, 본 발명의 실시예에서 프로그램 및 리드 게이트(14)와 제어 게이트(10)는 워드라인과 연결되어 동일한 워드라인 디코더에 의해 어드레스가 선택된다. 그리고, 프로그램 및 리드 게이트(14)와 제어 게이트(10)에 인가되는 펄스는 동일한 또는 서로 다른 전압 생성부에 의해 공급된다.
그러면, 강유전체층(13)의 극성에 따라 채널 영역(CN)에 양의 전하(+)를 유도하여 채널 영역(CN)의 전자가 공핍(Depletion) 상태가 된다. 이에 따라, 메탈층(12)의 채널 영역(CN)이 저항이 큰 고 저항 상태가 되어 채널영역(CN)이 오프된다. 이렇게 채널 영역(CN)이 고 저항인 상태를 데이터 '1' 프로그램 상태로 정의한다.
도 4는 본 발명의 실시예에 따른 비휘발성 메모리 장치에서 단위 셀에 데이터 '0'이 저장되는 경우의 동작 원리를 설명하기 위한 도면이다.
위의 [표 1]에 기재된 바와 같이, 데이터 '0'의 라이트 동작 모드시, 프로그램 및 리드 게이트(14)에 하이 전압이 인가되고, 메탈층(12)의 드레인 영역(D), 소스 영역(S)을 통해 로우 전압이 인가된다. 그리고, 제어 게이트(10)에 로우 전압이 인가된다.
그러면, 강유전체층(13)의 극성에 따라 채널 영역(CN)에 음의 전하(-)를 유도하여 채널 영역(CN)에 전자가 축적(Accumulation) 된다. 이에 따라, 메탈층(12)의 채널 영역(CN)이 저항이 작은 저 저항 상태가 되어 채널영역(CN)이 턴 온 된다. 이렇게 채널 영역(CN)이 저 저항인 상태를 데이터 '0' 프로그램 상태로 정의한다.
여기서, 본 발명의 실시예는 강유전체층(13)의 기능뿐만 아니라, 제어 게이트(10)를 통해 메탈층(12)에 전자가 공핍되도록 하거나, 전자를 축적하도록 하여 채널영역(CN)의 센싱 효율을 높일 수 있도록 한다.
도 5는 본 발명의 실시예에 따른 비휘발성 메모리 장치의 리드 모드에서의 비트라인(BL) 전류를 나타낸 그래프이다.
리드 동작 모드에서는, 메탈층(12)의 채널영역(CN)이 온 또는 오프가 되는 상태에서의 전압 값을 리드전압으로 설정한다. 여기서, 리드전압은 채널 영역(CN)이 온 또는 오프가 되는 상태에서 제어 게이트(10)에 인가되는 전압을 나타낸다. 즉, 채널영역(CN)이 온 또는 오프 되는 영역에서 드레인 영역(D) 및 소스 영역(S)의 전류가 최대 또는 최소가 되는 값이 리드전압 값으로 설정된다.
제어 게이트(10)에 리드전압이 인가될 경우 드레인 영역(D)에서 소스 영역(S)으로 흐르는 전압에 대응하여 비트라인(BL)의 전류가 최대값 또는 최소값으로 변하게 된다. 이때, 센싱 라인과 연결되는 소스 영역(S)은 접지전압 레벨을 유지한다.
리드전압은 채널영역(CN)이 온 상태일 경우 저 저항 상태가 되어 가장 많은 비트라인(BL) 전류가 흐르게 되고, 채널영역이 오프 상태일 경우 고 저항 상태가 되어 가장 적은 비트라인(BL) 전류가 흐르게 된다.
그리고, 동일한 리드전압이 인가된 상태에서 비트라인(BL)의 전압이 변경될 경우 메모리 셀에 저장된 셀 데이터의 값에 따라 서로 다른 비트라인(BL) 전류 값을 갖게 된다.
즉, 메모리 셀에 데이터 "0"이 저장된 경우 비트라인 BL 전압의 증가시 비트라인 BL 전류가 많이 흐르게 된다. 반면에, 메모리 셀에 데이터 "1"이 저장된 경우 비트라인 BL 전압의 증가에도 불구하고 비트라인 BL 전류는 변하지 않고 적게 흐르게 된다.
본 발명의 실시예에 따른 비휘발성 메모리 장치에서 데이터 리드 동작을 더욱 상세하게 설명하면 다음과 같다.
데이터의 리드 동작 모드시, 위의 [표 1]에서와 같이 프로그램 및 리드 게이트(14)에 로우 전압을 인가한다. 그리고, 드레인 영역(D)과 연결된 비트라인 BL에 센싱 바이어스 전압을 인가하고, 소스 영역(S)과 연결된 센싱라인에 접지전압을 인가한다. 여기서, 센싱 바이어스 전압은 라이트 드라이버(미도시)로부터 공급된다.
여기서, 라이트 드라이버는 메모리 셀에 데이터를 라이트 할 경우 라이트 데이터에 따라 구동 전압을 생성하여 비트라인 BL 또는 센싱라인에 공급하는 구성으로, 각각의 비트라인 BL 또는 센싱 라인과 연결된다.
이 상태에서 제어 게이트(10)의 전압 레벨을 접지전압 레벨에서 리드전압 레벨로 천이시킨다. 그러면, 강유전체층(13)의 극성에 따라 메탈층(12)에 흐르는 전류가 달라지게 되어 센스앰프를 통해 데이터를 리드할 수 있게 된다.
즉, 메탈층(12)의 채널영역(CN)에 양의 전하가 유도되고, 드레인영역(D)에 센싱 바이어스 전압이 인가되며, 소스영역(S)에 접지전압이 인가된다. 그리고, 제어 게이트(10)에 리드전압이 인가된다. 그러면, 메탈층(12)이 고 저항 상태가 되어 메탈층(12)의 채널영역(CN)은 오프 상태를 유지한다.
이러한 경우 드레인영역(D)과 소스영역(S) 사이에 약간의 전압 차를 주어도 채널영역(CN)이 오프 된 상태이므로 적은 전류가 흐르게 된다. 이에 따라, 리드 동작 모드시 메모리 셀에 저장된 데이터 "1"을 리드 할 수 있게 된다.
반면에, 메탈층(12)의 채널영역(CN)에 음의 전하가 유도되고, 드레인 영역(D)에 센싱 바이어스 전압이 인가되며, 소스영역(S)에 접지전압이 인가된다. 그러면, 메탈층(12)이 저 저항 상태가 되어 메탈층(12)의 채널영역(CN)은 턴 온 상태를 유지한다.
이러한 경우 드레인영역(D)과 소스영역(S) 사이에 약간의 전압 차를 주어도 채널영역(CN)이 턴 온 된 상태이므로 많은 전류가 흐르게 된다. 이에 따라, 리드 동작 모드시 메모리 셀에 저장된 데이터 "0"을 리드 할 수 있게 된다.
한편, 대기 모드시에는, 위의 [표 1]에서 보는 바와 같이, 프로그램 및 리드 게이트(14)에 로우 전압이 인가되고, 메탈층(12)에 로우 전압이 인가되며, 제어 게이트(10)에 로우 전압이 인가된다. 이러한 경우, 메탈층(12)에 저장된 저항 상태를 유지하여 데이터를 저장할 수 있게 된다.
종래의 메모리 장치는 시간이 지남에 따라 셀 데이터의 열화 조건이 발생하게 되어 데이터 유지(Retention) 수명에 한계가 있다. 이에 따라, 시간이 지남에 따라 셀 데이터 "1","0"에 대응하는 비트라인 BL의 전류가 감소하게 된다.
하지만, 본 발명의 실시예는 반도체 기판을 이용하는 것이 아니라 강유전체층(13)과 물질 특성이 유사한 메탈층(12)을 이용하여 단위 셀을 형성한다. 이러한 본 발명의 실시예는 두 개의 메탈 전극 사이에 강유전체층(13)이 형성되는 구조이므로 커패시터와 그 구조가 유사하고 셀의 열화가 발생하지 않는다. 따라서, 본 발명의 실시예는 셀 데이터의 열화를 방지하여 종래 기술에 비해 데이터 유지(Retention) 특성을 향상시킬 수 있도록 한다.
도 6은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치의 단위 셀 단면도이다.
본 발명의 다른 실시예는 최하부층에 프로그램 및 리드 게이트(20)가 형성되고, 프로그램 및 리드 게이트(20)의 상부에 강유전체층(21)이 형성된다. 그리고, 강유전체층(21)의 상부에 메탈층(22)이 형성되고, 메탈층(22)의 상부에 강유전체층(Ferroelectric layer;23)이 형성된다. 또한, 강유전체층(23)의 상부에는 프로그램 및 리드 게이트(24)가 형성된다.
여기서, 상부의 프로그램 및 리드 게이트(24)는 탑(Top) 메탈 전극에 해당하고, 하부의 프로그램 및 리드 게이트(20)는 버텀(Bottom) 메탈 전극에 해당한다.
그리고, 프로그램 및 리드 게이트(20,24), 강유전체층(21,23)은 동일한 방향으로 평행하게 형성된다. 또한, 프로그램 및 리드 게이트(20,24), 강유전체층(21,23)은 평면도 상에서 메탈층(22)과 교차(Cross) 하는 형태로 구성된다.
또한, 프로그램 및 리드 게이트(20,24) 사이에 형성된 메탈층(22)은 메탈 옥사이드(Oxide) 물질로 형성될 수도 있다.
그리고, 메탈층(22)의 채널 영역(CN) 양단에는 드레인 영역(D)과 소스 영역(S)이 형성된다. 여기서, 메탈층(22)의 채널 영역(CN)은 저항(Resistor) 소자로 작용하게 된다. 그리고, 메탈층(22)의 전극 두께를 얇게 조절하면, 그 두께에 따라 메탈층(22)에 흐르는 전류량이 바뀔 수 있다.
메탈층(22)에서 드레인 영역(D), 소스 영역(S)과 채널 영역(CN)은 같은 종류의 메탈 물질로 구성될 수도 있고, 서로 다른 종류의 메탈 물질로 구성될 수도 있다.
여기서, 메탈층(22)의 메탈 재료는 백금(Pt:Platinum), 이리듐(Ir:Iridium), 또는 루테늄(Ru:Ruthenium) 등으로 구성될 수 있다. 그리고, 메탈층(22)이 메탈 옥사이드 물질로 구성될 경우, 산화 이리듐(IrO2), 산화 스트론튬 루테늄(SrRuO3) 등으로 구성될 수 있다.
그리고, 메탈층(22)의 드레인 영역(D)은 비트라인(BL)에 연결되고, 소스 영역(S)은 센싱라인에 연결되며, 프로그램 및 리드 게이트(20,24)는 워드라인(WL)에 연결된 구조를 갖는다.
도 7은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 단위 셀에 데이터 '1'이 저장되는 경우의 동작 원리를 설명하기 위한 도면이다.
본 발명은 강유전체층(23,21)의 분극(Polarization) 극성 상태에 따라 메탈층(22)의 채널 저항이 달리지는 특성을 이용하여 데이터를 리드 또는 라이트 한다.
프로그램 모드, 리드 모드 및 대기(Standby) 모드시 프로그램 및 리드 게이트(20,24), 메탈층(22)에 각각 인가되는 전압 레벨을 설명하면 다음의 [표 2]와 같다.
동작 모드 프로그램 및
리드 게이트(24)		 메탈층(22) 프로그램 및
리드 게이트(20)
프로그램 모드 하이(데이터 '0')/
로우(데이터 '1')		 하이(데이터 '1')/
로우(데이터 '0')		 하이(데이터 '0')/
로우(데이터 '1')
리드 모드 로우 센싱 바이어스 전압 로우
대기 모드 로우 로우 로우
상술된 [표 2]에 나타난 바와 같이, 데이터 '1'의 라이트 동작 모드시, 프로그램 및 리드 게이트(20,24)에 로우 전압이 인가되고, 메탈층(22)의 드레인 영역(D), 소스 영역(S)에 모두 하이 전압이 인가된다.
여기서, 하이 전압은 포지티브(+) 전압을 의미하는 것으로, 강유전체의 분극 특성이 변화하는 임계전압 이상의 전원전압(VDD) 레벨로 설정된다. 반면에, 로우 전압은 하이 전압보다 낮은 접지전압 레벨을 나타낸다.
그러면, 강유전체층(21,23)의 극성에 따라 채널 영역(CN)에 양의 전하(+)를 유도하여 채널 영역(CN)의 전자가 공핍(Depletion) 상태가 된다. 이에 따라, 메탈층(22)의 채널 영역(CN)이 저항이 큰 고 저항 상태가 되어 채널영역(CN)이 오프된다. 이렇게 채널 영역(CN)이 고 저항인 상태를 데이터 '1' 프로그램 상태로 정의한다.
도 8은 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 단위 셀에 데이터 '0'이 저장되는 경우의 동작 원리를 설명하기 위한 도면이다.
위의 [표 2]에 기재된 바와 같이, 데이터 '0'의 라이트 동작 모드시, 프로그램 및 리드 게이트(20,24)에 하이 전압이 인가되고, 메탈층(22)의 드레인 영역(D), 소스 영역(S)에 모두 로우 전압이 인가된다.
그러면, 강유전체층(21,23)의 극성에 따라 채널 영역(CN)에 음의 전하(-)를 유도하여 채널 영역(CN)에 전자가 축적(Accumulation) 된다. 이에 따라, 메탈층(22)의 채널 영역(CN)이 저항이 작은 저 저항 상태가 되어 채널영역(CN)이 턴 온 된다. 이렇게 채널 영역(CN)이 저 저항인 상태를 데이터 '0' 프로그램 상태로 정의한다.
본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 데이터 리드 동작을 설명하면 다음과 같다.
데이터의 리드 동작 모드시, 위의 [표 2]에서와 같이 프로그램 및 리드 게이트(20,24)에 모두 로우 전압을 인가한다. 그리고, 드레인 영역(D)과 연결된 비트라인 BL에 센싱 바이어스 전압을 인가하고, 소스 영역(S)과 연결된 센싱라인에 접지전압을 인가한다. 여기서, 센싱 바이어스 전압은 라이트 드라이버(미도시)로부터 공급된다.
여기서, 라이트 드라이버는 메모리 셀에 데이터를 라이트 할 경우 라이트 데이터에 따라 구동 전압을 생성하여 비트라인 BL 또는 센싱라인에 공급하는 구성으로, 각각의 비트라인 BL 또는 센싱 라인과 연결된다.
그러면, 강유전체층(21,23)의 극성에 따라 메탈층(22)에 흐르는 전류가 달라지게 되어 센스앰프를 통해 데이터를 리드 할 수 있게 된다.
즉, 메탈층(22)의 채널영역(CN)에 양의 전하가 유도되고, 드레인영역(D)에 센싱 바이어스 전압이 인가되며, 소스영역(S)에 접지전압이 인가된다. 그러면, 메탈층(22)이 고 저항 상태가 되어 메탈층(22)의 채널영역(CN)은 오프 상태를 유지한다.
이러한 경우 드레인영역(D)과 소스영역(S) 사이에 약간의 전압 차를 주어도 채널영역(CN)이 오프 된 상태이므로 적은 전류가 흐르게 된다. 이에 따라, 리드 동작 모드시 메모리 셀에 저장된 데이터 "1"을 리드 할 수 있게 된다.
반면에, 메탈층(22)의 채널영역(CN)에 음의 전하가 유도되고, 드레인 영역(D)에 센싱 바이어스 전압이 인가되며, 소스영역(S)에 접지전압이 인가된다. 그러면, 메탈층(22)이 저 저항 상태가 되어 메탈층(22)의 채널영역(CN)은 턴 온 상태를 유지한다.
이러한 경우 드레인영역(D)과 소스영역(S) 사이에 약간의 전압 차를 주어도 채널영역(CN)이 턴 온 된 상태이므로 많은 전류가 흐르게 된다. 이에 따라, 리드 동작 모드시 메모리 셀에 저장된 데이터 "0"을 리드 할 수 있게 된다.
한편, 대기 모드시에는, 위의 [표 2]에서 보는 바와 같이, 프로그램 및 리드 게이트(20,24), 메탈층(22)에 모두 로우 전압이 인가된다. 이러한 경우, 메탈층(22)에 저장된 저항 상태를 유지하여 데이터를 저장할 수 있게 된다.
도 9는 본 발명의 다른 실시예에 따른 비휘발성 메모리 장치에서 단위 셀에 데이터 'M'이 저장되는 경우의 동작 원리를 설명하기 위한 도면이다.
데이터 'M'의 라이트 동작 모드시, 강유전체층(21,23)을 통해 메탈층(22)에 모두 동일한 데이터를 라이트 한 이후에, 어느 하나의 강유전체층을 통해 단위 셀에 반대 데이터를 저장하게 된다.
예를 들어, 라이트 동작시 강유전체층(21,23)을 통해 모두 동일한 데이터 '0'를 메탈층(22)에 저장한 이후에, 하부의 강유전체층(23)을 통해 메탈층(22)에 데이터 '1'을 저장하여, 최종적으로 데이터 '0'과 데이터 '1'의 중간값을 갖는 데이터 'M'을 저장할 수 있게 된다.
먼저, 데이터 'M'의 라이트 동작 모드시, 프로그램 및 리드 게이트(20,24)에 하이 전압이 인가되고, 메탈층(22)의 드레인 영역(D), 소스 영역(S)에 로우 전압이 인가된다.
그러면, 강유전체층(21,23)의 극성에 따라 채널 영역(CN)에 음의 전하(-)를 유도하여 채널 영역(CN)에 전자가 축적(Accumulation) 된다. 이에 따라, 메탈층(22)의 채널 영역(CN)이 저항이 작은 저 저항 상태가 되어 채널영역(CN)이 턴 온 된다. 이렇게 채널 영역(CN)에 저 저항 상태인 데이터 '0'을 라이트 하게 된다.
이후에, 메탈층(22)에 데이터 '0'이 라이트 된 상태에서, 메탈층(22)의 하측에 데이터 '1'을 저장하는 동작을 수행한다.
즉, 하부의 프로그램 및 리드 게이트(20)에 로우 전압이 인가되고, 메탈층(22)의 드레인 영역(D), 소스 영역(S)에 하이 전압이 인가된다. 그러면, 강유전체층(21)의 극성에 따라 채널 영역(CN)에 양의 전하(+)를 유도하여 채널 영역(CN)의 전자가 공핍(Depletion) 상태가 된다. 이에 따라, 메탈층(22)의 채널 영역(CN)이 저항이 큰 고 저항 상태가 되어 채널영역(CN)이 오프된다. 이렇게 채널 영역(CN)이 고 저항 상태인 데이터 '1'을 라이트 하게 된다.
상술된 바와 같이, 메탈층(22)의 상측에는 음의 전하(-)가 유도되어 전자가 축적되고, 하측에는 양의 전하(+)가 유도되어 전자가 공핍 상태가 된다. 이에 따라, 채널 영역(CN)의 저항이 데이터 '1', 데이터 '0'의 중간값이 되어 중저항 상태가 된다. 이렇게 채널 영역(CN)이 중 저항인 상태를 데이터 'M' 프로그램 상태로 정의한다. 예를 들어, 데이터 'M'은 데이터 '1'과 데이터 '0'의 중간값인 데이터 '0.5'로 정의될 수 있다.
본 발명의 실시예에서는 라이트 동작시 강유전체층(21,23)을 통해 모두 동일한 데이터 '0'을 메탈층(22)에 저장한 이후에, 하부의 강유전체층(23)을 통해 메탈층(22)에 데이터 '1'을 저장하는 경우를 설명하였다.
하지만, 본 발명은 이에 한정되는 것이 아니며, 강유전체층(21,23)을 통해 동일한 데이터 '1'을 메탈층(22)의 상측 및 하측에 저장한 이후에, 강유전체층(23)을 통해 메탈층(22)의 하측에 데이터 '0'을 저장하는 것도 가능하다.
한편, 도 10 내지 도 18은 본 발명의 실시예에 따른 비휘발성 메모리 장치의 형성 방법을 나타낸 공정 단면도이다. 본 발명에서는 도 2에 도시된 단위 셀의 공정 단면도를 그 실시예로 설명하고자 한다.
먼저, 도 10에서와 같이, 단위 셀의 최하부층에 기판(100)을 형성한다. 여기서, 기판(100)은 유리(Glass), 폴리머(Polymer) 또는 옥사이드(Oxide) 등의 물질로 이루어질 수 있다. 하지만, 본 발명의 실시예에서 기판(100)의 물질은 이에 한정되는 것이 아니라 단위 셀을 지지할 수 있는 어떤 물질이든지 상관없다.
이후에, 도 11에서와 같이, 기판(100)의 상부 일측 영역에 드레인 영역(102a), 소스 영역(102b) 및 채널 영역(102c)을 형성한다.
여기서, 드레인 영역(102a), 소스 영역(102b) 및 채널 영역(102c)은 폴리머(Polymer) 또는 비결정(Amorphous)의 박막(Thin Film)으로 이루어질 수 있다. 또한, 드레인 영역(102a), 소스 영역(102b)은 N형 영역으로 이루어지고, 채널 영역(102c)은 P형 영역으로 이루어질 수 있다.
다음에, 도 12에서와 같이, 채널영역(102c)의 상부에 절연층(104)를 형성하고, 절연층(104)의 상부에 게이트(106)를 형성하여 스위칭 소자를 형성하게 된다. 여기서, 스위칭 소자는 박막 트랜지스터(TFT; Thin Film Transistor)로 이루어질 수 있다.
이어서, 도 13에서와 같이, 기판(100), 소스영역(102b), 드레인 영역(102a)의 상측에 절연층(108)을 형성한다. 그리고, 스위칭 소자가 형성되지 않은 절연층(108)의 상부에 제어 게이트(110a,110b)를 일정 간격으로 이격 되도록 형성한다.
이후에, 도 14에서와 같이, 제어 게이트(110a,110b)의 상부에 절연층(112)을 형성한다.
다음에, 도 15에서와 같이, 절연층(112)의 상측에 메탈층(114)을 형성한다. 여기서, 메탈층(114)은 트랜치 형태의 연결층(114a)이 소스영역(102b)과 연결된다. 그리고, 메탈층(114)은 드레인 영역(102a), 소스 영역(102b) 및 채널 영역(102c)이 형성되지 않은 절연층(108)의 상측 영역에 라인 형태로 형성된다.
이후에, 도 16에서와 같이, 메탈층(114)의 상부에 강유전체층(116)을 형성한다. 그리고, 도 17에서와 같이, 강유전체층(116)의 상부에 프로그램 및 리드 게이트(118a,118b)를 형성한다.
여기서, 프로그램 및 리드 게이트(118a,118b), 강유전체층(116) 및 제어 게이트(110a,110b)는 동일한 방향으로 평행하게 형성된다. 그리고, 프로그램 및 리드 게이트(118a,118b)와 메탈층(114)은 평면도 상에서 서로 교차하도록 형성된다.
다음에, 도 18에서와 같이, 메탈층(114)의 상부에 연결층(120)을 형성한다. 이때, 연결층(120)은 강유전체층(116), 프로그램 및 리드 게이트(118a,118b)과 인접하게 형성되며 트랜치 형태의 하부 면이 메탈층(114)과 접촉되도록 형성된다.
도 18에서 보는 바와 같이, 드레인 영역(102a), 소스 영역(102b), 채널 영역(102c) 및 게이트(106)가 형성되는 트랜지스터가 스위칭 소자 SW에 해당한다. 그리고, 제어 게이트(110a,110b), 절연층(112), 메탈층(114), 강유전체층(116) 및 프로그램 및 리드 게이트(118a,118b)가 하나의 메탈 채널 저항(Metal channel resistor) 셀 MCR에 해당한다. 그리고, 메탈층(114)과 하부 면이 접속되는 연결층(120)은 센싱 라인 SL과 연결된다.

Claims (32)

  1. 리드전압이 인가되는 제어 게이트;
    상기 제어 게이트의 상부에 형성된 절연층;
    상기 절연층의 상부에 형성되어, 채널영역, 상기 채널영역의 양단에 형성된 드레인 영역 및 소스 영역을 포함하는 메탈층;
    상기 메탈층의 상기 채널영역 상부에 형성된 강유전체층; 및
    상기 강유전체층의 상부에 형성된 프로그램 및 리드 게이트를 포함하고,
    상기 프로그램 및 리드 게이트와, 상기 드레인 영역 및 상기 소스 영역, 상기 제어 게이트에 인가되는 전압에 따라 상기 강유전체층의 극성이 변화되어 상기 채널영역의 저항 상태에 대응하는 데이터의 라이트 동작이 이루어지고, 상기 제어 게이트에 상기 리드전압이 인가되고 상기 드레인 영역 및 상기 소스 영역 중 하나의 영역에 센싱 바이어스 전압이 인가된 상태에서 상기 강유전체층의 극성 상태에 따라 달라지는 전류 값을 센싱하여 리드 동작이 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치.
  2. 제 1항에 있어서, 상기 제어 게이트와, 상기 강유전체층 및 상기 프로그램 및 리드 게이트는 동일한 방향으로 평행하게 형성되고, 상기 강유전체층과 상기 메탈층은 평면도 상에서 교차하도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
  3. 제 1항에 있어서, 상기 메탈층은 백금, 이리듐, 및 루테늄 중 어느 하나의 물질로 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  4. 제 1항에 있어서, 상기 메탈층은 메탈 옥사이드 물질로 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  5. 제 1항에 있어서, 상기 메탈층은 산화 이리듐(IrO2), 산화 스트론튬 루테늄(SrRuO3) 중 어느 하나의 물질로 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  6. 제 1항에 있어서, 상기 절연층은 SiO2, SiON 중 어느 하나의 물질로 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  7. 제 1항에 있어서, 상기 제어 게이트는 폴리 실리콘, 메탈 물질 중 어느 하나의 물질로 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  8. 제 1항에 있어서, 상기 라이트 동작시 상기 프로그램 및 리드 게이트에 로우 전압이 인가되고, 상기 드레인 영역 및 상기 소스 영역에 하이 전압이 인가되며, 상기 제어 게이트에 로우 전압이 인가된 상태에서 상기 채널 영역이 고 저항 상태가 되어 데이터 '1'을 저장하는 것을 특징으로 하는 비휘발성 메모리 장치.
  9. 제 1항에 있어서, 상기 라이트 동작시 상기 프로그램 및 리드 게이트에 하이 전압이 인가되고, 상기 드레인 영역 및 상기 소스 영역에 로우 전압이 인가되며, 상기 제어 게이트에 로우 전압이 인가된 상태에서 상기 채널 영역이 저 저항 상태가 되어 데이터 '0'을 저장하는 것을 특징으로 하는 비휘발성 메모리 장치.
  10. 제 1항에 있어서, 상기 채널영역이 온 되는 영역에서 상기 드레인 영역 및 상기 소스 영역의 전류가 최대가 되고 상기 채널영역이 오프 되는 영역에서 드레인 영역 및 상기 소스 영역의 전류가 최소가 되는 값이 상기 리드전압의 값으로 설정되는 것을 특징으로 하는 비휘발성 메모리 장치.
  11. 제 1항에 있어서, 상기 리드 동작시 상기 드레인 영역 및 상기 소스 영역 중 나머지 하나의 영역에는 접지전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  12. 제 1항에 있어서, 상기 리드 전압은 상기 강유전체층의 분극 특성이 변화하는 임계전압의 값보다 작은 것을 특징으로 하는 비휘발성 메모리 장치.
  13. 제 1항에 있어서, 상기 센싱 바이어스 전압은 상기 리드전압 보다 작은 것을 특징으로 하는 비휘발성 메모리 장치.
  14. 제 1항에 있어서, 대기 모드시 상기 프로그램 및 리드 게이트, 상기 드레인 영역 및 상기 소스 영역, 상기 제어 게이트에 모두 로우 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  15. 데이터를 프로그램 또는 리드하기 위한 전압이 공급되는 제 1프로그램 및 리드 게이트;
    상기 제 1프로그램 및 리드 게이트의 상부에 형성된 제 1강유전체층;
    상기 제 1강유전체층의 상부에 형성되어, 채널영역, 상기 채널영역의 양단에 형성된 드레인 영역 및 소스 영역을 포함하는 메탈층;
    상기 메탈층의 상기 채널영역 상부에 형성된 제 2강유전체층; 및
    상기 제 2강유전체층의 상부에 형성된 제 2프로그램 및 리드 게이트를 포함하고,
    상기 제 1프로그램 및 리드 게이트와, 상기 제 2프로그램 및 리드 게이트와, 상기 드레인 영역 및 상기 소스 영역에 인가되는 전압에 따라 상기 제 1강유전체층, 상기 제 2강유전체층의 극성이 변화되어 상기 채널영역의 저항 상태에 대응하는 데이터의 라이트 동작이 이루어지고, 상기 드레인 영역 및 상기 소스 영역 중 하나의 영역에 센싱 바이어스 전압이 인가된 상태에서 상기 제 1강유전체층, 상기 제 2강유전체층의 극성 상태에 따라 달라지는 전류 값을 센싱하여 리드 동작이 이루어지는 것을 특징으로 하는 비휘발성 메모리 장치.
  16. 제 15항에 있어서, 상기 제 1프로그램 및 리드 게이트와, 상기 제 2프로그램 및 리드 게이트와, 상기 제 1강유전체층, 상기 제 2강유전체층은 동일한 방향으로 평행하게 형성되고, 상기 제 1강유전체층과 상기 메탈층은 평면도 상에서 교차하도록 형성되는 것을 특징으로 하는 비휘발성 메모리 장치.
  17. 제 15항에 있어서, 상기 메탈층은 백금, 이리듐, 및 루테늄 중 어느 하나의 물질로 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  18. 제 15항에 있어서, 상기 메탈층은 메탈 옥사이드 물질로 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  19. 제 15항에 있어서, 상기 메탈층은 산화 이리듐(IrO2), 산화 스트론튬 루테늄(SrRuO3) 중 어느 하나의 물질로 형성됨을 특징으로 하는 비휘발성 메모리 장치.
  20. 제 15항에 있어서, 상기 라이트 동작시 상기 제 1프로그램 및 리드 게이트, 상기 제 2프로그램 및 리드 게이트에 로우 전압이 인가되고, 상기 드레인 영역 및 상기 소스 영역에 하이 전압이 인가된 상태에서 상기 채널 영역이 고 저항 상태가 되어 데이터 '1'을 저장하는 것을 특징으로 하는 비휘발성 메모리 장치.
  21. 제 15항에 있어서, 상기 라이트 동작시 상기 제 1프로그램 및 리드 게이트, 상기 제 2프로그램 및 리드 게이트에 하이 전압이 인가되고, 상기 드레인 영역 및 상기 소스 영역에 로우 전압이 인가된 상태에서 상기 채널 영역이 저 저항 상태가 되어 데이터 '0'을 저장하는 것을 특징으로 하는 비휘발성 메모리 장치.
  22. 제 15항에 있어서, 상기 라이트 동작시 상기 제 1프로그램 및 리드 게이트와 상기 제 2프로그램 및 리드 게이트에 서로 반대 전압이 인가되는 경우 상기 채널 영역이 데이터 '1'과 데이터 '0'의 중간 저항 상태가 되는 것을 특징으로 하는 비휘발성 메모리 장치.
  23. 제 22항에 있어서, 상기 라이트 동작은 상기 제 1프로그램 및 리드 게이트와 상기 제 2프로그램 및 리드 게이트에 동일한 전압을 인가하는 제 1라이트 동작과, 상기 제 1라이트 동작 이후에 상기 제 1프로그램 및 리드 게이트와 상기 제 2프로그램 및 리드 게이트 중 어느 하나에 반대 전압을 인가하는 제 2라이트 동작을 포함하는 것을 특징으로 하는 비휘발성 메모리 장치.
  24. 제 15항에 있어서, 상기 리드 동작시 상기 제 1프로그램 및 리드 게이트와 상기 제 2프로그램 및 리드 게이트에 모두 로우 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  25. 제 15항에 있어서, 상기 리드 동작시 상기 드레인 영역 및 상기 소스 영역 중 나머지 하나의 영역에는 접지전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  26. 제 15항에 있어서, 대기 모드시 상기 제 1프로그램 및 리드 게이트, 상기 제 2프로그램 및 리드 게이트, 상기 드레인 영역 및 상기 소스 영역에 모두 로우 전압이 인가되는 것을 특징으로 하는 비휘발성 메모리 장치.
  27. 기판의 상부에 트랜지스터를 형성하는 단계;
    상기 기판의 상측에 제어 게이트를 형성하는 단계;
    상기 제어 게이트의 상부에 절연층을 형성하는 단계;
    상기 절연층의 상부에 상기 트랜지스터의 소스 영역과 연결되도록 메탈층을 형성하는 단계;
    상기 메탈층의 상부에 강유전체층을 형성하는 단계; 및
    상기 강유전체층의 상부에 프로그램 및 리드 동작을 수행하기 위한 게이트를 형성하는 단계를 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  28. 제 27항에 있어서, 상기 기판은 유리, 폴리머, 옥사이드 중 어느 하나의 물질로 형성됨을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  29. 제 27항에 있어서, 상기 트랜지스터의 채널영역, 드레인 영역 및 소스 영역은 폴리머, 비정질 박막 중 어느 하나의 물질로 형성됨을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  30. 제 27항에 있어서, 상기 메탈층은 백금, 이리듐, 및 루테늄 중 어느 하나의 물질로 형성됨을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  31. 제 27항에 있어서, 상기 메탈층은 트랜치 형태의 제 1연결층이 상기 트랜지스터의 소스 영역과 연결되는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
  32. 제 27항에 있어서, 상기 강유전체층, 상기 게이트와 인접하도록 상기 메탈층의 상부에 트랜치 형태의 제 2연결층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 장치의 형성 방법.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8796751B2 (en) 2012-11-20 2014-08-05 Micron Technology, Inc. Transistors, memory cells and semiconductor constructions
US9219225B2 (en) * 2013-10-31 2015-12-22 Micron Technology, Inc. Multi-bit ferroelectric memory device and methods of forming the same
US10128327B2 (en) * 2014-04-30 2018-11-13 Stmicroelectronics, Inc. DRAM interconnect structure having ferroelectric capacitors exhibiting negative capacitance
US10290342B2 (en) 2014-08-22 2019-05-14 Alacrity Semiconductors, Inc. Methods and apparatus for memory programming
US9966466B2 (en) * 2016-08-08 2018-05-08 Globalfoundries Inc. Semiconductor-on-insulator wafer, semiconductor structure including a transistor, and methods for the formation and operation thereof

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100682180B1 (ko) 2005-05-13 2007-02-12 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치
KR100732802B1 (ko) 2006-09-01 2007-06-27 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5838041A (en) * 1995-10-02 1998-11-17 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device having memory cell transistor provided with offset region acting as a charge carrier injecting region
US5877977A (en) * 1996-09-10 1999-03-02 National Semiconductor Corporation Nonvolatile memory based on metal-ferroelectric-metal-insulator semiconductor structure
TW468253B (en) * 1997-01-13 2001-12-11 Hitachi Ltd Semiconductor memory device
JPH118367A (ja) * 1997-06-13 1999-01-12 Toshiba Corp 不揮発性半導体記憶装置及びその製造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100682180B1 (ko) 2005-05-13 2007-02-12 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치
KR100732802B1 (ko) 2006-09-01 2007-06-27 주식회사 하이닉스반도체 불휘발성 강유전체 메모리 장치

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102275944B1 (ko) 2020-02-10 2021-07-12 한밭대학교 산학협력단 멀티비트 메모리 소자를 위한 강유전체 이중 게이트 트랜지스터

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