JP2013008807A - 絶縁ゲート型半導体装置 - Google Patents

Abstract

【課題】 素子領域端部の基板表面にガードリングが設けられ、ガードリング上にゲート接続ポリシリコン層が設けられ、更にその上にゲート金属配線層が形成されるＭＯＳＦＥＴにおいて、ゲート金属配線層が環状でなく、２つの端部を有するように切り離されたパターンの場合、ガードリング上方に、ゲート金属配線層、ソース電極、ゲート接続ポリシリコン層のいずれも配置されない領域が発生し、耐圧不良やリーク電流が発生する問題があった。
【解決手段】 ガードリング上でゲート金属配線層またはソース電極が配置されない領域において、ガードリング上を完全に覆うようにゲート接続ポリシリコン層を拡張する。拡張したゲート接続ポリシリコン層はフィールドプレートとして働き、耐圧不良やリーク電流の発生を防止できる。
【選択図】 図１

Description

本発明は絶縁ゲート型半導体装置に係り、特に素子領域の周辺部における耐圧不良やリーク電流の発生を防止した絶縁ゲート型半導体装置に関する。

絶縁ゲート型半導体装置（例えばＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）では、素子領域の外周の基板（例えばｎ型半導体層）表面に高濃度の不純物（例えばｐ型）領域（いわゆるガードリング）を配置して周辺部における電界集中を緩和する構造が知られている。

一般的にガードリングは環状に設けられ、その上にはゲート電位などが印加される導電体（金属層やポリシリコン層）が連続した環状に配置され、ガードリングから基板に空乏層を広げることで電界集中を緩和して所定の耐圧を確保している。

また、ガードリングが環状に配置され、その上にゲート電位が印加される金属層がＬ字状に配置される構造も知られている。この場合、ゲート電位が印加される金属層以外のガードリング上はソース電極を拡張して覆い、ガードリング近傍の電界集中を防止している（例えば特許文献１参照。）。

図７および図８を参照して、ゲート電位が印加される金属層のパターンが連続した環状ではない従来構造のＭＯＳＦＥＴ２００を示す。

図７はＭＯＳＦＥＴ２００の全体を示す平面図である。ＭＯＳＦＥＴ２００のチップを構成する基板ＳＢは、例えばｎ＋型シリコン半導体基板（不図示）にｎ−型半導体層１０２を積層してなる。ｎ−型半導体層１０２表面にはＭＯＳＦＥＴのトランジスタセルが多数配置された素子領域１２０が設けられる。素子領域１２０の端部にはこれを環状に囲むｐ＋型不純物領域であるガードリング１２１（破線）が配置される。

素子領域１２０にはストライプ状のポリシリコン層からなるゲート電極１０７が配置される。素子領域１２０外の基板ＳＢ上にはポリシリコン層をパターンニングしたゲート連結配線１１５Ａ、１１５Ｂが設けられる。ゲート連結配線１１５Ａはゲート抵抗を含んでおり、ゲート電極１０７と接続してこれを引き回してゲートパッド電極１１９に接続する。またゲート連結配線１１５Ｂもゲート抵抗を含んでおり、ゲートパッド電極１１９と保護ダイオードＤｉとを接続する。

ゲート連結配線１１５Ａ、１１５Ｂの上にはこれと接続するゲート金属配線１１８Ａ、１１８Ｂが設けられる。ゲート金属配線１１８ＡはここではＣ字状に設けられ、これによりゲート電極１０７、ゲート連結配線１１５Ａおよびゲートパッド電極１１９が電気的に接続される。ゲート金属配線１１８ＢもここではＣ字状に設けられ、これによりゲート電極１０７、ゲートパッド電極１１９、ゲート連結配線１１５Ｂおよび保護ダイオードＤｉが電気的に接続される。

また保護ダイオードＤｉ上にはゲート金属配線１１８Ｃが設けられる。ゲート金属配線１１８ＣはＭＯＳＦＥＴ２００のゲート−ソース間に保護ダイオードＤｉを接続するための配線である。すなわちゲート金属配線１１８Ｃの一端がゲート連結配線１１５Ｂの一端と接続して保護ダイオードＤｉの一端がゲート電極１０７と接続される。保護ダイオードＤｉの他端はゲート金属配線１１８Ｃの近傍のソース電極１１７と接続される。

素子領域１２０の面積はできる限り大きく確保して特性向上やコスト低減を図るため、上記の如く周辺部において保護ダイオードＤｉやゲート連結配線１１５Ａ、１１５Ｂのパターンや、ゲート金属配線１１８Ａ、１１８Ｂのパターンを工夫した構成が採用されている。

特開２００４−３０３９４８号公報

図７に示すＭＯＳＦＥＴ２００では、ＭＯＳＦＥＴのゲートに抵抗（ゲート抵抗）を接続するためゲート連結配線１１５Ａ、１１５Ｂのそれぞれの一部をゲート抵抗とし、ゲート金属配線１１８Ａ、１１８Ｂを平面視においてＣ字状に設けている。

またゲート金属配線１１８Ａ、１１８Ｂの両端の間に、これと分離した他のゲート金属配線構造１１８Ｃが配置されている。つまりゲート金属配線１１８Ａ、１１８Ｂ、１１８Ｃの間には、ゲート金属配線が配置されない離間部Ｄが存在する。

この離間部Ｄにおいて、ガードリング１２１から十分な空乏層が延びず、電界が集中することによって耐圧不良やリーク電流が発生する問題があった。

図８は、図７の離間部Ｄ（一点鎖線丸印）付近の拡大図であり、図８（Ａ）が平面図、図８（Ｂ）が図８（Ａ）のｅ−ｅ線断面図、図８（Ｃ）が図８（Ａ）のｆ−ｆ線断面図である。

図８（Ａ）（Ｂ）を参照して、ゲート金属配線１１８Ａが配置された領域では、ゲート金属配線１１８Ａはガードリング１２１上を外周端部まで覆っており（一点鎖線丸印）、ガードリング１２１端部から空乏層が十分に広がる。

一方、図８（Ａ）（Ｃ）を参照して、基板ＳＢ表面のガードリング１２１は連続した環状に配置されているため、離間部Ｄからはガードリング１２１の一部が露出する。離間部Ｄから露出したガードリング１２１上にはポリシリコン層からなるゲート連結配線１１５（１１５Ａ）が配置されるものの、ゲート連結配線１１５Ａはガードリング１２１よりその幅が狭く、その外周端部は、ガードリング１２１の外周端部（破線丸印）より内側（素子領域１２０側）に配置される。従って、ガードリング１２１にはその外周端部がゲート金属配線１１８Ａおよびゲート連結配線１１５Ａのいずれからも露出する部分（以下、露出部）１２１Ｐ（図８（Ａ）破線）が発生する。この露出部１２１Ｐにおいてはゲート電位が印加されない（印加されにくい）ため、空乏層の広がりが不安定となり、電界が集中しやすくなる。

このように、ゲート金属配線に離間部Ｄがある場合、ガードリング１２１の露出部Ｐにおいて電界集中による耐圧劣化やリーク電流が発生する問題があった。

これらのことは、特許文献１の如くガードリング１２１上の一部をソース電極が覆う場合も同様である。すなわち、ソース電極がガードリング１２１の外周端部まで覆う場合には、ソース電位によって図８（Ｂ）と同様に空乏層が十分に広がる。しかし一般的にはゲート金属配線とソース電極は離間して配置されるため、その離間部において、図８（Ｃ）の如くゲート電位もソース電位も印加されない（印加されにくい）ガードリングの露出部が存在する場合には、同様の問題が生じる。

本発明はかかる課題に鑑みてなされ、一導電型半導体層と、前記一導電型半導体層の表面に設けられ、絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、前記素子領域の外周端部の前記一導電型半導体層表面に設けられた高濃度の逆導電型不純物領域と、前記素子領域の外側の前記一導電型半導体層上に設けられゲート電位が印加される半導体層と、前記逆導電型不純物領域上に設けられ前記半導体層と電気的に接続するゲート金属配線とを具備し、前記逆導電型不純物領域は一部が前記ゲート金属配線から露出する露出部を含み、該露出部の上方は前記半導体層の一部で覆うことにより解決するものである。

本発明によれば、ゲート電位またはソース電位が印加される金属層（ゲート金属配線およびソース電極）のいずれにも覆われないガードリングの露出部上を、ゲート電位が印加されるポリシリコン層（ゲート連結配線）で完全に覆うことにより、ガードリングの端部において空乏層を十分に広げ、電界集中を緩和できる。これにより、耐圧を安定させ、リーク電流の発生を防止できる。

本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）等価回路図である。 本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する平面図である。 本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する断面図である。 本発明の第１の実施形態の絶縁ゲート型半導体装置を説明する断面図である。 本発明の第２の実施形態の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）平面図、（Ｃ）断面図である。 従来の絶縁ゲート型半導体装置を説明する平面図である。 従来の絶縁ゲート型半導体装置を説明する（Ａ）平面図、（Ｂ）断面図、（Ｃ）断面図である。

本発明の実施の形態を、ｎチャネル型のＭＯＳＦＥＴを例に図１から図６を参照して説明する。

まず図１から図５を参照して、本発明の第１の実施形態について説明する。図１は、本実施形態のＭＯＳＦＥＴ１００を示す図である。図１（Ａ）は、チップの全体を示す平面図であり、図１（Ｂ）は等価回路図である。図２は図１のＭＯＳＦＥＴ１００の一部（素子領域２０付近）の構成を示す平面図であり、図２（Ａ）がｐ＋型不純物領域２１、図２（Ｂ）がゲート連結配線１５、図２（Ｃ）がゲート金属配線１８のパターンを説明するための図である。

ＭＯＳＦＥＴ１００は、一導電型半導体層２と、素子領域２０と、ｐ＋型不純物領域２１と、ゲート連結配線１５と、ゲート金属配線１８とを有する。

図１（Ａ）を参照して、ＭＯＳＦＥＴ１００のチップを構成する基板ＳＢは、ｎ＋型シリコン半導体基板（ここでは不図示）の上にｎ−型半導体層２を積層してなる。ｎ−型半導体層２は例えば、エピタキシャル成長などによって形成したシリコン半導体層であり、ｎ−型半導体層２の表面に、ＭＯＳＦＥＴ１００のトランジスタセルが配置された素子領域２０が設けられる。ここで素子領域２０はトランジスタセルが配置されてチップ上でトランジスタ動作を主に行う一点鎖線の内側の領域をいう。

図１（Ａ）および図２（Ａ）を参照して、素子領域２０の外周端部のｎ−型半導体層２表面にハッチングで示すようにｐ＋型不純物領域（不純物濃度が例えば５×１０^１６／ｃｍ^３程度）２１が設けられる。ｐ＋型不純物領域２１は素子領域２０の外周に沿って連続した環状に設けられ、素子領域２０の外周端部における電界集中を緩和し、所定の耐圧を確保する。このｐ＋型不純物領域２１を以下、ガードリング２１と称する。なお、耐圧に応じてガードリング２１の外側に、他のガードリング２２が配置されてもよい。図１（Ａ）では最内周のガードリング２１の外側に６つの他のガードリング２２が配置される場合を例に示す。

図１（Ａ）および図２（Ｂ）を参照して、ゲート連結配線１５について説明する。ゲート連結配線１５は、素子領域２０の外側のｎ−型半導体層２上に設けられる。ゲート連結配線１５は不純物が導入され、所望の形状にパターンニングされたポリシリコン層である。ゲート連結配線１５は、素子領域２０のゲート電極７を基板の周囲に引き回してゲートパッド電極１９および保護ダイオードＤｉに接続する配線であり、ここではゲート引き出し部１５Ａ、およびゲート抵抗１５Ｂ、１５Ｃを含む。ゲート連結配線１５は２分割して配置される。すなわちゲート引き出し部１５Ａおよびゲート抵抗１５Ｂは、基板ＳＢのおおよそ左半分の領域に略Ｃ字状に設けられ、これと離間してゲート抵抗１５Ｃおよび保護ダイオードＤｉが、基板ＳＢのおおよそ右半分の領域に略Ｃ字状に設けられる。

ゲート電極７は例えば基板表面にポリシリコン層をパターンニングしたいわゆるプレーナー構造であり、ストライプ状に設けられる。

保護ダイオードＤｉはゲート連結配線１５と同様にポリシリコン層をパターンニングしてｐ型不純物領域とｎ型不純物領域とを交互に（ここでは一例としてストライプ状に）配置した双方向ｐｎ接合ダイオードであって、ここではゲート抵抗１５Ｃと連結している。

図１（Ａ）および図２（Ｃ）を参照して、基板ＳＢ表面には金属層をパターンニングして、ソース電極１７、ゲート金属配線１８およびゲートパッド電極１９が設けられる。ソース電極１７は素子領域２０の全面を覆う。ゲートパッド電極１９は、基板ＳＢ（チップ）の例えばコーナー部に設けられ、ゲート電極７にゲート電位を印加する金属細線（不図示）などの接続手段が固着可能となるように所定の面積を確保した領域である。

ゲート金属配線１８（１８Ａ、１８Ｂ、１８Ｃ）は、ゲート連結配線１５および保護ダイオードＤｉ上に設けられて接続点（コンタクトホール）においてこれらとコンタクトする。これによりゲート電極７、ゲート連結配線１５およびゲートパッド電極１９が電気的に接続され、ゲートパッド電極１９に印加されたゲート電位はゲート連結配線１５を介してゲート電極７に印加される。本実施形態のゲート金属配線１８は、連続した環状でなく、先端部を有するＣ字状、Ｌ字状または直線状のパターンである。具体的には例えばゲート金属配線１８Ａ、１８Ｂが平面視において連続した環状の一部を切除したパターンとなるように、ゲートパッド電極１９の２つの端部からそれぞれ略Ｃ字状に延在して互いの先端部が近づくように設けられる。

またゲート金属配線１８Ａ、１８Ｂの間にはこれらと互いに離間する直線状のゲート金属配線１８Ｃが配置される。ゲート金属配線１８Ｃも先端部を有し、先端部はゲート金属配線１８Ａ、１８Ｂの先端部とそれぞれ近接して対向するように配置される。

ゲート金属配線１８Ｃは、保護ダイオードＤｉ上に設けられ、ＭＯＳＦＥＴ２００のゲート−ソース間にこれを接続する。すなわち図１（Ａ）を参照してゲート金属配線１８Ｃは接続点Ｔ２においてゲート連結配線１５Ｂと接続し、接続点Ｔ３においてゲート連結電配線１５Ｃおよび保護ダイオードＤｉの一端と接続する。ゲート金属配線１８Ｂは接続点Ｔ５においてゲートパッド電極１９と接続している。すなわち、ゲート金属配線１８Ａ、１８Ｂはゲートパッド電極１９と一体で、接続点Ｔ５においてゲート連結配線１５Ｂ、１５Ｃとコンタクトしている。これにより保護ダイオードＤｉの一端はゲート電極７と接続される。

保護ダイオードＤｉの他端は接続点Ｔ４においてソース電極１７と接続される。ゲート金属配線１８（１８Ａ、１８Ｂ、１８Ｃ）は平面視において環状のガードリング２１と略重畳するように配置されるが、これらは連続せず先端部に金属層の離間部Ｄが存在する。

図１（Ｂ）は図１（Ａ）のＭＯＳＦＥＴ１００の等価回路図である。ＭＯＳＦＥＴ１００は、ゲートＧに２つのゲート抵抗１５Ｂ、１５Ｃが直列に（接続点Ｔ１−Ｔ２間および接続点Ｔ３−Ｔ５間に）接続されており、ゲートＧ（接続点Ｔ２、Ｔ３）−ソースＳ（接続点Ｔ４）間に保護ダイオードＤｉが接続されている。

例えば、チップサイズが小さく（チップ容量が小さい（１０ｐＦ以下など））、高耐圧（例えば４５０Ｖ程度）の製品では、ゲート抵抗１５Ｂ、１５Ｃや保護ダイオードＤｉを接続して所定の静電破壊耐性を確保している。一方でチップ面積が小さいため、これらの構成要素を効率よく配置する必要がある。このため図１（Ａ）の如く、ゲート電極７の引き出し部１５Ａをチップの一辺のみに設け、離間部Ｄを設けたゲート金属配線１８（１８Ａ、１８Ｂ、１８Ｃ）と、２つのゲート連結配線（ゲート抵抗）１５Ｂ、１５Ｃのパターンを採用することにより、素子領域２０の面積をできる限り大きく確保しつつ、２つのゲート抵抗１５Ｂおよび１５Ｃに電流を通過させ、ＭＯＳＦＥＴ１００のゲートＧ−ソースＳ間に保護ダイオードＤｉを接続する回路を実現している。

本実施形態では、ゲート金属配線１８の先端部（離間部Ｄ）においてゲート金属配線１８から露出するガードリング２１上を、ゲート連結配線１５の一部で完全に覆うことで、離間部Ｄにおける電界集中を防止している。

図３および図４を参照して説明する。図３は、ゲート金属配線１８の接続点Ｔ２付近の離間部Ｄ近傍の拡大平面図であり、図４（Ａ）が図３（Ａ）のａ−ａ線断面図、図４（Ｂ）が図３（Ａ）のｂ−ｂ線断面図である。

図３（Ａ）を参照して、ゲート金属配線１８Ａの下方では、ガードリング２１は外縁部までゲート金属配線１８Ａで覆われている（図４（Ａ）一点鎖線丸印）。

基板ＳＢ表面のガードリング２１は連続した環状に配置されているため（図１（Ａ）参照）、ゲート金属配線１８（１８Ａと１８Ｃ）の離間部Ｄからはガードリング２１の一部が露出する。以下、離間部Ｄから露出したガードリング２１の一部を露出部２１Ｐと称する。

本実施形態では、離間部Ｄ付近においてゲート連結配線１５（１５Ａ）を外側（他のガードリング２２方向）に拡張した拡張部１５Ｅを設け、拡張部１５Ｅで露出部２１Ｐの上方を完全に覆っている。

つまり従来構造では、破線の如く離間部Ｄ付近でもゲート連結配線１５はゲート金属配線１８Ａの直下と同等の幅Ｗ１に形成されていた（図８（Ａ）参照）がこれを幅Ｗ２まで拡張し、外周端部をガードリング２１の外縁部より外側に配置する。これにより、ゲート金属配線１８の離間部Ｄから露出するガードリング２１の露出部２１Ｐが存在する場合であっても、露出部２１Ｐの外縁部の上方までゲート電位が印加されるゲート連結配線１５（１５Ｅ）で覆うことができる（図４（Ｂ））。

従って、露出部２１Ｐの外縁部（図４（Ｂ）の破線丸印）においても空乏層を十分に広げることができ、局所的な電界集中を防止できる。これによりチップとして耐圧が安定し、リーク電流の発生も防止できる。

拡張部１５Ｅは例えばゲート金属配線１８と端部が略重畳するように設ける。この場合、拡張部１５Ｅ形成時には図３（Ｂ）の如く、ゲート連結配線１５（ポリシリコン層）およびゲート金属配線１８（例えばアルミニウムまたはアルミニウム含有金属など）のサイドエッチ量を考慮して仕上がり（図３（Ａ））より幅が広くなるようなマスクパターンとする。

尚、拡張部１５Ｅは少なくとも露出部２１Ｐの外縁部までを完全に覆うような幅Ｗ２であれば、ゲート金属配線１８より外側（他のガードリング２２側）に広くても内側（素子領域２０側）に狭くてもよい。ただし、他のガードリング２２を設ける場合には、拡張部１５Ｅの外縁部から他のガードリング２２までの距離（幅Ｗ３）は所定の耐圧が確保できる値とする（図３（Ａ））。

尚、拡大図は省略するが、接続点Ｔ３付近の離間部Ｄ（ゲート金属配線１８Ｂと１８Ｃの間）の露出部２１Ｐ上も、ゲート連結配線１５Ｂの拡張部１５Ｅで完全に覆われている（図１（Ａ）、図２（Ｂ）参照）。

本実施形態では、ゲート配線金属１８の先端部（離間部Ｄ）からガードリング２１が露出する場合、その露出部２１Ｐの上方をポリシリコン層からなるゲート連結配線１５の一部で完全に（露出部２１Ｐの外縁部まで）覆うものである。従って、離間部Ｄや拡張部１５Ｅのパターンは図３に示すものに限らない。例えば、図３の如く部分的な拡張でなく、ゲート連結配線１５を全周に渡って幅Ｗ２に拡張してもよい。

図５を参照してＭＯＳＦＥＴ１００の製造方法について簡単に説明する。図５は図１（Ａ）のｃ−ｃ線断面図である。トランジスタセルは既知のものと同様である。

すなわちｎ＋型シリコン半導体基板１上にｎ−型半導体層２を積層した基板ＳＢを準備し、素子領域の外周のｎ−型半導体層２表面にｐ＋型不純物を拡散してガードリング２１および他のガードリング２２を形成する（図４（Ｂ）参照）。必要に応じて、チャネル領域の中央部にｐ＋型不純物を拡散してボディ部３を形成する。

その後基板ＳＢ全面にゲート絶縁膜４を形成し、その上にポリシリコン層を堆積してポリシリコン層全面にｐ型不純物（例えばボロン（Ｂ））を注入する。その後保護ダイオードとなるポリシリコン層（不図示）の形成領域のみマスクを設け、露出したポリシリコン層にｎ型不純物（例えばリン（Ｐ））を注入する。その後、ポリシリコン層をパターンニングして基板ＳＢ表面にストライプ状のゲート電極７を形成する。同時にゲート連結配線および保護ダイオード（いずれも不図示）となるポリシリコン層をパターンニングする。このとき、ゲート金属配線の離間部においてガードリング２１の露出部２１Ｐがその外縁部まで完全に覆われるように、ゲート連結配線１５に拡張部１５Ｅを設ける（図４（Ｂ）参照）。拡張部１５Ｅのパターンニングのマスクは、ポリシリコン層のサイドエッチ量を考慮して、外側（他のガードリング２２側）に広く幅を確保する（図３（Ｂ）参照）。つまり、最終構造において拡張部１５Ｅが露出部２１Ｐの外縁部まで完全に覆うようなパターンとする。

その後、ゲート電極７上にマスクを設け、ゲート電極７間のｎ−型半導体層２表面にｐ型不純物（例えばボロン（Ｂ））を注入・拡散してゲート電極７に沿うストライプ状にｐ型のチャネル領域５を形成する。チャネル領域５は、端部がゲート電極７の端部と重畳する。

更に、チャネル領域５の略中央に高濃度のｐ型不純物（例えばボロン（Ｂ））を注入・拡散してボディ領域３を形成する。

続いて、ゲート電極７の両端の下方のチャネル領域５表面に、ｎ型不純物（例えば、ヒ素（Ａｓ）を注入する。同時に、保護ダイオードとなるポリシリコン層（不図示）にも選択的にｎ型不純物を注入する。ｎ型不純物を拡散し、ゲート電極７に沿うストライプ状にｎ＋型のソース領域６を形成する。同時に保護ダイオードとなるポリシリコン層にｎ型不純物領域とｐ型不純物領域を交互に配置した双方向ｐｎ接合ダイオード（不図示）を形成する。

その後、ゲート電極７を覆う層間絶縁膜１１を形成し、全面にアルミニウムまたはアルミニウム含有合金などの金属層を形成して所望の形状にパターンニングしソース電極１７およびここでは不図示のゲートパッド電極およびゲート金属配線を形成する。ゲート金属配線１８の離間部には拡張部１５Ｅが露出する（図４（Ｂ））。さらに、基板ＳＢの裏面に金属蒸着などによりドレイン電極１６を形成し、最終構造を得る。尚、本発明の絶縁ゲート型半導体装置１００において、必要に応じてチャネル領域４間のｎ−型半導体層２表面に低抵抗化を図るためｎ＋型不純物領域（不図示）を形成してもよい。

図６を参照して、第２の実施形態について説明する。図６は第２の実施形態のＭＯＳＦＥＴ１１０の全体を示す平面図であり、図６（Ｂ）は離間部Ｄ（一点鎖線丸印）付近の拡大図、図６（Ｃ）は図６（Ｂ）のｄ−ｄ線断面図である。

第２の実施形態のＭＯＳＦＥＴ１１０はガードリング２１の上方がゲート金属配線１８とソース電極１７で覆われ、これらの離間部Ｄ付近にガードリング２１の露出部２１Ｐが存在する構造を有しており、この場合であっても同様に実施できる。第１の実施形態と同一構成要素は同一符号で示し、説明は省略する。

図６（Ａ）を参照してチップの周辺部に環状にガードリング２１が設けられ、ガードリング２１上にこれより幅狭のゲート連結配線１５が例えば環状に設けられる。ゲート金属配線１８は、一部のゲート連結配線１５と重畳するように、例えばチップの隣り合う２辺に沿ってＬ字状に設けられる。ソース電極１７は、ゲート金属配線１８が設けられない領域のガードリング２１を覆うように拡張して設けられる。

図６（Ｂ）（Ｃ）を参照して、ゲート金属配線１８は先端部を有し、ゲート金属配線１８とソース電極１７の間は絶縁のために離間部Ｄが設けられ、離間部Ｄからガードリング２１が露出する。そこで露出部２１Ｐを外縁部まで覆うように、ゲート連結配線１５に拡張部１５Ｅを設ける。これにより、ゲート金属配線１５とソース電極１７の離間部Ｄであっても、ゲート連結配線１５の拡張部１５Ｅで覆われるので、ガードリング２１の露出部２１Ｐの外縁部における電界集中を緩和できる。

このように本実施形態では、従来構造においていずれかの電位（ＭＯＳＦＥＴのいずれかの端子の電位）が印加される導電体（金属層、ポリシリコン層）の下方から露出していたガードリング２１の露出部２１Ｐを、その外縁部までゲート連結配線１５を拡張して覆うものである。ガードリング２１上にゲート電位やソース電位が印加される金属層（電極）が設けられる場合にはこれらがフィールドプレートとなるので、ガードリング２１外縁部で空乏層を十分に広げ、所定の耐圧を確保できる。そして金属層の離間部（ゲート金属配線の先端部）ではゲート連結配線１５の一部を拡張してガードリング２１上を外縁部まで覆い、これをフィールドプレートとして機能させる。これによりチップの全体にわたって耐圧が安定し、リーク電流が低減できる。

以上、本実施形態では素子領域２０にｎチャネル型ＭＯＳＦＥＴが配置される場合を例に説明したが、これと導電型を逆にしたｐチャネル型ＭＯＳＦＥＴであってもよく、ゲート電極７はトレンチ構造や格子状であってもよい。

また、１つのチップにドレインを共通として２つのＭＯＳＦＥＴを配置した二次電池の保護回路用の絶縁ゲート型半導体装置であってもよく、同様の効果が得られる。

更に、図２または図５に示すｎ＋型シリコン半導体基板１の下層にｐ型半導体領域を設けた、ｎチャネル型ＩＧＢＴ（(Insulated Gate Bipolar Transistor）又はこれと導電型を逆にしたｐチャネル型ＩＧＢＴであっても同様に実施でき、同様の効果が得られる。

１ ｎ＋型シリコン半導体基板
２ ｎ−型半導体層
７ ゲート電極
２０ 素子領域
２１ ガードリング
２１Ｐ 露出部
１５ ゲート連結配線
１５Ｅ 拡張部
１８ ゲート金属配線

Claims (5)

1. 一導電型半導体層と、
   前記一導電型半導体層の表面に設けられ、絶縁ゲート型半導体素子のトランジスタセルが配置される素子領域と、
   前記素子領域の外周端部の前記一導電型半導体層表面に設けられた高濃度の逆導電型不純物領域と、
   前記素子領域の外側の前記一導電型半導体層上に設けられゲート電位が印加される半導体層と、
   前記逆導電型不純物領域上に設けられ前記半導体層と電気的に接続するゲート金属配線とを具備し、
   前記逆導電型不純物領域は一部が前記ゲート金属配線から露出する露出部を含み、該露出部の上方は前記半導体層の一部で覆われることを特徴とする絶縁ゲート型半導体装置。
2. 前記露出部は外縁部まで前記半導体層の一部で覆われることを特徴とする請求項１に記載の絶縁ゲート型半導体装置。
3. 前記ゲート金属配線は、先端部を有し、前記露出部は前記先端部から露出することを特徴とする請求項１または請求項２に記載の絶縁ゲート型半導体装置。
4. 前記ゲート金属配線の前記先端部と近接して他のゲート金属配線が設けられ、前記露出部は前記ゲート金属配線および前記他のゲート金属配線の間から露出することを特徴とする請求項３に記載の絶縁ゲート型半導体装置。
5. 前記ゲート金属配線の前記先端部と近接してソース電極が設けられ、前記露出部は、前記ゲート金属配線と前記ソース電極の間から露出することを特徴とする請求項３に記載の絶縁ゲート型半導体装置。

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