JP6677613B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)などの半導体装置は、寄生トランジスタを有する。この寄生トランジスタは、動作し難いことが望ましい。
特許第５７０１９１３号公報
本発明が解決しようとする課題は、寄生トランジスタの動作を抑制できる半導体装置を提供することである。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、第２導電形の第２半導体領域と、第１導電形の第３半導体領域と、ゲート電極と、第１電極と、第２絶縁部と、第３絶縁部と、第２電極と、を有する。前記第２半導体領域は、前記第１半導体領域の上に選択的に設けられている。前記第３半導体領域は、前記第２半導体領域の上に選択的に設けられている。前記ゲート電極は、前記第１半導体領域中および前記第２半導体領域中に第１絶縁部を介して設けられている。前記ゲート電極は、第１方向に延びている。前記ゲート電極は、前記第１方向と交差する第２方向において複数設けられている。前記第１電極は、前記第３半導体領域の上に設けられている。前記第１電極は、前記第３半導体領域と電気的に接続されている。前記第２絶縁部は、前記第１半導体領域中において前記複数のゲート電極と離間している。前記第２絶縁部は、前記第２方向に延びている。前記第２絶縁部は、前記第２方向に延び、前記第１方向において複数設けられている。前記第３絶縁部は、前記第１方向に延びる第１絶縁部分を有する。前記第３絶縁部の前記第１絶縁部分は、前記第２方向において前記複数のゲート電極と前記複数の第２絶縁部との間に位置している。前記第３絶縁部は、前記第１半導体領域中において前記複数のゲート電極および前記複数の第２絶縁部と離間している。前記第２電極は、前記複数の第２絶縁部および前記第３絶縁部の上に設けられている。前記第２電極は、前記複数のゲート電極と電気的に接続されている。
第１実施形態に係る半導体装置の平面図である。 図１の部分Ａを拡大した平面図である。 図２のＢ−Ｂ’断面図である。 図２のＣ−Ｃ’断面図である。 図２のＤ−Ｄ’断面図である。 第１実施形態に係る半導体装置が接続された電気回路の一例を表す回路図である。 第１実施形態に係る半導体装置におけるキャリアの流れを表す断面図である。 図６に表す電気回路中の半導体装置における電流および電圧の波形を表すグラフである。 第１実施形態に係る半導体装置１００の平面図である。 第１実施形態の第１変形例に係る半導体装置の一部を表す平面図である。 第１実施形態の第２変形例に係る半導体装置の一部を表す平面図である。 （ａ）図１１のＥ−Ｅ’断面図である。（ｂ）図１１のＦ−Ｆ’断面図である。 第１実施形態の第２変形例に係る半導体装置の他の一例を表す部分拡大断面図である。 第１実施形態の第３変形例に係る半導体装置の一部を表す平面図である。 図１４のＧ−Ｇ’断面図である。 第２実施形態に係る半導体装置の一部を表す平面図である。 図１６のＨ−Ｈ’断面図である。 第２実施形態の第１変形例に係る半導体装置の一部を表す断面図である。 第２実施形態の第２変形例に係る半導体装置の一部を表す断面図である。
以下に、本発明の各実施形態について図面を参照しつつ説明する。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
各実施形態の説明には、ＸＹＺ直交座標系を用いる。ドレイン電極５０からソース電極５１に向かう方向をＺ方向とする。また、Ｚ方向に対して垂直であり、相互に直交する２方向をＸ方向（第２方向）およびＹ方向（第１方向）とする。
以下の説明において、ｎ＋、ｎ−及びｐ＋、ｐの表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、「＋」が付されている表記は、「＋」および「−」のいずれも付されていない表記よりも不純物濃度が相対的に高く、「−」が付されている表記は、いずれも付されていない表記よりも不純物濃度が相対的に低いことを示す。
以下で説明する各実施形態について、各半導体領域のｐ形とｎ形を反転させて各実施形態を実施してもよい。
（第１実施形態）
図１〜図５を用いて、第１実施形態に係る半導体装置の一例について説明する。
図１は、第１実施形態に係る半導体装置１００の平面図である。
図２は、図１の部分Ａを拡大した平面図である。
図３は、図２のＢ−Ｂ’断面図である。
図４は、図２のＣ−Ｃ’断面図である。
図５は、図２のＤ−Ｄ’断面図である。
なお、図２では、ソース電極５１およびゲートパッド５２が破線で表され、絶縁層４５、ｐ形ベース領域２、およびｎ＋形ソース領域３が省略されている。
半導体装置１００は、例えば、ＭＯＳＦＥＴ(Metal Oxide Semiconductor Field Effect Transistor)である。
図１〜図４に表すように、半導体装置１００は、ｎ−形（第１導電形）半導体領域１（第１半導体領域）と、ｐ形（第２導電形）ベース領域２（第２半導体領域）と、ｎ＋形ソース領域３（第３半導体領域）と、ｐ＋形コンタクト領域４と、ｎ＋形ドレイン領域５と、絶縁部１０（第１絶縁部）と、フィールドプレート電極（以下、ＦＰ電極という）１１と、ゲート電極１２Ａおよび１２Ｂと、絶縁部２０（第２絶縁部）と、絶縁部３０（第３絶縁部）と、絶縁部４０と、ＦＰ電極４１Ａおよび４１Ｂと、絶縁層４５と、ドレイン電極５０と、ソース電極５１（第１電極）と、ゲートパッド５２（第２電極）と、を有する。
図１に表すように、半導体装置１００の上面には、ソース電極５１およびゲートパッド５２が設けられている。ソース電極５１とゲートパッド５２とは、互いに離隔され、電気的に分離されている。
図２に表すように、ソース電極５１の下には、ゲートパッド５２と電気的に接続された複数のゲート電極１２Ａおよび複数のゲート電極１２Ｂが設けられている。複数のゲート電極１２Ａおよび複数のゲート電極１２Ｂは、Ｘ方向に並べられ、各々がＹ方向に延びている。Ｚ方向から見た場合に、ゲートパッド５２は、Ｙ方向において、ゲート電極１２Ｂと並び、ゲート電極１２Ａとは並んでいない。このため、ゲート電極１２ＢのＹ方向における長さは、ゲート電極１２ＡのＹ方向における長さよりも短い。
以降では、ゲート電極１２Ａおよび１２Ｂに共通する性質については、これらのゲート電極をまとめて「ゲート電極１２」と称して説明する。
ゲートパッド５２の下には、複数の絶縁部２０がＹ方向に並べられている。各絶縁部２０は、Ｘ方向に延びている。ゲート電極１２Ａの一部は、Ｘ方向において絶縁部２０と並んでいる。また、ゲート電極１２Ｂは、Ｙ方向において、絶縁部２０の一部と並んでいる。
絶縁部３０は、Ｙ方向に延びる第１絶縁部分３０ａと、Ｘ方向に延びる第２絶縁部分３０ｂと、を有する。第１絶縁部分３０ａは、Ｘ方向において、複数の絶縁部２０と複数のゲート電極１２Ａとの間に位置している。第２絶縁部分３０ｂは、Ｙ方向において、複数の絶縁部２０と複数のゲート電極１２Ｂとの間に位置している。
ＦＰ電極４１Ａおよび４１Ｂは、ソース電極５１の下に設けられている。Ｚ方向から見た場合に、ゲートパッド５２は、Ｙ方向において、ＦＰ電極４１Ｂと並び、ＦＰ電極４１Ａと並んでいない。このため、ＦＰ電極４１ＢのＹ方向における長さは、ＦＰ電極４１ＡのＹ方向における長さよりも短い。
ＦＰ電極４１Ａの一部は、Ｘ方向において、ゲート電極１２Ａの一部と絶縁部３０との間に位置している。ＦＰ電極４１Ｂは、複数のゲート電極１２Ｂの半導体装置外周側に位置している。ゲート電極１２Ｂは、Ｘ方向において、ＦＰ電極４１Ａの一部とＦＰ電極４１Ｂとの間に設けられている。
以降では、ＦＰ電極４１Ａおよび４１Ｂに共通する性質については、これらのＦＰ電極をまとめて「ＦＰ電極４１」と称して説明する。
図３〜図５に表すように、半導体装置１００の下面には、ドレイン電極５０が設けられている。
ｎ＋形ドレイン領域５は、ドレイン電極５０の上に設けられ、ドレイン電極５０と電気的に接続されている。
ｎ−形半導体領域１は、ｎ＋形ドレイン領域５の上に設けられている。
ｐ形ベース領域２は、ｎ−形半導体領域１の上に選択的に設けられている。
ｎ＋形ソース領域３およびｐ＋形コンタクト領域４は、ｐ形ベース領域２の上に選択的に設けられている。
ＦＰ電極１１は、絶縁部１０を介してｎ−形半導体領域１中に設けられている。
ゲート電極１２は、絶縁部１０を介してｎ−形半導体領域１中およびｐ形ベース領域２中に設けられている。ゲート電極１２は、ＦＰ電極１１の上に位置し、ＦＰ電極１１と離間している。図４に表すように、ＦＰ電極１１のＹ方向における端部は、Ｚ方向に向けて屈曲しており、ゲート電極１２とＹ方向において並んでいる。
ソース電極５１の一部は、ｐ形ベース領域２中に設けられ、ｎ＋形ソース領域３およびｐ＋形コンタクト領域４と電気的に接続されている。ゲート電極１２とソース電極５１との間には、絶縁層４５が設けられ、これらの電極は電気的に分離されている。
ＦＰ電極４１は、絶縁部４０を介してｎ−形半導体領域１中およびｐ形ベース領域２中に設けられている。ＦＰ電極４１は、ゲート電極１２とＸ方向において離間している。
ＦＰ電極１１および４１は、ソース電極５１またはゲートパッド５２と電気的に接続されている。
絶縁部２０および３０は、ｐ形ベース領域２、絶縁部１０、およびゲート電極１２と離間してｎ−形半導体領域１中に設けられている。また、絶縁部２０と３０は、ｎ−形半導体領域１中で、Ｘ方向およびＹ方向において離間している。
絶縁部２０および絶縁部３０の周りのｎ−形半導体領域１は、絶縁層４５に覆われており、ゲートパッド５２は、絶縁層４５の上に、ソース電極５１と離間して設けられている。絶縁部１０、２０、および３０は、絶縁層４５によってつながっている。絶縁部１０、２０、および３０と、絶縁層４５と、は、例えば、一体に形成された絶縁膜である。
ここで、半導体装置１００の動作について説明する。
ソース電極５１に対して正の電圧がドレイン電極５０に印加された状態で、ゲート電極１２に閾値以上の電圧が印加されると、半導体装置がオン状態となる。このとき、絶縁部１０近傍のｐ形ベース領域２にチャネル（反転層）が形成される。電子は、このチャネルを通ってｎ＋形ソース領域３からｎ−形半導体領域１に流れ、ｎ＋形ドレイン領域５を通って排出される。
その後、ゲート電極１２に印加される電圧が閾値よりも低くなると、ｐ形ベース領域２におけるチャネルが消滅し、半導体装置がオフ状態になる。
半導体装置１００がオフ状態になると、ＦＰ電極１１とドレイン電極５０との間の電位差により、絶縁部１０とｎ−形半導体領域１との界面からｎ−形半導体領域１に向けて空乏層が広がる。絶縁部１０とｎ−形半導体領域１との界面から広がるこの空乏層により、半導体装置の耐圧を高めることができる。あるいは、半導体装置の耐圧が向上した分、ｎ−形半導体領域１におけるｎ形不純物濃度を高め、半導体装置のオン抵抗を低減することができる。
また、半導体装置１００は、ｐ形ベース領域２をアノード、ｎ−形半導体領域１をカソードとするダイオードを内蔵している。このため、ドレイン電極５０に対してソース電極５１に正の電圧が印加された際には、ドレイン電極５０からソース電極５１へ順方向の電流が流れる。
次に、各構成要素の材料の一例を説明する。
ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、およびｎ＋形ドレイン領域５は、半導体材料として、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。半導体材料としてシリコンが用いられる場合、ｎ形不純物として、ヒ素、リン、またはアンチモンを用いることができる。ｐ形不純物として、ボロンを用いることができる。
ＦＰ電極１１、ゲート電極１２、およびＦＰ電極４１は、ポリシリコンなどの導電材料を含む。
絶縁部１０、２０、３０、および４０は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極５０、ソース電極５１、およびゲートパッド５２は、アルミニウムなどの金属を含む。
ここで、本実施形態による効果を、図６〜図８を用いて説明する。
図６は、第１実施形態に係る半導体装置１００が接続された電気回路の一例を表す回路図である。
図７は、第１実施形態に係る半導体装置におけるキャリアの流れを表す断面図である。
図８は、図６に表す電気回路中の半導体装置１００−２における電流および電圧の波形を表すグラフである。
なお、図８において、実線は、ダイオードを流れる電流を表し、破線は、ソース電極５１に対するドレイン電極５０の電圧を表している。横軸は時間を表し、ダイオードの電流は順方向に流れる場合を正として表している。
図６に表す例では、本実施形態に係る２つの半導体装置１００−１と１００−２が用いられ、ハーフブリッジ回路が構成されている。図６（ａ）は、半導体装置１００−１がオン状態、半導体装置１００−２がオフ状態であり、半導体装置１００−１に電流Ｉが流れている様子を表している。
図６（ａ）に表す状態で、半導体装置１００−１がターンオフされると、インダクタンスＬによる誘導起電力が生じる。これにより、図６（ｂ）に表すように、半導体装置１００−２のダイオードに順方向の電流Ｉが流れる。このとき、正孔が、図７（ａ）に表すように、ｐ形ベース領域２を通してソース電極５１からｎ−形半導体領域１に注入される。
半導体装置１００−２のダイオードに順方向電流が流れきると、半導体装置１００−２の内部に蓄積されたキャリアが排出される。このとき、正孔は、図７（ｂ）に表すように、ｐ形ベース領域２を通してソース電極５１へ排出される。半導体装置１００−２からキャリアが排出されることで、図６（ｃ）に表すように、半導体装置１００−２には、ドレイン電極５０からソース電極５１に向かって逆回復電流が流れる。
図８に表すように、タイミングＴ１で逆回復電流が流れきると、その後、半導体装置１００−２のソース電極５１に対するドレイン電極５０の電圧Ｖが上昇していく。このとき、逆回復電流の減少の傾きｄｉｒ／ｄｔに応じて、電圧Ｖにサージ電圧Ｖｓが発生する。ｄｉｒ／ｄｔが大きいと、サージ電圧Ｖｓも大きくなる。サージ電圧Ｖｓが大きいと、ｎ＋形ソース領域３、ｐ形ベース領域２、およびｎ−形半導体領域１から構成される寄生ＮＰＮトランジスタが動作し易くなる。寄生ＮＰＮトランジスタが動作すると、半導体装置内を大電流が流れ、半導体装置が破壊される可能性があるため、ｄｉｒ／ｄｔは、小さいことが望ましい。
また、図８に表す蓄積電荷Ｑｒｒが大きく、一部のｐ形ベース領域２およびｐ＋形コンタクト領域４に正孔が集中して流れると、寄生トランジスタのベース電位が上昇し、寄生トランジスタが動作する可能性がある。従って、ｄｉｒ／ｄｔと同様に、蓄積電荷Ｑｒｒも少ないことが望ましい。
ダイオード動作時に注入された正孔の一部は、ゲートパッド５２の下のｎ−形半導体領域１にも蓄積される。ゲートパッド５２の下のｎ−形半導体領域１に蓄積された正孔は、逆回復動作時には、近くのｐ形ベース領域２に移動してソース電極５１へ排出される。従って、ゲートパッド５２下のｎ−形半導体領域１に近いｐ形ベース領域２には、他の部分に比べて多くの正孔が流れるため、より寄生ＮＰＮトランジスタが動作し易い。
このため、ゲートパッド５２の下に蓄積される電荷Ｑｒｒの減少、およびゲートパッド５２の下に蓄積されたキャリアによる逆回復時のｄｉｒ／ｄｔの減少が、寄生ＮＰＮトランジスタの動作の抑制に特に効果的である。
この点について、本実施形態に係る半導体装置１００のように、ゲートパッド５２下のｎ−形半導体領域１中に絶縁部２０を設けることで、ゲートパッド５２の下のｎ−形半導体領域１の体積を減少させることができる。このため、ゲートパッド５２の下に蓄積される電荷Ｑｒｒを減少させることができる。
また、絶縁部２０が複数設けられていることで、ｎ−形半導体領域１に注入された正孔の一部が、絶縁部２０同士の間に蓄積される。絶縁部２０同士の間のｎ−形半導体領域１に蓄積された正孔は、逆回復動作時に、絶縁部２０によってその移動が妨げられ、ソース電極５１に向けて移動し難くなるため、逆回復に要する時間を長くし、ｄｉｒ／ｄｔを小さくすることができる。
さらに、本実施形態に係る半導体装置１００では、絶縁部３０の第１絶縁部分３０ａが、複数の絶縁部２０と複数のゲート電極１２Ａとの間をＹ方向に延びている。このような構造を採用することで、逆回復動作時に、絶縁部２０同士の間のｎ−形半導体領域１に蓄積された正孔がソース電極５１に向けて移動する際に、その移動が第１絶縁部分３０ａによって妨げられる。このため、逆回復に要する時間を長くし、ｄｉｒ／ｄｔをさらに小さくすることができる。
すなわち、本実施形態によれば、絶縁部２０および３０が設けられることで、蓄積電荷Ｑｒｒを減少させ、かつｄｉｒ／ｄｔを小さくすることができ、これにより寄生ＮＰＮトランジスタが動作する可能性を低減することができる。
ここで、図９を参照しつつ、本実施形態に係る半導体装置のより望ましい形態について説明する。
図９は、第１実施形態に係る半導体装置の平面図である。
第１絶縁部分３０ａは、Ｘ方向において、複数の絶縁部２０と離間している。絶縁部３０が第１絶縁部分３０ａのみを有する場合、絶縁部２０同士の間に蓄積された正孔が、図９の矢印Ａ１に表すように、絶縁部２０と絶縁部３０との隙間を流れ、ｐ＋形コンタクト領域４に流れる可能性がある。従って、絶縁部２０と３０との隙間を流れた正孔が、一部のｐ＋形コンタクト領域４に集中して流れ、寄生ＮＰＮトランジスタが動作してしまう可能性がある。
絶縁部３０が、第１絶縁部分３０ａに加えて、第２絶縁部分３０ｂを有することで、矢印Ａ１のように、絶縁部２０と３０との隙間を−Ｙ方向に向けて流れる正孔を減少させることができる。このため、正孔が一部のｐ＋形コンタクト領域４に集中して流れることを抑制し、寄生ＮＰＮトランジスタが動作する可能性をより一層低減させることが可能となる。
また、逆回復動作時には、ｎ−形半導体領域１の電位は、ｐ形ベース領域２の電位よりも高く、ソース電極５１に接続されたＦＰ電極４１Ａの電位よりも高い。このため、絶縁部２０および３０とゲート電極１２Ａとの間に、ＦＰ電極４１Ａが設けられていることで、逆回復時にＦＰ電極４１Ａ近傍を通った正孔が、ＦＰ電極４１Ａによってトラップすることができる。これにより、電荷Ｑｒｒを減少させ、寄生ＮＰＮトランジスタが動作する可能性をより一層低減させることが可能となる。
（第１変形例）
図１０は、第１実施形態の第１変形例に係る半導体装置１１０の一部を表す平面図である。
図１０では、ソース電極５１およびゲートパッド５２が破線で表され、絶縁層４５および各半導体領域が省略されている。
図２〜図４に表す半導体装置１００では、ゲート電極１２がＹ方向に延び、絶縁部２０がＸ方向に延びている。これに対して、本変形例に係る半導体装置１１０では、ゲート電極１２と絶縁部２０とが、ともにＹ方向に延びている。
半導体装置１１０では、半導体装置１００と同様に、複数の絶縁部２０が、ゲートパッド５２の下に設けられている。また、絶縁部３０の第２絶縁部分３０ｂが、Ｙ方向において、複数のゲート電極１２Ｂと複数の絶縁部２０との間に設けられている。
このため、本変形例によれば、半導体装置１００と同様に、ダイオード動作時における正孔の蓄積量および逆回復動作時における正孔の排出量を低減させることができる。
また、絶縁部３０がＹ方向に延びる第１絶縁部分３０ａをさらに有することで、絶縁部２０と第２絶縁部分３０ｂの隙間を流れる正孔を減少させることができる点も同様である。
ただし、ゲート電極１２と絶縁部２０が互いに異なる方向に延びている場合、絶縁部２０同士の間に蓄積された正孔が、絶縁部２０に沿ってソース電極５１に向けて流れる際に、その流れがゲート電極１２によって移動が妨げられる。従って、ゲート電極１２と絶縁部２０が互いに異なる方向に延びている場合、ゲート電極１２と絶縁部２０が同じ方向に延びている場合に比べて、電荷Ｑｒｒが減少し、寄生ＮＰＮトランジスタが動作する可能性をさらに低減することが可能である。
（第２変形例）
図１１は、第１実施形態の第２変形例に係る半導体装置１２０の一部を表す平面図である。
図１２（ａ）は図１１のＥ−Ｅ’断面図であり、図１２（ｂ）は図１１のＦ−Ｆ’断面図である。
図１３は、第１実施形態の第２変形例に係る半導体装置１２０の他の一例を表す部分拡大断面図である。
なお、図１１では、ソース電極５１およびゲートパッド５２が破線で表され、絶縁層４５および各半導体領域が省略されている。
本変形例に係る半導体装置１２０では、図１１に表すように、ゲート電極１２と絶縁部２０が互いに異なる方向に延びている。また、図１２に表すように、絶縁部２０の幅Ｗ２および絶縁部３０の幅Ｗ３は、絶縁部１０の幅Ｗ１よりも広い。
なお、ここでは、幅とは、それぞれの絶縁部が延びている方向に対して垂直な方向における、各絶縁部の長さを意味している。
絶縁部２０同士の間の距離Ｄ２および絶縁部２０と３０との間の距離Ｄ３は、絶縁部１０同士の間の距離Ｄ１よりも短い。また、絶縁部２０の下端および絶縁部３０の下端は、絶縁部１０の下端よりも下方に設けられている。
幅Ｗ２および幅Ｗ３を、幅Ｗ１よりも広くし、距離Ｄ２および距離Ｄ３を、距離Ｄ１よりも短くすることで、半導体装置１００に比べて、ゲートパッド５２の下のｎ−形半導体領域１の体積を小さくし、ゲートパッド５２の下に蓄積される正孔の量を減少させることができる。
また、絶縁部２０の下端および絶縁部３０の下端は、絶縁部１０の下端よりも下方に設けることで、ゲートパッド５２の下のｎ−形半導体領域１の体積をさらに小さくし、図８に表す電荷Ｑｒｒを減少させることができる。加えて、絶縁部２０同士の間に蓄積した正孔がソース電極５１から排出されるまでの時間がより長くなるために、ｄｉｒ／ｄｔをさらに小さくすることができる。
すなわち、本変形例に係る半導体装置１２０によれば、半導体装置１００に比べて、寄生ＮＰＮトランジスタが動作する可能性をさらに低減することが可能である。
なお、図１３に表すように、絶縁部３０の幅Ｗ３を幅Ｗ２よりも広くし、距離Ｄ３を距離Ｄ２より短くしてもよい。また、絶縁部３０の下端の位置を絶縁部２０の下端の位置よりも深くしてもよい。こうすることで、より一層、ゲートパッド５２下の正孔の蓄積量およびソース電極５１への正孔の排出量を減少させ、寄生ＮＰＮトランジスタが動作する可能性を低減させることが可能となる。
（第３変形例）
図１４は、第１実施形態の第３変形例に係る半導体装置１３０の一部を表す平面図である。
図１５は、図１４のＧ−Ｇ’断面図である。
なお、図１４では、ソース電極５１およびゲートパッド５２が破線で表され、絶縁層４５および各半導体領域が省略されている。
半導体装置１３０は、導電部２１および導電部３１をさらに備える点で、半導体装置１００と異なる。導電部２１は、絶縁部２０中に設けられ、導電部３１は、絶縁部３０中に設けられている。
導電部２１は、絶縁部２０に沿ってＸ方向に延びている。
導電部３１は、第１導電部分３１ａおよび第２導電部分３１ｂを有する。第１導電部分３１ａは、第１絶縁部分３０ａ中に設けられ、Ｙ方向に延びている。第２導電部分３１ｂは、第２絶縁部分３０ｂ中に設けられ、Ｘ方向に延びている。
導電部２１および３１は、ソース電極５１およびゲートパッド５２と電気的に分離されており、これらの導電部の電位は、フローティングである。
本変形例に係る半導体装置１３０においても、半導体装置１００と同様に、電荷Ｑｒｒおよびｄｉｒ／ｄｔを減少させ、寄生ＮＰＮトランジスタが動作する可能性を低減させることが可能となる。
また、導電部２１および３１をソース電極５１およびゲートパッド５２と電気的に分離することで、ソース電極５１の容量およびゲートパッド５２の容量の増加を抑え、半導体装置のスイッチング速度の低下を抑制することができる。
なお、ここでは、半導体装置１００に対して導電部２１および３１を設けた場合について説明したが、本変形例はこれに限られない。例えば、半導体装置１１０または１２０の絶縁部２０中および絶縁部３０中に、導電部２１および３１が設けられていてもよい。
（第２実施形態）
図１６は、第２実施形態に係る半導体装置２００の一部を表す平面図である。
図１７は、図１６のＨ−Ｈ’断面図である。
なお、図１６では、ソース電極５１およびゲートパッド５２が破線で表され、絶縁層４５および各半導体領域が省略されている。
半導体装置２００は、ゲートパッド５２の下に設けられた絶縁部の構造が半導体装置１００と異なる。
図１６および図１７に表すように、半導体装置２００では、ゲートパッド５２の下に、絶縁部２２（第２絶縁部）、２４（第３絶縁部）、および２６が設けられている。絶縁部２２、２４、および２６は、それぞれ環状に設けられ、ｎ−形半導体領域１の一部を囲んでいる。絶縁部２４は、絶縁部２２の内側に設けられ、絶縁部２６は、絶縁部２４の内側に設けられている。
所定の方向に延びる複数の絶縁部をゲートパッド５２の下に設けた場合、絶縁部同士の隙間を通して、ゲートパッド５２下の領域とソース電極５１との間を正孔が移動する可能性がある。
これに対して、本実施形態に係る半導体装置２００のように、ゲートパッド５２の下に環状の絶縁部を設けることで、ゲートパッド５２下の領域とソース電極５１との間の正孔の移動をより一層抑制することが可能となる。このため、本実施形態によれば、第１実施形態に係る半導体装置に比べて、図８に表したｄｉｒ／ｄｔをより小さくし、寄生ＮＰＮトランジスタが動作する可能性をさらに低減することが可能である。
なお、ゲートパッド５２の下に設けられる環状の絶縁部の数は、図１６に表す例よりも少なくても良いし、多くても良い。絶縁部の数は任意であり、適宜変更することが可能である。
（第１変形例）
図１８は、第２実施形態の第１変形例に係る半導体装置２１０の一部を表す断面図である。
半導体装置２１０は、導電部２３、２５、および２７をさらに備える点で、半導体装置２００と異なる。
図１８に表すように、導電部２３、２５、および２７は、それぞれ、絶縁部２２、２４、および２６の中に設けられている。導電部２３、２５、および２７は、それぞれ環状に設けられており、ｎ−形半導体領域１の一部を囲んでいる。
導電部２３、２５、および２７は、ソース電極５１およびゲートパッド５２と電気的に分離されており、これらの導電部の電位は、フローティングである。
本変形例においても、半導体装置２００と同様に、電荷Ｑｒｒおよびｄｉｒ／ｄｔを減少させ、寄生ＮＰＮトランジスタが動作する可能性を低減することが可能である。
また、導電部２３、２５、および２７をソース電極５１およびゲートパッド５２と電気的に分離することで、ソース電極５１の容量およびゲートパッド５２の容量の増加を抑え、半導体装置のスイッチング速度の低下を抑制することができる。
（第２変形例）
図１９は、第２実施形態の第２変形例に係る半導体装置２２０の一部を表す断面図である。
半導体装置２２０は、絶縁部２２、２４、および２６の構造が半導体装置２００と異なる。
図１９に表すように、絶縁部２２の幅Ｗ２は、絶縁部２４の幅Ｗ３よりも広く、幅Ｗ３は、絶縁部２６の幅Ｗ４よりも広い。幅Ｗ２は、例えば、絶縁部１０の幅と同じか、それよりも広い。
絶縁部２２と２４との間の距離Ｄ２は、絶縁部２４と２６との間の距離Ｄ３よりも狭い。距離Ｄ３は、絶縁部１０同士の間の距離Ｄ１よりも狭い。また、絶縁部２２の下端の位置は、絶縁部２４の下端の位置よりも深く、絶縁部２４の下端の位置は、絶縁部２６の下端の位置よりも深い。絶縁部２６の下端の位置は、例えば、絶縁部１０の下端の位置と同じか、それよりも深い。
すなわち、絶縁部２２、２４、および２６は、外側に向かうほど、幅が広く、下端の位置が深くなっている。外側の絶縁部の幅を広く、下端の位置を深くすることで、半導体装置２００に比べて、ゲートパッド５２下の領域とソース電極５１との間の正孔の移動をより一層抑制し、ｄｉｒ／ｄｔを小さくすることが可能となる。このため、本変形例によれば、寄生ＮＰＮトランジスタが動作する可能性をさらに低減させることが可能となる。
なお、半導体装置２２０においても半導体装置２１０と同様に、絶縁部２２、２４、および２６中に、それぞれ、導電部２３、２５、および２７が設けられていてもよい。
以上で説明した各実施形態における、各半導体領域の間の不純物濃度の相対的な高低については、例えば、ＳＣＭ（走査型静電容量顕微鏡）を用いて確認することが可能である。なお、各半導体領域におけるキャリア濃度は、各半導体領域において活性化している不純物濃度と等しいものとみなすことができる。従って、各半導体領域の間のキャリア濃度の相対的な高低についても、ＳＣＭを用いて確認することができる。
また、各半導体領域における不純物濃度については、例えば、ＳＩＭＳ（二次イオン質量分析法）により測定することが可能である。
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。実施形態に含まれる、例えば、ｎ−形半導体領域１、ｐ形ベース領域２、ｎ＋形ソース領域３、ｐ＋形コンタクト領域４、ｎ＋形ドレイン領域５、絶縁部１０、フィールドプレート電極１１、ゲート電極１２、絶縁部２０、２２、２４、および２６、導電部２１、２３、２５、および２７、絶縁部３０、導電部３１、絶縁部４０、フィールドプレート電極４１、絶縁層４５、ドレイン電極５０、ソース電極５１、およびゲートパッド５２などの各要素の具体的な構成に関しては、当業者が公知の技術から適宜選択することが可能である。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。また、前述の各実施形態は、相互に組み合わせて実施することができる。
１００、１１０、１２０、１３０、２００、２１０、２２０ 半導体装置、 １ ｎ−形半導体領域、 ２ ｐ形ベース領域、 ３ ｎ＋形ソース領域、 ４ ｐ＋形コンタクト領域、 ５ ｎ＋形ドレイン領域、 １０、２０、２２、２４、２６、３０、４０ 絶縁部、 １１、４１Ａ、４１Ｂ フィールドプレート電極、 １２Ａ、１２Ｂ ゲート電極、 ２１、２３、２５、２７、３１ 導電部、 ４５ 絶縁層、 ５０ ドレイン電極、 ５１ ソース電極、 ５２ ゲートパッド

Claims (5)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に選択的に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域中および前記第２半導体領域中に第１絶縁部を介して設けられ、第１方向に延び、前記第１方向と交差する第２方向において複数設けられたゲート電極と、
    前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第１電極と、
    前記第１半導体領域中において前記複数のゲート電極と離間し、前記第２方向に延び、前記第１方向において複数設けられた第２絶縁部と、
    前記第１方向に延びる第１絶縁部分を有し、前記第１絶縁部分が前記第２方向において前記複数のゲート電極と前記複数の第２絶縁部との間に位置し、前記第１半導体領域中において前記複数のゲート電極および前記複数の第２絶縁部と離間した第３絶縁部と、
    前記複数の第２絶縁部および前記第３絶縁部の上に設けられ、前記複数のゲート電極と電気的に接続された第２電極と、
    を備えた半導体装置。
  2. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に選択的に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域中および前記第２半導体領域中に第１絶縁部を介して設けられ、第１方向に延び、前記第１方向と交差する第２方向において複数設けられたゲート電極と、
    前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第１電極と、
    前記第１半導体領域中において前記複数のゲート電極と離間し、前記第２方向に延び、前記第１方向において複数設けられた第２絶縁部と、
    前記第１方向に延びる第１絶縁部分および前記第２方向に延びる第２絶縁部分を有し、前記第１絶縁部分が前記第２方向において前記複数のゲート電極の一部と前記複数の第２絶縁部との間に位置し、前記第２絶縁部分が前記第１方向において前記複数のゲート電極の他の一部と前記複数の第２絶縁部との間に位置し、前記第１半導体領域中において前記複数のゲート電極および前記複数の第２絶縁部と離間した第３絶縁部と、
    前記複数の第２絶縁部および前記第３絶縁部の上に設けられ、前記複数のゲート電極と電気的に接続された第２電極と、
    を備えた半導体装置。
  3. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に選択的に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域中および前記第２半導体領域中に第１絶縁部を介して設けられ、第１方向に延びるゲート電極と、
    前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第１電極と、
    前記第１半導体領域中において前記ゲート電極と離間し、前記第１方向と交差する第２方向に延びる第２絶縁部と、
    前記第１方向に延びる第１絶縁部分を有し、前記第１絶縁部分が前記第２方向において前記ゲート電極と前記第２絶縁部との間に位置し、前記第１半導体領域中において前記ゲート電極および前記第２絶縁部と離間した第３絶縁部と、
    前記第２絶縁部および前記第３絶縁部の上に設けられ、前記ゲート電極と電気的に接続された第２電極と、
    前記第２絶縁部中に設けられ、前記第２方向に延び、前記第１電極および前記第２電極と電気的に分離された第１導電部と、
    前記第１絶縁部分中を前記第１方向に延びる第１導電部分を有し、前記第３絶縁部中に設けられ、前記第１電極および前記第２電極と電気的に分離された第２導電部と、
    を備えた半導体装置。
  4. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に選択的に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域中および前記第２半導体領域中に第１絶縁部を介して設けられ、第１方向に延び、前記第１方向と交差する第２方向において複数設けられたゲート電極と、
    前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第１電極と、
    前記第１半導体領域中において前記複数のゲート電極と離間し、前記第１方向に延び、前記第２方向において複数設けられた第２絶縁部と、
    前記第１方向に延びる第１絶縁部分と前記第２方向に延びる第２絶縁部分を有し、前記第１絶縁部分が前記第２方向において前記複数のゲート電極の一部と前記複数の第２絶縁部との間に位置し、前記第２絶縁部分が前記第１方向において前記複数のゲート電極の他の一部と前記複数の第２絶縁部との間に位置し、前記第１半導体領域中において前記複数のゲート電極および前記複数の第２絶縁部と離間した第３絶縁部と、
    前記複数の第２絶縁部および前記第３絶縁部の上に設けられ、前記複数のゲート電極と電気的に接続された第２電極と、
    を備えた半導体装置。
  5. 第１導電形の第１半導体領域と、
    前記第１半導体領域の上に選択的に設けられた第２導電形の第２半導体領域と、
    前記第２半導体領域の上に選択的に設けられた第１導電形の第３半導体領域と、
    前記第１半導体領域中および前記第２半導体領域中に第１絶縁部を介して設けられたゲート電極と、
    前記第３半導体領域の上に設けられ、前記第３半導体領域と電気的に接続された第１電極と、
    前記第１半導体領域中において前記ゲート電極と離間し、前記第１半導体領域の一部を囲む環状の第２絶縁部と、
    前記第２絶縁部の上に設けられ、前記ゲート電極と電気的に接続された第２電極と、
    前記第２絶縁部と離間して前記第１半導体領域中に設けられ、前記第２絶縁部の内側に位置し、前記第１半導体領域の一部を囲む環状の第３絶縁部と、
    前記第２絶縁部中に設けられ、前記第１電極および前記第２電極と電気的に分離された環状の第１導電部と、
    前記第３絶縁部中に設けられ、前記第１電極および前記第２電極と電気的に分離された環状の第２導電部と、
    を備えた半導体装置。
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