CN209344075U - 集成电路 - Google Patents

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Abstract

本实用新型的实施例涉及集成电路。半导体区域包括：隔离区域，该隔离区域界定出半导体区域的工作区。沟槽位于工作区中并且进一步延伸到隔离区域中。沟槽被通过隔离围闭件与工作区绝缘的导电中心部填充。覆盖区域被定位成至少覆盖已填充沟槽的第一部分，其中第一部分位于工作区中。介电层与已填充沟槽接触。金属硅化物层至少位于在已填充沟槽的第二部分的导电中心部上，其中第二部分未被覆盖区域覆盖。

Description

集成电路
技术领域
实施例和应用涉及集成电路，特别是占用集成电路的间隔并且可以例如，用作去耦电容器的填料电容器单元(或者“填料电容器”)。
背景技术
填料电容器单元通常尤其用于集成电路的逻辑部分中。如在图1(图1是集成电路的部分的俯视图)中示出的，集成电路的逻辑部分LG包括n型半导体阱NW和p型半导体阱PW的交替，其中，形成了通过互补技术(CMOS)制造的逻辑门。
由于架构，逻辑部分LG包括空的间隔，在这些空的间隔中没有形成逻辑门。此外，在这些空的间隔中形成填料电容器单元FC，以优化对逻辑部分的表面的使用。例如，使用填料电容器单元FC来补充位于逻辑部件LG的边缘处的去耦电容器DECAP，该去耦电容器DECAP的整体尺寸通常已经很大。
图2示出了包括沟槽20的填料电容器单元200的截面图，沟槽20被填充有由隔离围闭件22包围的导电材料21。沟槽20位于集成电路的逻辑部分LG的阱NW的工作区中。工作区是未被浅隔离沟槽STI覆盖的区域，并且通常旨在接纳集成电路的有源元件(诸如，晶体管)。
阱NW形成电容器的第一电极E1，旨在耦合至电源电压，并且填充沟槽20的导电材料21形成该电容器的第二电极E2，旨在耦合至参考电压。
衬底或者阱PW通常被连接至第二电极E2，与阱NW形成反向二极管以防止电容器200的两个电极E1、E2之间发生电流泄漏。使用沟槽20的这种类型的架构比第二电极覆盖阱NW的工作区的表面的传统架构提供了更好的表面电容。然而，硅化步骤(即，金属硅化物层的形成)是制造方法的基本部分，在工作区的暴露部分的表面上以及填充沟槽20的导电材料21的表面上产生金属硅化物的膜28。
虽然金属硅化物的膜28相对较厚(例如，8至10nm)，但是由于表面边缘效应，金属硅化物膜28使将阱NW和填充沟槽20的导电材料21分开的隔离围闭件22短路(29)。
短路29减少了表面电容，并且导致电容器200的两个电极E1、E2之间发生较高的电流泄漏。
因此，需要克服这些缺点以及提出一种尽可能减少电流泄漏的紧凑的填料电容器单元器件。
实用新型内容
为了解决以上技术问题，本实用新型提供一种集成电路。
根据一个方面，提供了一种集成电路，包括：第一半导体区域；隔离区域，隔离区域界定出第一半导体区域的工作区；至少一个沟槽，位于工作区中并且延伸到隔离区域中，沟槽由被包围在隔离围闭件中的导电中心部填充；覆盖区域，覆盖区域至少覆盖已填充沟槽的第一部分，已填充沟槽的第一部分位于工作区中，覆盖区域包括与已填充沟槽接触的至少一个介电层；金属硅化物层，金属硅化物层至少位于已填充沟槽的第二部分的中心部上，已填充沟槽的第二部分未被覆盖区域覆盖；第一半导体区域中的第一触点，第一触点形成填料电容器单元器件的第一电极；沟槽的第二部分的中心部的金属硅化物层上的第二触点，第二触点形成填料电容器单元器件的第二电极。
在一些实施例中，第一半导体区域是在半导体衬底内的半导体阱，以及其中填料电容器单元器件进一步包括被电连接至第二触点的衬底触点。
在一些实施例中，覆盖区域包括通过介电层与已填充沟槽绝缘的导电层，其中导电层被电连接至第二触点。
在一些实施例中，覆盖区域的介电层包括晶体管栅极氧化物层。
在一些实施例中，覆盖区域的介电层包括氧化硅-氮化物-氧化硅层的堆叠。
在一些实施例中，至少一个沟槽包括被布置为在工作区中彼此平行延伸的多个沟槽。
在一些实施例中，覆盖区域具有板的形状，覆盖区域覆盖工作区的整个上表面。
在一些实施例中，覆盖区域具有条带的形状，覆盖区域覆盖每个已填充沟槽，而不覆盖条带之间的工作区的部分。
在一些实施例中，金属硅化物层，金属硅化物层位于条带之间的工作区的表面上。
在一些实施例中，第一半导体区域位于包括逻辑门的电路域内。
在一些实施例中，电路域包括多个半导体阱，每个半导体阱包括第一半导体区域，以便提供位于逻辑门之间的对应的多个填料电容器单元器件。
在一些实施例中，逻辑门是电子设备的逻辑电路的部分，电子设备从由移动电话或者计算机组成的组选择。
本实用新型可以实现有益的技术效果。
附图说明
通过熟读对不按照任何方式进行限制的实施例和应用的详细描述以及附图，本实用新型的其它优点和特征将变得显而易见。
上面描述的图1和图2示出了常用的填料电容器单元的示例；
图3A至图3C示出了填料电容器单元的实施例的示例；
图4A至图4C示出了填料电容器单元的实施例的示例；
图5A至图5C示出了填料电容器单元的实施例的示例；
图6示出了电子设备的示例；
图7A至图7F示出了制造填料电容器单元的方法的步骤。
具体实施方式
图3A、图3B和图3C示出了填料电容器单元300的实施例的示例。
图3A是填料电容器单元300在图3B中的平面AA中的截面图，图3B是填料电容器单元300在图3A和图3C中的平面BB中的俯视图，而图3C是填料电容器单元300在图3B中的平面CC中的截面图。
图4A、图4B和图4C示出了填料电容器单元400的实施例的另一示例。
图4A是填料电容器单元400在图4B中的平面A’A’中的截面图，图4B是填料电容器单元400在图4A和图4C中的平面B’B’中的俯视图，而图4C是填料电容器单元400在图4B中的平面C’C’中的截面图。
图5A、图5B和图5C示出了填料电容器单元500的实施例的另一示例。
图5A是填料电容器单元500在图5B和图5C中的平面A’A’中的俯视图，图5B是填料电容器单元500在图5A中的平面B”B”中的截面图，而图5C是填料电容器单元500在图5A中的平面C”C”中的截面图。
例如，填料电容器单元300、400、500位于集成电路的逻辑部分的空的间隔中。集成电路的逻辑部分可以包括交替的一系列掺杂有第一类型的导电性NW(诸如，n型)的半导体阱和掺杂有与第一类型的导电性相反的第二类型的导电性(诸如，p型)的阱PW。具有第二类型的导电性的阱PW可以是衬底，但是在下文中，将用术语“阱”来表示。
可以以沿着逻辑部分的长度(沿方向X)延伸的条带的形式来布置阱NW和PW，并且阱NW和PW可以彼此横向交替(沿方向Y，垂直于方向X)。这使得能够以标准大小通过互补技术来制造逻辑单元。标准大小的逻辑单元的宽度(例如，等于1.26μm)与由横向相邻的阱NW和阱PW形成的对的宽度对应。
因此，制造在逻辑部分中的元件(包括下面详细描述的填料电容器单元300、400、500的实施例的示例)在方向X上具有1.26μm的占用面积，并且例如，在方向Y上具有以0.18μm的间隔发生变化的占用面积。所述占用面积限定标准的大小尺寸。
图3A、图3B和图3C示出了具有标准的大小尺寸的填料电容器单元300。
在第一半导体阱NW中，通过隔离区域的框架(诸如，局部氧化硅(LOCOS，“硅的局部氧化”的常用缩写))或者优选地，浅隔离沟槽STI)界定出工作区ACT(类似于晶体管的有源区)。
换句话说，工作区ACT与阱NW的未由浅隔离沟槽STI覆盖的部分对应。
电容器单元300包括至少一个沟槽30(在该示例中，存在三个沟槽)，该至少一个沟槽30容纳由隔离围闭件32包围的导电中心部31。
沟槽30中的每个沟槽至少部分地位于工作区ACT中，并且延伸到隔离区域STI中。在该示例中，沟槽30在位于工作区ACT的任意一侧上的隔离区域STI中从所述框架的一侧延伸至另一侧。沟槽30沿方向X纵向延伸。
沟槽30具有类似于垂直晶体管的掩埋栅极的结构的结构。例如，可以在与形成集成电路的另一部分的垂直晶体管一样的制造步骤期间有利地形成沟槽30。
例如，导电中心部31由多晶硅形成，并且隔离围闭件32是厚度为8至10nm的氧化硅。
填料电容器单元进一步包括覆盖区域35。
覆盖区域35包括放置在介电层37上的导电层36。导电层36可以由多晶硅形成，并且介电层37可以是厚度为1.5至2.5nm的氧化硅。介电层37还可以包括氧化物-氮化物-氧化硅层(ONO)的堆叠。关于减少泄漏电流，ONO类型的堆叠提供了更好的性能。
覆盖区域35的导电层36使得尤其可以增加电容器单元器件300的电容。这是因为：在并联电容性元件包括第一半导体区域NW的情况下，可以可选地并且在没有额外的消耗的情况下形成介电层37和导电层36。
覆盖区域35至少覆盖沟槽30的表面的第一部分pt1，因此形成保护在后续金属硅化物形成中的中心部31的掩膜，从而防止在阱NW与中心部31之间形成短路。
出于实际原因，将在下文中使用通用术语“硅化”来表示金属硅化物的形成。
在该示例中，覆盖区域35采取覆盖工作区ACT的整个表面的板的形式。
覆盖区域35至少与工作区ACT的定界对齐，覆盖区域35可能延伸超出工作区ACT的定界。
因此，沟槽30的表面的第一部分pt1与位于工作区ACT中的部分对应。
沟槽30还包括未由覆盖区域35覆盖的第二部分pt2。
第一部分pt1和第二部分pt2的接合不一定形成相应沟槽30的整体。
形成在暴露出来的半导体区域的表面上的金属硅化物38的膜由交叉影线表示。例如，金属硅化物38的这种膜的厚度可以为大约20至25nm。
因此，中心部31包括金属硅化物38的表面区域，该金属硅化物38由覆盖区域35界定，并且因此，位于与工作区ACT的框架相距距离39处。
金属硅化物38的该区域充当沟槽30的导电中心部31和覆盖区域35的导电层36的触点ctc。
位于具有第二类型的导电性PW的半导体区域的表面上的高掺杂区域P+充当所述半导体区域PW的触点ctc。
例如，填料电容器单元300的第二电极E2包括导电层36和具有第二类型的导电性PW的半导体区域的导电轨，该导电轨电连接中心部31的所述触点ctc。
位于具有第一类型的导电性NW的半导体区域的表面上的高掺杂区域N+，充当与包括在填料电容器单元300的第一电极E1中的导电轨的触点ctc。
包围沟槽30的导电中心部31的隔离围闭件32和覆盖区域35的介电层37共同形成电容器单元300的介电区域。
对于大约3.5μA/nF的泄漏电流，这种实施例可以具有每标准单元21fF的电容(即，电容器单元测得2.88μm×1.26μm)。
图4A、图4B和图4C示出了具有标准的大小尺寸的填料电容器单元400的实施例的另一示例。
在该示例中，在阱NW中通过隔离区域的框架(优选地，浅隔离沟槽STI)界定出工作区ACT(类似于晶体管的有源区域)。
电容器单元400包括至少一个沟槽40(在该示例中，存在三个沟槽)，该至少一个沟槽40容纳由隔离围闭件42包围的导电中心部41。
每个沟槽40至少部分地位于工作区ACT中，并且延伸到隔离区域STI中。在该示例中，沟槽从所述框架的一侧到另一侧沿方向X纵向延伸。
例如，导电中心部41由多晶硅形成，并且隔离围闭件42是厚度为8至10nm的氧化硅。
填料电容器单元进一步包括覆盖区域45。
覆盖区域45包括放置在介电层47上的导电层46。
导电层46可以由多晶硅形成，并且介电层47可以是厚度为1.5至2.5nm的氧化硅。介电层47还可以包括氧化物-氮化物-氧化硅层(ONO)的堆叠。关于减少泄漏电流，ONO类型的堆叠提供了更好的性能。
覆盖区域45的导电层46使得尤其可以增加电容器单元器件400的电容。这是因为：在并联电容性元件包括第一半导体区域NW的情况下，可以可选地并且在没有额外的消耗的情况下形成介电层47和导电层46。
覆盖区域45至少覆盖沟槽40的表面的第一部分pt1，因此形成保护后续金属硅化物的中心部41的掩膜，从而防止在阱NW与中心部41之间形成短路。
在该示例中，覆盖区域45采取被布置成分别面向各个沟槽40的条带的形式。
覆盖区域45在条带的长度的方向上至少与工作区ACT的定界对齐，覆盖区域45可能延伸超出工作区ACT的定界。
类似地，覆盖区域45在条带的宽度方向上至少与沟槽40的相应中心部41的定界(即，与隔离围闭件42的内部)对齐，覆盖区域45可能延伸超出中心部41的定界，例如，与隔离围闭件42的外部对齐。
因此，沟槽40的表面的第一部分pt1与位于工作区ACT中的部分对应。
沟槽40还包括未被覆盖区域45覆盖的第二部分pt2。
第一部分pt1和第二部分pt2的接合不一定形成整个相应的沟槽40。
形成在暴露出来的半导体区域的表面上的金属硅化物48的膜由交叉影线表示。
因此，所述沟槽40的第二部分pt2的中心部41包括金属硅化物48的表面区域，该金属硅化物48由覆盖区域45界定，并且因此，位于与工作区ACT的框架相距距离49处。
金属硅化物48的该区域充当沟槽40的导电中心部41和覆盖区域45的导电层46的触点ctc。
位于具有第二类型的导电性PW的半导体区域的表面上的高掺杂区域P+充当所述半导体区域PW的触点ctc。
例如，填料电容器单元400的第二电极E2包括导电层46和具有第二类型的导电性PW的半导体区域的导电轨，该导电轨电连接中心部41的所述触点ctc。
位于具有第一类型的导电性NW的半导体区域的表面上的高掺杂区域N+，充当与包括在填料电容器单元400的第一电极E1中的导电轨的触点ctc。
对于大约13nA/nF的泄漏电流，这种实施例可以具有每标准单元15fF的电容(即，电容器单元测得2.88μm×1.26μm)。图5A、图5B和图5C示出了具有标准的大小尺寸的填料电容器单元500的实施例的另一示例。在该示例中，在阱NW中通过隔离区域的框架(优选地，浅隔离沟槽STI)界定出工作区ACT(类似于晶体管的有源区域)。
电容器单元500包括至少一个沟槽50(在该示例中，存在七个沟槽)，该至少一个沟槽50容纳由隔离围闭件52包围的导电中心部51。
沟槽50中的每个沟槽至少部分地位于工作区ACT中，并且延伸到隔离区域STI中。在该示例中，沟槽从所述框架的一侧到另一侧沿方向Y横向延伸。
例如，导电中心部51由多晶硅形成，并且隔离围闭件52是厚度为8至10nm的氧化硅。
填料电容器单元进一步包括覆盖区域55。
覆盖区域55包括放置在介电层57上的导电层56。
导电层56可以由多晶硅形成，并且介电层57可以是厚度为1.5至2.5nm的氧化硅。介电层57还可以包括氧化物-氮化物-氧化硅层(ONO)的堆叠。关于减少泄漏电流，ONO类型的堆叠提供了更好的性能。
覆盖区域55的导电层56使得尤其可以增加电容器单元器件500的电容。这是因为：在并联电容性元件包括第一半导体区域NW的情况下，可以可选地并且在没有额外的消耗的情况下形成介电层57和导电层56。
覆盖区域55至少覆盖沟槽50的表面的第一部分pt1，因此形成保护后续金属硅化物的中心部51的掩膜，从而防止在阱NW与中心部51之间形成短路。
在该示例中，覆盖区域55采取覆盖工作区ACT的整个表面的板的形式。
覆盖区域55至少与工作区ACT的定界对齐，覆盖区域55可能延伸超出工作区ACT的定界。
因此，沟槽50的表面的第一部分pt1与位于工作区ACT中的部分对应。
沟槽50还包括未被覆盖区域55覆盖的第二部分pt2。
第一部分pt1和第二部分pt2的接合不一定形成相应沟槽50的整体。
形成在暴露出来的半导体区域的表面上的金属硅化物58的膜由交叉影线表示。
因此，所述沟槽50的第二部分pt2的中心部51包括金属硅化物58的表面区域，该金属硅化物58由覆盖区域55界定，并且因此，被位于与工作区ACT的框架相距距离59处。
金属硅化物58的该区域充当沟槽50的导电中心部51和覆盖区域55的导电层56的触点ctc。
位于具有第二类型的导电性PW的半导体区域的表面上的高掺杂区域P+充当所述半导体区域PW的触点ctc。
例如，填料电容器单元500的第二电极E2包括导电层56和具有第二类型的导电性PW的半导体区域的导电轨，该导电轨电连接中心部51的所述触点ctc。
位于具有第一类型的导电性NW的半导体区域的表面上的高掺杂区域N+，充当与包括在填料电容器单元500的第一电极E1中的导电轨的触点ctc。
对于为零的泄漏电流，这种实施例可以具有每标准单元15fF的电容(即，电容器单元测得2.88μm×1.26μm)。
图6示出了包括集成电路CI的电子设备APP(诸如，移动电话、车辆的车载计算机或者任何其它已知的设备)，该集成电路CI具有包括逻辑门的域LG。
集成电路CI的逻辑部分LG包括具有第一类型的导电性(例如，n型导电性)的一系列半导体阱NW和具有与第一类型的导电性相反的第二类型的导电性(例如，p型导电性)的半导体阱PW。具有第二类型的导电性的阱PW可以是衬底，但是在下文中，将用术语“阱”来表示。
阱NW和PW被布置成沿着逻辑部分的长度(沿方向X)延伸的条带，并且可以彼此横向交替(沿方向Y，垂直于方向X)。这使得能够以标准大小通过互补技术来制造逻辑单元。
标准大小的逻辑单元的宽度(例如，等于1.26μm)与由横向相邻的阱NW和阱PW形成的对的宽度对应。
逻辑部分LG由于其结构而包括留空的间隔(即，不包括逻辑单元的间隔)，在这间隔中，形成填料电容器单元FTC，诸如，上面参照图3至图5描述的填料电容器单元300、400、500。
例如，填料电容器单元FTC形成去耦电容器，该去耦电容器结合专用去耦电容器部件DECAP进行操作。
集成电路CI进一步包括其它功能部分BL1、BL2、BL3，诸如，在集成存储器电路CI的示例中，包括存储器计划、读取放大器和数据总线接口。
图7A至图7F示出了应用制造填料电容器单元的方法的示例的步骤的结果。该方法适用于在逻辑电路LG的空的间隔中制造填料电容器单元，包括具有第一类型的导电性(例如，n型导电性)的第一半导体区域NW，该第一半导体区域NW形成在具有与第一类型的导电性相反的第二类类型的导电性(例如，p型导电性)的半导体衬底PW中。
图7A示出了形成尤其在第一半导体区域NW中界定出工作区ACT的浅隔离沟槽STI的步骤的结果。工作区ACT与第一半导体区域NW的未被浅隔离沟槽STI覆盖的部分对应。因此，工作区ACT由隔离区域(在该示例中，为浅隔离沟槽STI)构成。
图7B示出了形成至少一个沟槽70的步骤的结果，该至少一个沟槽70容纳由隔离围闭件72包围的导电中心部71。所述至少一个沟槽70至少部分地形成在工作区ACT中。
形成所述至少一个沟槽70包括：各向异性蚀刻(诸如，反应离子蚀刻(通常缩写为RIE))，通过工艺(诸如，在如此蚀刻的沟槽的侧面上实施沉积或者生长)形成氧化物，形成隔离围闭件72，以及对导电材料进行镶嵌沉积以形成中心部71。
图7C和图7D示出了形成包括放置在介电层77上的导电层76的至少一个覆盖区域75的步骤的结果的示例。所述至少一个覆盖区域75完全覆盖所述至少一个沟槽70的位于工作区ACT中的第一部分(pt1)的表面。
例如，形成覆盖区75的介电层77包括：形成逻辑门晶体管栅极氧化物层，或者形成氧化物-氮化物-氧化硅层(ONO)的堆叠。关于减少泄漏电流，ONO类型的堆叠提供了更好的性能。
在图7C的示例中，执行形成所述至少一个覆盖区域75以便形成覆盖工作区ACT的整个表面的板。在图7D的示例中，执行形成所述至少一个覆盖区域75以便形成被布置成面向每个沟槽70的条带。
图7E和图7F示出了在分别关于图7C和图7D所描述的结构上形成所述至少一个覆盖区域75之后执行的硅化步骤的结果的示例。
将硅化78应用于正在制造的结构的半导体部分的表面上。
因此，该方法尤其包括：硅化78所述中心部71的第二部分(pt2)，这种硅化78由所述覆盖区域75界定。
在与工作区ACT相距距离79进行对硅化的这种定界以与用于防止尤其在沟槽70的导电中心部71与第一半导体区域NW之间发生短路的硬掩膜相同的方式进行操作。另一方面，本实用新型不限于这些实施例，而是包括这些实施例的所有变型；例如，已经通过示例的方式给出材料的数值和性质，并且此外，在不脱离本实用新型的范围的情况下，可以从一个实施例到另一实施例独立地组合上面描述的实施例的示例的各种布置(特别是沟槽和覆盖区域的布置)。
在实施例中，一种集成电路包括至少一个域，该至少一个域包括至少一个填料电容器单元器件，所述器件包括：第一半导体区域；隔离区域，该隔离区域界定出第一半导体区域的工作区；至少一个沟槽，该至少一个沟槽位于所述工作区中并且延伸到隔离区域中，沟槽具有由隔离围闭件包围的中心导电部；覆盖区域，该覆盖区域至少覆盖所述沟槽的第一部分，所述沟槽的第一部分是位于所述工作区中的部分，覆盖区域包括与所述沟槽接触的至少一个介电层；金属硅化物层，该金属硅化物层至少位于所述沟槽的第二部分的中心部上，所述沟槽的第二部分是未被覆盖区域覆盖的部分；第一半导体区域中的第一触点，该第一触点形成器件的第一电极；以及所述沟槽的第二部分的中心部的金属硅化物层上的第二触点。
因此，在覆盖区域覆盖中心部的情况下(至少在中心部的位于工作区中的部分上)，保护器件免于在工作区的表面金属硅化物层与中心部的表面金属硅化物层之间发生短路。
然而，中心部的未被覆盖区域覆盖的部分(即，位于隔离区域中的部分)可以接纳用于连接第二触点的金属硅化物层。根据一个实施例，其中集成电路包括衬底和容纳在该衬底中并且形成所述第一半导体区域的阱，该器件进一步包括：衬底触点，该衬底触点被电连接至第二触点。
根据一个实施例，覆盖区域包括：导电层，该导电层越过所述介电层并且被电连接至第二触点。
覆盖区域的这种导电层使得尤其可以增加电容器器件的电容。这是因为：在并联电容性元件包括第一半导体区域的情况下，可以在没有额外的消耗的情况下形成覆盖区域的介电层和覆盖区域的导电层。
根据一个实施例，覆盖区域的所述介电层包括晶体管栅极氧化物层。
根据一个实施例，覆盖区域的所述介电层包括氧化物-氮化物-氧化硅层的堆叠。
根据一个实施例，该器件包括工作区中的多个平行沟槽。
根据一个实施例，所述覆盖区域采取覆盖工作区的整个表面的板的形式。
根据一个实施例，该器件包括条带形式的多个覆盖区域，该多个覆盖区域被定位成分别面向各个沟槽。
例如，在该实施例中，金属硅化物层还可以位于所述条带之间的工作区的表面上。
根据一个实施例，所述域包括逻辑门。
根据一个实施例，所述域包括：衬底中的一系列阱；以及多个电容器单元器件，该多个电容器单元器件位于逻辑门之间。
还提出了一种电子设备(诸如，移动电话或者车辆的车载计算机)，该电子设备包括如上面定义的集成电路。根据另一方面，提出了一种用于在集成电路的域中制造至少一个填料电容器单元器件的方法，其包括：形成第一半导体区域；形成界定出第一半导体区域的工作区的隔离区域；形成位于所述工作区中并且延伸到隔离区域中的至少一个沟槽，其包括蚀刻至少一个沟槽；在所述沟槽的底部和侧面上形成隔离围闭件，以及形成覆盖区域，其包括形成被包围在所述隔离围闭件中的导电中心部；形成至少覆盖所述沟槽的第一部分的覆盖区域，所述沟槽的第一部分是位于所述工作区中的部分，其包括形成与所述沟槽接触的介电层；形成至少位于所述沟槽的第二部分的中心部上的金属硅化物层，所述沟槽的第二部分是未被覆盖区域覆盖的部分；在第一半导体区域中形成第一触点以形成器件的第一电极；以及在所述沟槽的第二部分的中心部的金属硅化物层上形成第二触点。
因此，在形成金属硅化物层时，在覆盖区域覆盖中心部的情况下(至少在中心部的位于工作区中的部分上)，保护器件免于在工作区的表面金属硅化物层与中心部的表面金属硅化物层之间发生短路。这是因为：形成金属硅化物膜通常影响硅元件的所有暴露部分。
然而，中心部的未被覆盖区域覆盖的部分(即，位于隔离区域中的一部分)可以接纳用于连接第二触点的金属硅化物层。
根据一个实施例，形成第一半导体区域包括在衬底中形成阱，该方法进一步包括形成被电连接至第二触点的衬底触点。
根据一个实施例，形成覆盖区域包括：形成越过所述介电层并且被电连接至第二触点的导电层。
根据一个实施例，形成覆盖区域的介电层包括：形成晶体管栅极氧化物层。
根据一个实施例，形成覆盖区域的介电层包括：形成氧化物-氮化物-氧化硅层的堆叠。
根据一个实施例，所述形成至少一个沟槽包括：形成位于所述工作区中并且延伸到隔离区域中的多个平行沟槽。
根据一个实施例，所述形成至少一个覆盖区域被配置为形成覆盖工作区的整个表面的板。
根据一个实施例，所述形成至少一个覆盖区域被配置为形成被布置成面向各个沟槽的条带。

Claims (12)

1.一种集成电路，其特征在于，包括：
第一半导体区域；
隔离区域，所述隔离区域界定出所述第一半导体区域的工作区；
至少一个沟槽，位于所述工作区中并且延伸到所述隔离区域中，所述沟槽由被包围在隔离围闭件中的导电中心部填充；
覆盖区域，所述覆盖区域至少覆盖所述已填充沟槽的第一部分，所述已填充沟槽的所述第一部分位于所述工作区中，所述覆盖区域包括与所述已填充沟槽接触的至少一个介电层；
金属硅化物层，所述金属硅化物层至少位于所述已填充沟槽的第二部分的所述中心部上，所述已填充沟槽的所述第二部分未被所述覆盖区域覆盖；
所述第一半导体区域中的第一触点，所述第一触点形成填料电容器单元器件的第一电极；
所述沟槽的所述第二部分的所述中心部的所述金属硅化物层上的第二触点，所述第二触点形成所述填料电容器单元器件的第二电极。
2.根据权利要求1所述的集成电路，其特征在于，所述第一半导体区域是在半导体衬底内的半导体阱，以及其中所述填料电容器单元器件进一步包括被电连接至所述第二触点的衬底触点。
3.根据权利要求1所述的集成电路，其特征在于，所述覆盖区域包括通过所述介电层与所述已填充沟槽绝缘的导电层，其中所述导电层被电连接至所述第二触点。
4.根据权利要求1所述的集成电路，其特征在于，所述覆盖区域的所述介电层包括晶体管栅极氧化物层。
5.根据权利要求1所述的集成电路，其特征在于，所述覆盖区域的所述介电层包括氧化硅-氮化物-氧化硅层的堆叠。
6.根据权利要求1所述的集成电路，其特征在于，所述至少一个沟槽包括被布置为在所述工作区中彼此平行延伸的多个沟槽。
7.根据权利要求1所述的集成电路，其特征在于，所述覆盖区域具有板的形状，所述覆盖区域覆盖所述工作区的整个上表面。
8.根据权利要求1所述的集成电路，其特征在于，所述覆盖区域具有条带的形状，所述覆盖区域覆盖每个已填充沟槽，而不覆盖条带之间的所述工作区的部分。
9.根据权利要求8所述的集成电路，其特征在于，进一步包括：金属硅化物层，所述金属硅化物层位于所述条带之间的所述工作区的表面上。
10.根据权利要求1所述的集成电路，其特征在于，所述第一半导体区域位于包括逻辑门的电路域内。
11.根据权利要求10所述的集成电路，其特征在于，所述电路域包括多个半导体阱，每个半导体阱包括所述第一半导体区域，以便提供位于逻辑门之间的对应的多个填料电容器单元器件。
12.根据权利要求10所述的集成电路，其特征在于，所述逻辑门是电子设备的逻辑电路的部分，所述电子设备从由移动电话或者计算机组成的组选择。
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