CN111769116A

CN111769116A - 半导体结构及其制备方法

Info

Publication number: CN111769116A
Application number: CN202010490260.7A
Authority: CN
Inventors: 张坤; 吴林春; 周文犀; 夏志良
Original assignee: Yangtze Memory Technologies Co Ltd
Current assignee: Yangtze Memory Technologies Co Ltd
Priority date: 2020-06-02
Filing date: 2020-06-02
Publication date: 2020-10-13
Anticipated expiration: 2040-06-02
Also published as: CN111769116B; CN113644076B; CN113644076A

Abstract

本发明提供一种半导体结构及其制备方法，制备方法包括：提供第一半导体衬底，形成接触牺牲层及栅极底层，形成沟道结构，形成栅极隔槽及具有底部开口的隔槽间隔层，去除接触牺牲层及功能结构层显露沟道层，形成掺杂半导体层。本发明的半导体结构及其制备方法，基于栅极隔槽去除接触牺牲层形成层间间隙，并基于层间间隙去除功能结构层以显露底部外延层，再沉积形成掺杂半导体层，同时实现了底部外延层的电性引出，降低了核心区的面积，从而可以在栅极隔槽中填充绝缘材料形成绝缘填充层，解决了在栅极隔槽中填充金属导电材料所导致的栅极字线与共源线之间的漏电问题，并解决二者之间形成寄生电容的问题。本发明还在器件结构制备中实现了焊盘的加倍。

Description

半导体结构及其制备方法

技术领域

本发明属于集成电路制造技术领域，特别是涉及一种半导体结构及其制备方法。

背景技术

随着平面型闪存存储器的发展，半导体的生产工艺取得了巨大的进步。但是最近几年，平面型闪存的发展遇到了各种挑战：物理极限、现有显影技术极限以及存储电子密度极限等。在此背景下，为解决平面闪存遇到的困难以及最求更低的单位存储单元的生产成本，各种不同的三维(3D)闪存存储器结构应运而生，例如，3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。然而，现有三维存储器结构中，往往存在器件核心区占用面积较大的问题，器件制备中栅极字线与共源线之间的漏电及寄生电容(WL-ACS Leakage and capacitor)等问题都难以有效解决，影响器件性能及制备。

因此，如何提供一种半导体结构及其制备方法以解决现有技术中的上述问题实属必要。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种半导体结构及其制备方法，用于解决现有技术中器件结构制备核心区占用面积较大、栅极字线与共源线之间存在漏电及寄生电容等问题。

为实现上述目的及其他相关目的，本发明提供一种半导体结构的制备方法，所述制备方法包括如下步骤：

提供第一半导体衬底；

于所述第一半导体衬底上形成叠层结构，所述叠层结构包括接触牺牲层及位于所述接触牺牲层上的栅极叠层，所述栅极叠层包括若干层交替堆叠的牺牲层和介质层；

于所述叠层结构中形成沟道结构，所述沟道结构包括沟道层和位于所述沟道层外侧的功能结构层，所述沟道结构贯穿所述叠层结构并延伸至所述第一半导体衬底中；

于所述栅极叠层中形成栅极隔槽，所述栅极隔槽显露所述接触牺牲层；

于所述栅极隔槽的侧壁及底部形成隔槽间隔层，且所述隔槽间隔层的底部形成有显露所述接触牺牲层的底部开口；

基于所述底部开口去除所述接触牺牲层，以于所述第一半导体衬底与所述栅极叠层之间形成层间间隙；

去除所述隔槽间隔层，并同时去除所述层间间隙显露的所述功能结构层，以显露与所述层间间隙所对应部分的所述沟道层；以及

于所述层间间隙中填充半导体材料形成覆盖显露的所述沟道层的掺杂半导体层。

可选地，形成掺杂半导体层后包括：

基于所述栅极隔槽去除所述牺牲层，并于所述牺牲层对应的位置形成栅极层；

于所述栅极隔槽中填充绝缘材料形成隔离结构。

可选地，所述沟道层包括底部和位于所述底部上方的侧部，所述底部的上表面凸出于所述接触牺牲层的上表面。

可选地，所述功能结构层的材料与所述隔槽间隔层的材料相同，采用湿法刻蚀的工艺去除所述隔槽间隔层并同时去除所述层间间隙显露的所述功能结构层。

可选地，形成所述叠层结构之前还包括：对所述第一半导体衬底进行离子注入形成第一阱区。

可选地，所述制备方法还包括：于所述第一半导体衬底远离所述掺杂材料层的一侧进行离子注入形成第二阱区。

可选地，所述叠层结构的端部形成有若干层台阶；所述制备方法还包括：

于所述第一半导体衬底和叠层结构上形成绝缘层

形成穿过所述绝缘层和所述台阶直至与所述掺杂半导体层接触的第二导电接触结构。

可选地，所述制备方法还包括：形成穿过所述绝缘层与所述栅极叠层中每一所述栅极层电连接的第一导电接触结构；于所述沟道结构上形成与所述沟道层电连接的第三导电接触结构。

可选地，所述第一半导体衬底包含相邻的核心区及外围区，所述制备方法还包括：于所述外围区上形成穿过所述绝缘层与所述第一半导体衬底接触的第四导电接触结构，所述叠层结构形成于所述核心区上并与所述第四导电接触结构间具有间距，其中，所述第四导电接触结构与所述第一导电接触结构、所述第二导电接触结构及所述第三导电接触结构基于同一工艺步骤制备。

可选地，所述制备方法还包括：

于所述第一半导体衬底远离所述叠层结构的一侧形成有绝缘层；

于所述绝缘层中形成第一引出焊盘结构，所述第一引出焊盘结构穿过所述绝缘层及所述第一半导体衬底与所述第四导电接触结构电连接。

可选地，还包括：

提供第二基底，所述第二基底包括第二半导体衬底、形成在所述第二半导体衬底上的绝缘介质层、形成在所述绝缘介质层中的功能器件以及形成在所述绝缘介质层上的金属接触端；所述第二基底通过所述金属接触端与所述第一半导体衬底上的功能结构电连接，并显露所述第一半导体衬底及所述第二半导体衬底的背面。

可选地，所述第二基底还包括穿过所述绝缘介质层与所述第二半导体衬底相接触的导电接触柱，所述制备方法还包括：

所述第二半导体衬底远离所述功能器件的一侧形成有隔离层；

于所述隔离层中制备第二引出焊盘结构，所述第二引出焊盘结构穿过所述隔离层及所述第二半导体衬底与所述导电接触柱电连接。

本发明还提供一种半导体结构，其中，所述半导体结构优选采用本发明提供的半导体结构的制备方法制备得到，当然，还可以通过其他方法制备，所述半导体结构包括：

第一半导体衬底；

叠层结构，包括掺杂半导体层和栅极叠层，所述掺杂半导体层位于第一半导体衬底和所述栅极叠层之间，所述栅极叠层包括若干层交替堆叠的栅极层和介质层；

穿过所述叠层结构的沟道结构，所述沟道结构包括沟道层和位于所述沟道层外侧的功能结构层，所述掺杂半导体层沿平行于所述第一半导体衬底的方向穿过所述功能结构层并与所述沟道层接触，所述掺杂半导体层作为源极。

可选地，还包括：穿过所述栅极叠层的隔离结构，所述隔离结构沿设定方向延伸以将所述栅极叠层分隔为若干部分，所述隔离结构的材料包括绝缘材料。

可选地，所述沟道层包括底部和位于所述底部上方的侧部，所述底部的上表面凸出于所述掺杂半导体层的上表面。

可选地，所述栅极层包括形成于所述介质层表面的栅介质结构及形成于所述栅介质结构表面的栅电极层。

可选地，所述第一半导体衬底具有第一阱区，所述第一阱区自所述半导体衬底靠近所述掺杂半导体层的一侧基于离子注入形成。

作为示例，所述第一半导体衬底中还形成有第二阱区，所述第二阱区自所述第一半导体衬底远离所述掺杂半导体层的一侧基于离子注入形成。

可选地，所述叠层结构的端部形成有若干层台阶；还包括：位于所述第一半导体衬底和叠层结构上的绝缘层；穿过所述绝缘层和所述台阶直至与所述掺杂半导体层接触的第二导电接触结构。

可选地，还包括：穿过所述绝缘层与所述栅极叠层中每一所述栅极层电连接的第一导电接触结构；所述沟道结构上形成有与所述沟道层电连接的第三导电接触结构。

可选地，所述第一半导体衬底包含相邻的核心区及外围区，所述外围区上形成有穿过所述绝缘层与所述第一半导体衬底接触的第四导电接触结构，所述叠层结构形成于所述核心区上并与所述第四导电接触结构间具有间距。

可选地，所述第一半导体衬底上形成有第一引出焊盘结构，所述第一半导体衬底远离所述叠层结构的一侧形成有绝缘层，所述第一引出焊盘结构穿过所述绝缘层及所述第一半导体衬底与所述第四导电接触结构电连接。

可选地，还包括第二基底，所述第二基底包括第二半导体衬底、形成在所述第二半导体衬底上的绝缘介质层、形成在所述绝缘介质层中的功能器件以及形成在所述绝缘介质层上的金属接触端；所述第二基底通过所述金属接触端与所述第一半导体衬底上的功能结构电连接，并显露所述第一半导体衬底及所述第二半导体衬底的背面。

可选地，所述第二基底中还形成有第二引出焊盘结构及导电接触柱，所述导电接触柱穿过所述绝缘介质层与所述第二半导体衬底相接触，所述第二半导体衬底远离所述功能器件的一侧形成有隔离层，所述第二引出焊盘结构穿过所述隔离层及所述第二半导体衬底与所述导电接触柱电连接。

如上所述，本发明的半导体结构及其制备方法，基于栅极隔槽去除接触牺牲层形成层间间隙，并基于层间间隙去除功能结构层以显露底部外延层，再沉积形成掺杂半导体层，同时实现了底部外延层的电性引出，降低了核心区的面积，从而可以在栅极隔槽中填充绝缘材料形成绝缘填充层，解决了在栅极隔槽中填充金属导电材料所导致的栅极字线与共源线之间的漏电问题，并解决二者之间形成寄生电容的问题。本发明还在器件结构制备中实现了焊盘的加倍。

附图说明

图1显示为本发明半导体结构制备的工艺流程图。

图2-27显示为本发明一示例的半导体结构制备的各步骤得到的结构的示意图。

图28显示为本发明另一示例得到的半导体结构的结构示意图。

元件标号说明

101 第一半导体衬底

1011 第一阱区

102 绝缘层

103 接触牺牲层

104 绝缘介质层

105、107、109、111、113 牺牲层

106、108、110、112、114 介质层

115 叠层结构

116 阻挡层

117 隔离层

118 第一绝缘介质层

119 第二绝缘介质层

120 沟道结构

121 功能结构层

122 阻挡层

123 电荷捕获层

124 遂穿层

125 侧部

126 底部

127 填孔绝缘层

128 导电接触柱

129 栅极隔槽

130 隔槽间隔层

131 第一间隔层

132 第二间隔层

133 第三间隔层

134 底部开口

135 层间间隙

136 掺杂半导体层

137、138、139、140、141 栅极结构层

142 台阶叠层结构

143 第一栅介质层

144 第二栅介质层

145 栅电极层

146 隔离结构

147 第二导电接触结构

148 第一导电接触结构

149 第三导电接触结构

150 第四导电接触结构

151 第二接触点

152 第一接触点

153 第三接触点

154 第四接触点

155 绝缘层

156 阵列晶圆衬底

157 绝缘层

158 刻蚀开口

159 第一引出层

160 第二引出层

161 第三引出层

162 导电盖层

163 第一引出焊盘结构

164 隔离层

200 第二基底

201 第二半导体衬底

202 功能器件

203 金属接触端

204 介质层

205 隔离层

206 第二引出焊盘结构

S1～S8 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。

在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。

需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，其组件布局型态也可能更为复杂。

如图1所示，本发明提供一种半导体结构的制备方法，所述制备方法包括如下步骤：

S1：提供第一半导体衬底；

S2：于所述第一半导体衬底上形成叠层结构，所述叠层结构包括接触牺牲层及位于所述接触牺牲层上的栅极叠层，所述栅极叠层包括若干层交替堆叠的牺牲层和介质层；

S3：于所述叠层结构中形成沟道结构，所述沟道结构包括沟道层和位于所述沟道层外侧的功能结构层，所述沟道结构贯穿所述叠层结构并延伸至所述第一半导体衬底中；

S4：于所述栅极叠层中形成栅极隔槽，所述栅极隔槽显露所述接触牺牲层；

S5：于所述栅极隔槽的侧壁及底部形成隔槽间隔层，且所述隔槽间隔层的底部形成有显露所述接触牺牲层的底部开口；

S6：基于所述底部开口去除所述接触牺牲层，以于所述第一半导体衬底与所述栅极叠层之间形成层间间隙；

S7：去除所述隔槽间隔层，并同时去除所述层间间隙显露的所述功能结构层，以显露与所述层间间隙所对应部分的所述沟道层；以及

S8：于所述层间间隙中填充半导体材料形成覆盖显露的所述沟道层的掺杂半导体层。

下面将结合附图详细说明本发明的半导体结构的制备方法。其中，本发明所提供的半导体结构的制备方法中并不以上述步骤顺序为限，可以依据本领域常识进行调整，本实施例仅提供一种本发明的半导体结构制备方法的一种示例。

首先，如图1中的S1及图2-3所示，进行步骤S1，提供第一半导体衬底101。其中，所述第一半导体衬底101可以包括硅衬底、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述第一半导体衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述第一半导体衬底101还可以为叠层结构，例如硅/锗硅叠层等，本实施例中，所述第一半导体衬底101包括单晶硅衬底。另外，所述第一半导体衬底101可以为进行离子掺杂后的衬底，可以进行P型掺杂，也可以进行N型掺杂，所述第一半导体衬底101中还可以形成有多个外围器件，如场效应晶体管、电容、电感和/或pn结二极管等。

如图3所示，作为示例，所述第一半导体衬底101包含相邻的核心区A及外围区B，以利于不同器件的制备，当然，所述第一半导体衬底101还可以具有其他一个或者多个功能区域，并不以此为限。

在另一示例中，所述第一半导体衬底101中还形成有通过离子注入形成的第一阱区1011。在一示例中，提供一种形成所述第一阱区1011的方法，即如图2所示，先提供所述第一半导体衬底101，接着，如图3所示再通过离子注入(IMP)的方式形成所述第一阱区1011，所述第一阱区1011的掺杂类型可以依据实际需求选择，本实施例中，所述第一阱区1011为N型掺杂。在一示例中，所述第一阱区1011形成在所述第一半导体衬底100的整个上部，如图3所示，即自所述第一半导体衬底101的上表面进行离子注入，形成一定厚度的第一阱区1011，厚度依据实际需求及后续工艺进行设定。另外，在一示例中，形成所述第一阱区1011之后还在所述第一半导体衬底101的上表面形成绝缘层102，其材料包括但不限于氧化硅。在一示例中，所述绝缘层102覆盖在所述第一阱区1011的表面。

接着，如图1中的S2及图4所示，进行步骤S2，于所述第一半导体衬底101上形成叠层结构，所述叠层结构包括接触牺牲层103及位于所述接触牺牲层103上的栅极叠层115，所述栅极叠层115包括若干层交替堆叠的牺牲层105、107、109、111、113和介质层106、108、110、112、114。在一示例中，所述叠层结构形成于所述半导体衬底的核心区A上方。

在一示例中，如图4所示，还包括在所述接触牺牲层103上形成一层绝缘介质层104的步骤，可以在腐蚀掉所述叠层结构115中的所述牺牲层的过程中保护所述接触牺牲层103，所述绝缘介质层104的材料包括但不限于氧化硅。另外，形成所述叠层结构115后还包括形成阻挡层116以及隔离层117的步骤，所述阻挡层116形成于所述叠层结构115的侧壁表面，所述隔离层117形成于所述阻挡层116表面，在一示例中，所述叠层结构115为台阶堆叠结构，参见图4的结构所示，此时，所述阻挡层116覆盖所述叠层结构115的各个台阶面。所述隔离层117包括氧化硅、氮化硅等，所述阻挡层116的材料包括但不限于氮化硅，所述阻挡层116可以采用ALD(原子层沉积)工艺制备，从而可以提高形成台阶结构的阶梯覆盖率。

具体的，所台栅极叠层中的所述介质层包括但不限于二氧化硅层，所述栅极叠层中的所述牺牲层包括但不限于氮化硅层，可选地，所述介质层与所述牺牲层在同一刻蚀/腐蚀工艺中具有一定的选择比，以确保在去除所述牺牲层时所述介质层几乎不被去除。其中，可以采用物理气相沉积(Physical Vapor Deposition，PVD)工艺、化学气相沉积(ChemicalVapor Deposition，CVD)工艺或原子层沉积(Atomic Layer Deposition，ALD)等工艺形成栅极叠层。另外，所述栅极叠层可以是由堆叠的叠层结构刻蚀形成，所述叠层结构可以包括由依次交替叠置的所述介质层及所述牺牲层，在一示例中，所述叠层结构的底层及顶层均为所述介质层。在另一示例中，所述栅极叠层为台阶结构，此时对应的所述叠层结构115为台阶堆叠结构，其中，所述栅极叠层中相邻的所述介质层及所述牺牲层构成一个叠层单元，一个所述叠层单元形成一个台阶面，从而所述栅极叠层包括若干个叠层单元，对应形成若干个台阶面，可选地，各所述介质层作为各个台阶面的表面。所述栅极叠层中的所述介质层及所述牺牲层的层数可以包括32层、64层、96层或128层等等，具体的，所述栅极叠层中的所述介质层及所述牺牲层的层数及厚度可以根据实际需要进行设定，此处不做限定。

接着，如图5所示，进行步骤S3，于所述叠层结构中形成沟道结构120，所述沟道结构120包括沟道层和位于所述沟道层外侧的功能结构层121，所述沟道结构120贯穿所述叠层结构并延伸至所述第一半导体衬底100中。在一示例中，所述沟道层包括底部126和位于所述底部126上方的侧部125，所述底部126的上表面凸出于所述接触牺牲层103的上表面，以使得所述底部126的上表面高于后续在所述接触牺牲层103的位置形成的掺杂半导体层。在一可选示例中，当所述第一半导体衬底101中还形成有通过离子注入形成的第一阱区1011时，所述沟道结构120延伸至所述第一阱区1011中，可选地，所述沟道结构120的下表面高于所述第一阱区1011的下表面且低于所述第一阱区1011的上表面。

其中，所述沟道层作为电性导通信道，所述功能结构层121作为存储从沟道层注入的电荷的数据存储层，在一示例中，所述功能结构层121包括阻挡层122、电荷捕获层123及隧穿层124，其中，所述阻挡层122位于器件沟道结构的沟道孔的侧壁表面，所述电荷捕获层123位于所述阻挡层122的表面，所述隧穿层124位于所述电荷捕获层123的表面，所述沟道层位于所述隧穿层124的表面。所述阻挡层122的材质包括但不限于二氧化硅，所述电荷捕获层123的材质包括但不限氮化硅，所述隧穿层124的材质包括但不限于二氧化硅，所述沟道层125的材质包括但不限于多晶硅，如可以是p型掺杂的多晶硅。

另外，所述沟道结构120的所述沟道层表面还可以填充有填孔绝缘层127，可选地，所述填孔绝缘层127中还形成有间隙腔，可以缓解应力。在其他示例中，所述沟道结构120的顶部还形成有将其电性引出的导电接触柱128。在其他示例中，所述叠层结构115上还形成有第一绝缘介质层118和第二绝缘介质层119，以利于进行器件结构的保护以及电性连接，在一示例中，所述第一绝缘介质层118的材料为氮化硅，所述第二绝缘介质层119的材料为氧化硅，但并不局限于此。

接着，如图1中的S4及图6所示，进行步骤S4，于所述栅极叠层中形成栅极隔槽129，所述栅极隔槽129显露所述接触牺牲层103。所述栅极隔槽129可以用于腐蚀所述叠层结构115中的牺牲层，还可以用于将多个存储单元划分成存储块(block)，可以采用光刻刻蚀的工艺形成所述栅极隔槽。在一示例中，所述栅极隔槽形成于所述核心区A，所述栅极隔槽129的数量以及与所述沟道结构120之间数量及位置关系依据实际设定。另外，本发明所述栅极隔槽显露所述接触牺牲层103，以基于所述栅极隔槽129腐蚀所述接触牺牲层103。

接着，如图1中的S5及图7-8所示，进行步骤S5，于所述栅极隔槽129的侧壁及底部形成隔槽间隔层130，且所述隔槽间隔层130的底部形成有显露所述接触牺牲层103的底部开口134。其中，可以采用沉积工艺形成所述隔槽间隔层130，在一示例中，所述隔槽间隔层130自所述栅极隔槽129的侧壁向中心依次包括第一间隔层131、第二间隔层132以及第三间隔层133，其中，所述第一间隔层131的材料包括但不限于氮化硅，所述第二间隔层132的材料包括但不限于氧化硅，所述第三间隔层133的材料包括但不限于氮化硅。

在一示例中，可以是现在所述栅极隔槽129的侧壁及其周围的材料层上依次进行沉积，如图7所示，再去除所述栅极隔槽129周围的材料层上部分所述隔槽间隔层130，同时去除位于所述栅极隔槽129底部的所述隔槽间隔层130以形成所述底部开口134，如图8所示。

接着，如图1中的S6及图9-10所示，进行步骤S6，基于所述底部开口134去除所述接触牺牲层103，以于所述第一半导体衬底101与所述栅极叠层之间形成层间间隙135，在一示例中，所述接触牺牲层103的材料为多晶硅，但不限于此，可以采用湿法腐蚀的工艺去除所述接触牺牲层103，当然，也可以采用其他方式去除所述接触牺牲层103形成所述层间间隙135。其中，当所述第一半导体衬底101与所述栅极叠层之间还存在其他材料层时，所述层间间隙135的形成不受影响。在一示例中，当所述第一半导体衬底101上表面还形成有其他材料层时，在去除所述接触牺牲层103的过程中还去除该材料层，如图10所示，当形成有所述绝缘层102时，还包括去除所述绝缘层的步骤，所述第一半导体衬底101的上表面被显露。

接着，如图1中的S7及图11所示，进行步骤S7，去除所述隔槽间隔层130，并同时去除所述层间间隙135显露的所述功能结构层121，以显露与所述层间间隙135所对应的部分所述沟道层，在一示例中，去除该部分所述功能结构层121时，显露的是所述沟道层的所述底部126。通过这一步骤，所述沟道层的所述底部126的外表面部分显露，从而可以基于这一部分所述沟道层实现其电性连接。

作为示例，所述功能结构层121的材料与所述隔槽间隔层130的材料相同，这里的相同可以是一一对应，即所述包括的材料层的层数，每一材料层的种类以及各层的厚度均相同，另外，还可以是指所述功能结构层所包括的材料层的种类与所述隔槽间隔层所包括的材料层的种类相同，厚度可以不限制，保证所述层间间隙显露的所述功能结构层被去除所述沟道层的所述底部被显露即可。在一示例中，采用湿法刻蚀的工艺去除所述隔槽间隔层130并同时去除所述层间间隙135显露的所述功能结构层121，即在显露所述沟道层的所述底部126的过程中去除了所述隔槽间隔层130，可以省去使用干法刻蚀去除所述隔槽间隔层130的步骤，缓解了高的深宽比中干法刻蚀所存在的缺陷。上述各材料层的去除中可以依据所述功能结构层121及所述隔槽间隔层130的实际种类厚度等选择合适的湿法腐蚀液，并设计合适的湿法腐蚀条件。在本实施例中，如图12所示，在去除所述功能结构层121的同时还保留了所述第一间隔层131。其中，基于本发明的形成方式，可以省去栅极隔槽侧壁材料层的底部去除工艺，可以节省栅极隔槽底部材料层的去除工艺。

最后，如图1中的S8及图12所示，进行步骤S8，于所述层间间隙135中填充半导体材料形成覆盖显露的所述沟道层的掺杂半导体层136。所述掺杂半导体层136一方面与所述沟道层的所述底部126显露在所述层间间隙135中的部分进行电连接，实现所述掺杂半导体层136与所述沟道层的电连接，进行电性引出，无需单独在制备引出结构，另一方面，所述掺杂半导体层136可以以进行掺杂构成器件阱区，如形成N阱，无需再在所述栅极隔槽129下方的衬底内形成掺杂源区，另外，在一示例中，所述掺杂半导体层136还可以与所述第一阱区1011配合进行设计，实现需要的功能。本发明的方案可以节约核心区的面积，如降低1.5％，减小器件尺寸。在一示例中，所述掺杂半导体层136的材料包括但不限于掺杂的多晶硅。采用本发明的方案，可以将掺杂半导体层136移至所述第一半导体衬底101与所述叠层结构115之间，同时，本发明的掺杂半导体层136与所述沟道层的所述底部126相接触电连接可以进行电性引出，本发明节约了核心区的面积，减小器件尺寸。

作为示例，如图13-15所示，所述半导体结构的制备方法还包括步骤：

首先，如图13-14所示，基于所述栅极隔槽129去除所述牺牲层105、107、109、111、113，并于所述牺牲层105、107、109、111、113对应的位置形成栅极结构层137、138、139、140、141，得到台阶叠层结构142。在一示例中，如图14所示，所述栅极结构层包括形成于所述介质层表面的栅介质结构及形成于所述栅介质结构表面的栅电极层145，可选地，所述栅介质结构包括第一栅介质层143及第二栅介质层144，其中，所述第一栅介质层143的材料包括但不限于高K介质层，所述第二栅介质层144的材料包括但不限于TiN，所述栅电极层145的材料包括但不限于W。另外，形成的所述栅极结构层还填充于所述栅极隔槽129中，在形成所述栅极结构层之后还包括去除所述栅极隔槽内的所述栅极结构层的材料的步骤，其中，可以采用刻蚀工艺去除这一部分材料层，得到图14所示的结构。

接着，如图15所示，于所述栅极隔槽129中填充绝缘材料形成隔离结构146。所述隔离结构146的材料包括但不限于氧化硅。采用本发明的方案，所述沟道层的所述底部126通过所述掺杂半导体层136可以进行电性引出，从而可以在所述栅极隔槽129中填充绝缘材料形成隔离结构146，本发明可以解决栅极结构与共源线之间漏电的问题，同时，由于填充的是绝缘材料，二者之间也不存在电容，提高器件性能。另外，还可以通过所述隔离结构146缓解器件应力。

另外，所述栅极结构层中的所述栅介质结构(如所述第一栅介质层143)还可以形成在所述栅极隔槽129周围的材料层上，在一示例中，还包括去除这一部分材料层仅保留栅极隔槽129的侧壁和底部上的所述第一栅介质层143的步骤。

作为示例，如图16所示，所述叠层结构115的端部形成有若干层台阶，即，所述叠层结构115为台阶堆叠结构，本领域技术人员可以理解的是，此处的叠层结构115中的栅极叠层中的牺牲层已被栅极结构层取代，其中，所述栅极叠层中相邻的所述介质层及所述栅极结构层构成一个叠层单元，一个所述叠层单元形成一个台阶面，从而所述栅极叠层包括若干个叠层单元，对应形成若干个台阶，可选地，各所述介质层作为各个台阶面的表面。所述制备方法还包括：于所述第一半导体衬底101和叠层结构115上形成绝缘层，所述绝缘层可以在前述示例中提到的所述隔离层117，形成穿过所述绝缘层和所述台阶直至与所述掺杂半导体层103接触的第二导电接触结构147。

作为示例，所述半导体结构的制备方法还包括步骤：于所述叠层结构115中的每一台阶上形成与每一台阶中导电层(如所述栅极结构层)电连接的第一导电接触结构148，于所述沟道结构120上形成与所述沟道层电连接的第三导电接触结构149。

作为示例，所述半导体结构的制备方法还包括步骤：于所述第一半导体衬底101的所述外围区B上制备穿过所述绝缘层与所述第一半导体衬底101接触的第四导电接触结构150，其中，所述叠层结构形成于所述核心区A上并与所述第四导电接触结构150间具有间距。在一示例中，所述第四导电接触结构150与所述第一导电接触结构148、所述第二导电接触结构147及所述第三导电接触结构149基于同一工艺步骤制备。

在一示例中，如图17所示，还包括步骤：于各导电接触结构顶部形成绝缘层155，对应所述第一导电接触结构148形成第一接触点152，对应所述第二导电接触结构147形成第二接触点151，对应所述第三导电接触结构149形成第三接触点153，对应所述第四导电接触结构150上制备第四接触点154的步骤，较佳地，各接触点基于同一工艺制备。另外，在一示例中，各接触点贯穿形成于所述绝缘层155中，如图17所示，其中，各接触点在后道工序(BEOL)中制备，其可以采用本领域常用的技术手段制备得到。在一示例中，各导电接触结构的上表面相平齐，在另一示例中，各导电结构呈柱状，可以是圆形柱或者方形柱，可选地，各导电结构包括位于中心的导电层，如W层，以及位于外围的过渡层，如TiN层。进一步，对应各导电接触结构的各接触点上下表面相平齐。

作为示例，所述半导体结构的制备方法还包括步骤：于所述第一半导体衬底101远离所述掺杂半导体层136的一侧进行离子注入以形成第二阱区(图中未示出)。其中，所述第二阱区形成在所述第一半导体衬底101中，所述第二阱区的位置可以依据实际需求进行设计，在一示例中，所述第二阱区与所述第一阱区1011上下相邻设置，当然，二者可以相重合，在进一步可选示例中，形成所述第二阱区、所述第一阱区1011及所述掺杂半导体层136依次相邻设置的结构，以基于不同的制备工序满足器件的结构需求。在一优选示例中，所述第二阱区的注入与所述第一阱区1011相重合，作为第一次形成的第一阱区的补充，满足器件需求。

作为示例，如图18所示，所述半导体结构的制备方法还包括：

提供第二基底200，所述第二基底200包括第二半导体衬底201、形成在所述第二半导体衬底201上的绝缘介质层204、形成在所述绝缘介质层204中的功能器件202以及形成在所述绝缘介质层204上的金属接触端203。其中，所述第二基底可以为CMOS晶圆，其上可以制备有若干功能器件202，功能器件202的种类及数量可以依据实际需求设计，可用作存储器的不同功能器件，如缓存器、放大器、译码器等。所述第二基底200通过所述金属接触端203与所述第一半导体衬底101上的功能结构电连接，具体可以依据实际需求进行连接布局，并显露所述第一半导体衬底101及所述第二半导体衬底201的背面，形成图18的键合结构。

其中，将所述第一半导体衬底及其上形成各个器件后得到的结构进行倒置，并将所述第二基底200与所述第一半导体衬底上的器件进行键合，键合后显露所述第一半导体衬底101及所述第二半导体衬底201的背面，且所述第二基底200的所述金属接触端203与所述第一半导体上的电连接部件进行电连接，例如，与各导电接触结构上的接触点电连接。该步骤中，将所述第二基底与本发明的形成有功能器件层的所述第一半导体衬底进行键合，在一示例中，将CMOS晶圆(外围电路晶圆，所述第二基底)与Array晶圆(阵列晶圆，所述第一半导体衬底及上方的功能器件)进行键合，例如，可以是电介质层与电介质层之间的直接接触式键合，当然，也可以采用其他键合方式，通过键合可以依据实际需求实现第二基底上的部件与第一半导体衬底及上方的功能器件之间的电连接。

另外，在一示例中，如图19所述，还可以依据实际对所述第一半导体衬底101进行背面减薄，形成阵列晶圆衬底156，减薄的厚度可以依据实际设计，在一示例中，可以减薄至所述第一阱区1011的位置。

在一示例中，如图20-27所示，可以在所述第四导电接触结构150上制备第一引出焊盘结构，所述半导体结构的制备方法还包括步骤：

首先，如图20所示，于所述第一半导体衬底101远离所述叠层结构115的一侧形成绝缘层157，所述绝缘层157的材料包括但不限于氧化硅；

接着，如图21所示，刻蚀所述绝缘层157及所述第一半导体衬底101形成显露所述第四导电接触结构150的刻蚀开口158；在一示例中，所述第四导电接触结构150延伸至所述第一阱区1011中，该步骤中，刻蚀至所述第一阱区中，以显露所述第四导电接触结构的底部；

最后，如图22-27所示，于所述刻蚀开口158中形成与所述第四导电接触结构150电连接的第一引出焊盘结构，在一示例中，提供一种所述第一引出焊盘结构的制备工艺：

其中，如图22所示，先于所述刻蚀开口158的底部、侧壁及其周围的材料层上形成第一引出层159，其材料包括但不限于Ti，接着，如图23所示，将所述刻蚀开口158周围的材料层上的部分所述第一引出层159去除，保留位于底部及侧壁的部分；然后，如图24所示，于所述第一引出层159的内表面形成第二引出层160并于所述第二引出层160表面填充第三引出层161，所述第三引出层161填充满所述刻蚀开口，其中，所述第二引出层160的材料包括但不限于TiN，所述第三引出层161的材料包括但不限于W；接着，如图25所示，将所述刻蚀开口158周围的材料层上的部分所述第一引出层159去除，保留位于底部及侧壁的部分的所述第二引出层160及所述第三引出层161，得到由所述第一引出层159、所述第二引出层160以及所述第三引出层161构成的填充部；接着，如图26所示，于形成有所述填充部的结构上形成导电盖层162，其材料包括但不限于Al；最后，如图27所示，刻蚀所述导电该层162，使其单独覆盖在每一个所述填充部上，可以采用光刻刻蚀的工艺进行，所述填充部及其上的所述导电该层构成每一个第一引出焊盘结构163，可选地，还在所述导电盖层162的周围制备隔离层164，所述隔离层164的材料包括但不限于氮化硅。

作为示例，如图28所示，所述半导体结构的制备方法还包括步骤：于所述第二基底200中制备第二引出焊盘结构206，所述第二引出焊盘结构206的位置与所述第一半导体衬底101的所述外围区B相对应，其中，还可以包括位于其周围的隔离层205。其中，所述第二引出焊盘结构206的制备方法及得到的结构可以参考所述第一引出焊盘结构163的制备，当然，也可以是直接在导电接触柱上制备金属导电覆盖层形成图28所示的结构，并不以此为限，可以有效实现电性引出即可。通过上述方式，本发明可以在第一半导体衬底(如阵列晶圆)上制备第一引出焊盘结构结构163，还可以在第二基底200(如外围电路晶圆)上制备第二引出焊盘结构206，当然，也可以同时在两个晶圆上分别制备引出焊盘结构，从而可以实现双倍增加引出焊盘，有利于实现器件的电性引出，有利于节约空间成本。

另外，如图27及图28所示，参见图1-26所示，本发明还提供一种半导体结构，其中，所述半导体结构优选采用本发明的半导体结构的制备方法制备得到，当然，也可以采用其他方法制备得到，其中，本实施例中所述半导体结构的各材料层的特征可以参考本实施例中所述半导体结构的制备方法中的描述，在此不再赘述。所述半导体结构包括：

第一半导体衬底101；

叠层结构115，包括掺杂半导体层136和栅极叠层，所述掺杂半导体层136位于第一半导体衬底101和所述栅极叠层之间，所述栅极叠层包括若干层交替堆叠的栅极结构层137、138、139、140、141和介质层106、108、110、112、114；

穿过所述叠层结构115的沟道结构120，所述沟道结构包括沟道层和位于所述沟道层外侧的功能结构层121，所述掺杂半导体层136沿平行于所述第一半导体衬底101的方向穿过所述功能结构层121并与所述沟道层接触，所述掺杂半导体层作为源极。

作为示例，所述半导体结构还包括：穿过所述栅极叠层的隔离结构146，所述隔离结构沿设定方向延伸以将所述栅极叠层分隔为若干部分，所述隔离结构146的材料包括绝缘材料。

作为示例，所述沟道层包括底部126和位于所述底部上方的侧部125，所述底部126的上表面凸出于所述掺杂半导体层136的上表面。

作为示例，所述栅极结构层137、138、139、140、141包括形成于所述介质层表面的栅介质结构及形成于所述栅介质结构表面的栅电极层145。

作为示例，所述第一半导体衬底101具有第一阱区1011，所述第一阱区1011自所述半导体衬底101靠近所述掺杂半导体层136的一侧基于离子注入形成。

作为示例，所述第一半导体衬底中还形成有第二阱区(图中未示出)，所述第二阱区自所述第一半导体衬底101远离所述掺杂半导体层136的一侧基于离子注入形成。

作为示例，所述叠层结构115的端部形成有若干层台阶；还包括：位于所述第一半导体衬底101和叠层结构115上的绝缘层；穿过所述绝缘层和所述台阶直至与所述掺杂半导体层136接触的第二导电接触结构147。

作为示例，还包括：穿过所述绝缘层与所述栅极叠层中每一所述栅极层电连接的第一导电接触结构148；所述沟道结构上形成有与所述沟道层电连接的第三导电接触结构149。

作为示例，所述第一半导体衬底包含相邻的核心区A及外围区B，所述外围区B上形成有穿过所述绝缘层与所述第一半导体衬底接触的第四导电接触结构150，所述叠层结构115形成于所述核心区A上并与所述第四导电接触结构150间具有间距。

作为示例，所述第一半导体衬底101上形成有第一引出焊盘结构163，所述第一半导体衬底远离所述叠层结构的一侧形成有绝缘层157，所述第一引出焊盘结构163穿过所述绝缘层157及所述第一半导体衬底101与所述第四导电接触结构150电连接。

作为示例，还包括第二基底200，所述第二基底200包括第二半导体衬底201、形成在所述第二半导体衬底上的绝缘介质层204、形成在所述绝缘介质层中的功能器件202以及形成在所述绝缘介质层上的金属接触端203；所述第二基底200通过所述金属接触端与所述第一半导体衬底上的功能结构电连接，并显露所述第一半导体衬底及所述第二半导体衬底的背面。

作为示例，所述第二基底中还形成有第二引出焊盘结构206及导电接触柱，所述导电接触柱穿过所述绝缘介质层204与所述第二半导体衬底201相接触，所述第二半导体衬底201远离所述功能器件的一侧形成有隔离层205，所述第二引出焊盘结构206穿过所述隔离层205及所述第二半导体衬底201与所述导电接触柱电连接。

综上所述，本发明的半导体结构及其制备方法，基于栅极隔槽去除接触牺牲层形成层间间隙，并基于层间间隙去除功能结构层以显露底部外延层，再沉积形成掺杂半导体层，同时实现了底部外延层的电性引出，降低了核心区的面积，从而可以在栅极隔槽中填充绝缘材料形成绝缘填充层，解决了在栅极隔槽中填充金属导电材料所导致的栅极字线与共源线之间的漏电问题，并解决二者之间形成寄生电容的问题。本发明还在器件结构制备中实现了焊盘的加倍。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种半导体结构的制备方法，其特征在于，所述制备方法包括如下步骤：

提供第一半导体衬底；

2.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成掺杂半导体层后包括：

于所述栅极隔槽中填充绝缘材料形成隔离结构。

3.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述沟道层包括底部和位于所述底部上方的侧部，所述底部的上表面凸出于所述接触牺牲层的上表面。

4.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述功能结构层的材料与所述隔槽间隔层的材料相同，采用湿法刻蚀的工艺去除所述隔槽间隔层并同时去除所述层间间隙显露的所述功能结构层。

5.根据权利要求1所述的半导体结构的制备方法，其特征在于，形成所述叠层结构之前还包括：对所述第一半导体衬底进行离子注入形成第一阱区；和/或，所述制备方法还包括：于所述第一半导体衬底远离所述掺杂材料层的一侧进行离子注入形成第二阱区。

6.根据权利要求1所述的半导体结构的制备方法，其特征在于，所述叠层结构的端部形成有若干层台阶；所述制备方法还包括：

于所述第一半导体衬底和叠层结构上形成绝缘层；

7.根据权利要求6所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：形成穿过所述绝缘层与所述栅极叠层中每一所述栅极层电连接的第一导电接触结构；于所述沟道结构上形成与所述沟道层电连接的第三导电接触结构。

8.根据权利要求7所述的半导体结构的制备方法，其特征在于，所述第一半导体衬底包含相邻的核心区及外围区，所述制备方法还包括：于所述外围区上形成穿过所述绝缘层与所述第一半导体衬底接触的第四导电接触结构，所述叠层结构形成于所述核心区上并与所述第四导电接触结构间具有间距，其中，所述第四导电接触结构与所述第一导电接触结构、所述第二导电接触结构及所述第三导电接触结构基于同一工艺步骤制备。

9.根据权利要求8所述的半导体结构的制备方法，其特征在于，所述制备方法还包括：

10.根据权利要求1-9中任意一项所述的半导体结构的制备方法，其特征在于，还包括：

11.根据权利要求10所述的半导体结构的制备方法，其特征在于，所述第二基底还包括穿过所述绝缘介质层与所述第二半导体衬底相接触的导电接触柱，所述制备方法还包括：

12.一种半导体结构，其特征在于，所述半导体结构包括：

第一半导体衬底；

叠层结构，包括掺杂半导体层和栅极叠层，所述掺杂半导体层位于第一半导体衬底和所述栅极叠层之间，所述栅极叠层包括若干层交替堆叠的栅极结构层和介质层；

13.根据权利要求12所述的半导体结构，其特征在于，还包括：穿过所述栅极叠层的隔离结构，所述隔离结构沿设定方向延伸以将所述栅极叠层分隔为若干部分，所述隔离结构的材料包括绝缘材料。

14.根据权利要求12所述的半导体结构，其特征在于，所述沟道层包括底部和位于所述底部上方的侧部，所述底部的上表面凸出于所述掺杂半导体层的上表面。

15.根据权利要求12所述的半导体结构，其特征在于，所述栅极结构层包括形成于所述介质层表面的栅介质结构及形成于所述栅介质结构表面的栅电极层。

16.根据权利要求12所述的半导体结构，其特征在于，所述第一半导体衬底具有第一阱区，所述第一阱区自所述半导体衬底靠近所述掺杂半导体层的一侧基于离子注入形成；和/或，所述第一半导体衬底中还形成有第二阱区，所述第二阱区自所述第一半导体衬底远离所述掺杂半导体层的一侧基于离子注入形成。

17.根据权利要求12所述的半导体结构，其特征在于，所述叠层结构的端部形成有若干层台阶；还包括：位于所述第一半导体衬底和叠层结构上的绝缘层；穿过所述绝缘层和所述台阶直至与所述掺杂半导体层接触的第二导电接触结构。

18.根据权利要求17所述的半导体结构，其特征在于，还包括：穿过所述绝缘层与所述栅极叠层中每一所述栅极层电连接的第一导电接触结构；所述沟道结构上形成有与所述沟道层电连接的第三导电接触结构。

19.根据权利要求17所述的半导体结构，其特征在于，所述第一半导体衬底包含相邻的核心区及外围区，所述外围区上形成有穿过所述绝缘层与所述第一半导体衬底接触的第四导电接触结构，所述叠层结构形成于所述核心区上并与所述第四导电接触结构间具有间距。

20.根据权利要求18所述的半导体结构，其特征在于，所述第一半导体衬底上形成有第一引出焊盘结构，所述第一半导体衬底远离所述叠层结构的一侧形成有绝缘层，所述第一引出焊盘结构穿过所述绝缘层及所述第一半导体衬底与所述第四导电接触结构电连接。

21.根据权利要求12-20中任意一项所述的半导体结构，其特征在于，还包括第二基底，所述第二基底包括第二半导体衬底、形成在所述第二半导体衬底上的绝缘介质层、形成在所述绝缘介质层中的功能器件以及形成在所述绝缘介质层上的金属接触端；所述第二基底通过所述金属接触端与所述第一半导体衬底上的功能结构电连接，并显露所述第一半导体衬底及所述第二半导体衬底的背面。

22.根据权利要求21所述的半导体结构，其特征在于，所述第二基底中还形成有第二引出焊盘结构及导电接触柱，所述导电接触柱穿过所述绝缘介质层与所述第二半导体衬底相接触，所述第二半导体衬底远离所述功能器件的一侧形成有隔离层，所述第二引出焊盘结构穿过所述隔离层及所述第二半导体衬底与所述导电接触柱电连接。