CN112786607B - 三维存储器结构及其制备方法 - Google Patents

Abstract

本发明提供一种三维存储器结构及其制备方法，所述三维存储器结构包括第一半导体层；第二半导体层，设置于所述第一半导体层上；第一支撑结构，所述第一支撑结构贯穿所述第二半导体层，且所述第一支撑结构的位置与底部选择栅切槽和/或顶部选择栅切槽的位置相对应；栅堆叠结构，设置于所述第二半导体层上；垂直沟道结构，所述垂直沟道结构包括贯穿所述栅堆叠结构和所述第一支撑结构至所述第一半导体层内第一垂直沟道结构。利用本发明，在不影响器件存储容量的前提下，通过设置第一支撑结构可以加强三维存储器结构的应力，改善三维存储器结构的稳定性。

Description

三维存储器结构及其制备方法

技术领域

本发明属于半导体设计及制造领域，特别是涉及三维存储器结构及其制备方法。

背景技术

芯片制作过程中，硅衬底(Si Substrate)作为制作芯片的载体，随着芯片层数的增加，需要用到更多的介质薄膜(其材质例如可以是四乙氧基硅烷TEOS，氮化钛SIN，多晶硅POLY)。以3D NAND为例，在3D NAND中的台阶区域SS，沟道结构CH，栅极间隙区域(GL Area)需要填充更多的介质，与此同时薄膜结构也会变得复杂，加上在制备过程中的退火处理时，薄膜会发生形变，硅衬底很难支撑薄膜应力导致的晶圆(Wafer)形变，最终导致晶圆发生弧形变形(Arcing)或者无法在机台中进行工艺步骤，这是因为每一个机台对晶圆弯曲(Waferbow)有限制(Limitation)。

在3D NAND中，栅极间隙GL会将整个堆叠结构的核心区GB和台阶区域SS切成小块，随着氮化物-氧化物薄膜(NO Film)的层数增加，结构会不稳定，同时由于工艺的限制，需要将沟道结构的底部沟道层(CH Bottom POLY)侧向引出，当底部的牺牲多晶硅被移除(SACPOLY Remove)之后，会加剧结构的不稳定。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器结构及其制备方法，用于解决现有技术中由于应力分布不均而导致三维存储器件的结构不稳定的技术问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器结构，所述三维存储器结构包括：

第一半导体层；

第二半导体层，设置于所述第一半导体层上；

第一支撑结构，所述第一支撑结构贯穿所述第二半导体层，且所述第一支撑结构的位置与底部选择栅切槽和/或顶部选择栅切槽的位置相对应；

栅堆叠结构，设置于所述第二半导体层上；

垂直沟道结构，所述垂直沟道结构包括贯穿所述栅堆叠结构和所述第一支撑结构至所述第一半导体层内第一垂直沟道结构。

在一可选实施例中，所述三维存储器结构还包括第三半导体层，所述第三半导体层设于所述第二半导体层与所述栅堆叠结构之间，所述第一支撑结构贯穿所述第三半导体层和所述第二半导体层。

在一可选实施例中，所述第一支撑结构依次贯穿所述第三半导体层和所述第二半导体层。

在一可选实施例中，在第二方向上，所述第一支撑结构的宽度大于所述垂直沟道结构的底部尺寸。

在一可选实施例中，在第二方向上，相间两行的所述垂直沟道结构的底部中心间距大于所述第一支撑结构的宽度。

在一可选实施例中，所述垂直沟道结构的沟道层的底端面和侧端面均与所述第二半导体层接触。

在一可选实施例中，所述栅堆叠结构包括底选择栅堆叠结构和存储栅堆叠结构，所述第一支撑结构依次贯穿所述底选择栅堆叠结构和所述第二半导体层。

在一可选实施例中，所述垂直沟道结构还包括贯穿所述栅堆叠结构至所述第二半导体层内的第二垂直沟道结构。

在一可选实施例中，所述第二垂直沟道结构的沟道层的底端面和侧端面均与所述第二半导体层接触。

在一可选实施例中，所述三维存储器结构还包括：设置于所述栅堆叠结构上后道工序互连层；以及

外围电路芯片，所述外围电路芯片与所述后道工序互连层的远离所述栅堆叠结构的表面键合。

在一可选实施例中，所述三维存储器结构还包括与所述外围电路芯片电连接的接触焊盘；所述接触焊盘设置于所述第一半导体层的远离所述外围电路芯片的一侧和/或所述外围电路芯片的远离所述后道工序互连层的一侧。

在一可选实施例中，所述三维存储器结构还包括背部引出触点，所述背部引出触点的一端延伸进入所述第一半导体层中，且所述背部引出触点的另一端与所述外围电路芯片电连接。

在一可选实施例中，所述第一支撑结构为沿第一方向延伸设置的连续结构或者非连续结构。

在一可选实施例中，所述三维存储器结构还包括栅缝隙结构和第二支撑结构；所述第二支撑结构贯穿所述第二半导体层，且所述栅缝隙结构依次贯穿所述栅堆叠结构和所述第二支撑结构。

在一可选实施例中，在第二方向上，所述第二支撑结构的宽度大于所述栅缝隙结构的底部宽度。

在一可选实施例中，所述第二支撑结构依次贯穿第三半导体层和所述第二半导体层，其中，所述第三半导体层位于所述第二半导体层与所述栅堆叠结构之间。

在一可选实施例中，所述第一支撑结构的材料包括氧化硅、氮氧化硅、氮化硅或氧化铝；所述第二支撑结构的材料包括氧化硅、氮氧化硅、氮化硅或氧化铝。

在一可选实施例中，所述第二支撑结构包括沿所述第一方向间隔设置的若干第二子支撑结构。

在一可选实施例中，在所述第一方向上，所述第二子支撑结构的长度大于所述垂直沟道结构的底部尺寸。

在一可选实施例中，在所述第一方向上，相邻两个所述第二子支撑结构之间的间距大于所述垂直沟道结构的底部尺寸而小于相间设置的两列所述垂直沟道结构的中心距。

为实现上述目的及其他相关目的，本发明提供还一种三维存储器结构制备方法，包括：

提供第一半导体衬底，并于所述第一半导体衬底上依次形成第一半导体层及底部牺牲层；

形成贯穿所述底部牺牲层的第一沟槽，所述第一沟槽显露出所述第一半导体层；

于所述第一沟槽中填充绝缘材料形成第一支撑结构；

于所述底部牺牲层上形成由交替堆叠的层间介质层与栅牺牲层构成的栅牺牲叠层结构；

形成垂直沟道结构，所述垂直沟道结构包括贯穿所述栅牺牲叠层结构和所述第一支撑结构至所述第一半导体层内的第一垂直沟道结构；

于所述栅牺牲叠层结构中形成沿第一方向延伸且贯穿所述栅牺牲叠层结构的栅线缝隙；

基于所述栅线缝隙去除所述底部牺牲层以形成牺牲间隙，并于所述牺牲间隙中形成第二半导体层。

在一可选实施例中，所述制备方法还包括于所述底部牺牲层和所述栅牺牲叠层结构之间形成第三半导体层的步骤。

在一可选实施例中，在形成贯穿所述底部牺牲层的第一沟槽的步骤中，所述第一沟槽贯穿所述第三半导体层及所述底部牺牲层。

在一可选实施例中，在第二方向上，所述第一支撑结构的宽度大于所述垂直沟道结构的底部尺寸。

在一可选实施例中，在第二方向上，相间两行的所述垂直沟道结构的底部中心间距大于所述第一支撑结构的宽度

在一可选实施例中，所述第一支撑结构的材料包括氧化硅、氮氧化硅、氮化硅或氧化铝。

在一可选实施例中，所述制备方法包括：

于所述底部牺牲层上形成第一栅牺牲叠层结构；

形成依次贯穿所述第一栅牺牲叠层结构及所述底部牺牲层的第一沟槽；

于所述第一沟槽中填充形成第一支撑结构；

于所述第一栅牺牲叠层结构上形成第二栅牺牲叠层结构，所述第一栅牺牲叠层结构和所述第二栅牺牲叠层结构组成所述栅牺牲叠层结构。

在一可选实施例中，在形成垂直沟道结构的步骤中，所述垂直沟道结构包括贯穿所述栅牺牲叠层结构至所述底部牺牲层内的第二垂直沟道结构。

在一可选实施例中，在基于所述栅线缝隙去除所述底部牺牲层以形成牺牲间隙时还移除了位于所述第二垂直沟道结构底端的功能侧壁，使所述第二垂直沟道结构的沟道层的底端面和侧壁均露出以接触后续形成于所述牺牲间隙的所述第二半导体层。

在一可选实施例中，所述制备方法还包括，于所述栅堆叠结构上形成后道工序互连层，并于所述后道工序互连层的远离的所述栅堆叠结构的表面键合外围电路芯片的步骤。

在一可选实施例中，所述制备方法还包括形成与所述外围电路芯片电连接的接触焊盘的步骤，其中，所述接触焊盘设置于所述第一半导体层的远离所述外围电路芯片的一侧和/或所述外围电路芯片的远离所述后道工序互连层的一侧。

在一可选实施例中，所述制备方法还包括形成背部引出触点的步骤，所述背部引出触点的一端延伸进入所述第一半导体层中，且所述背部引出触点的另一端与所述外围电路芯片电连接。

在一可选实施例中，形成贯穿所述底部牺牲层的第一沟槽的步骤中，所述第一沟槽为沿所述第一方向延伸设置的连续结构或者非连续结构。

在一可选实施例中，所述制备方法还包括形成底部选择栅切槽和/或顶部选择栅切槽的步骤，所述第一支撑结构与所述底部选择栅切槽和/或顶部选择栅切槽相对应。

在一可选实施例中，所述制备方法还包括，形成贯穿所述底部牺牲层的第二沟槽及于所述第二沟槽中填充形成第二支撑结构的步骤，后续形成于所述栅线缝隙的栅缝隙结构依次贯穿所述栅堆叠结构和所述第二支撑结构。

在一可选实施例中，在垂直于所述第一方向上，所述第二支撑结构的宽度大于所述栅缝隙结构的底部宽度。

在一可选实施例中，当所述底部牺牲层与所述栅牺牲叠层结构之间形成有所述第三半导体层时，形成贯穿所述底部牺牲层的第二沟槽的步骤中，所述第二沟槽依次贯穿所述第三半导体层和所述底部牺牲层。

在一可选实施例中，所述第二支撑结构的材料包括氧化硅、氮氧化硅、氮化硅或氧化铝。

在一可选实施例中，形成贯穿所述底部牺牲层的第二沟槽及于所述第二沟槽中填充形成第二支撑结构的步骤中，所述第二沟槽包括沿所述第一方向间隔设置的若干第二子沟槽，所述第二支撑结构包括形成于各所述子沟槽中的若干第二子支撑结构。

在一可选实施例中，在所述第一方向上，所述第二子支撑结构的长度大于所述垂直沟道结构的底部尺寸。

在一可选实施例中，在所述第一方向上，相邻两个所述第二子支撑结构之间的间距大于所述垂直沟道结构的底部尺寸而小于相间设置的两列所述垂直沟道结构的中心距。

在本发明的三维存储器的制备过程中，在沉积底部牺牲层(SAC Layer)后，在核心区域和台阶区域形成底部选择栅切槽和/或顶部选择栅切槽的垂直沟道结构底部的某些区域，形成第一沟槽，该第一沟槽至少贯穿所述底部牺牲层，然后于第一沟槽内填充氧化层或者其它绝缘介质；在去除底部牺牲层(SAC Layer Remove)时，填充于第一沟槽内的氧化层或者其它绝缘介质会对核心区域和台阶区域起到支撑作用，并且由于第一支撑结构是位于底部选择栅切槽和/或顶部选择栅切槽的垂直沟道结构底部的某些区域，因此，第一支撑结构的设置可在不影响三维存储器结构的存储容量的前提下加强三维存储器结构的应力，改善三维存储器结构的稳定性。

在本发明的三维存储器的制备过程中，在沉积底部牺牲层(SAC Layer)后，在核心区域和台阶区域形成栅线间隙的底部的某些区域，形成第二沟槽，该第二沟槽至少贯穿所述底部牺牲层，然后于第二沟槽内填充氧化层或者其它绝缘介质，在这样在去除底部牺牲层(SAC Layer Remove)时，填充于第二沟槽内的氧化层或者其它绝缘介质会对核心区域和台阶区域起到支撑作用，从而可以加强三维存储器结构的应力，改善三维存储器结构的稳定性。

在本发明的三维存储器的制备过程中，由于在去除底部牺牲层(SAC LayerRemove)以形成牺牲间隙时所述第一支撑结构可起到支撑作用以防止器件塌陷，在形成垂直沟道结构时可使垂直沟道结构的底部延伸进入底部牺牲层(SAC Layer)内，从而在去除底部牺牲层以形成牺牲间隙时，垂直沟道结构的底部的功能侧壁(具有ONO结构)会全部移除，以显露出垂直沟道结构的沟道层的底部侧壁和底表面，随后于牺牲间隙中形成的第二半导体层会包覆位于垂直沟道结构底部的沟道层，这样可使沟道结构的底部的导电性能更好，提高三维存储器的性能。

本发明的技术方案工艺简单，进行所述沟槽的蚀刻及于沟槽中沉积氧化层或者其它绝缘介质作为支撑结构时，可在现有的蚀刻沉积工艺步骤中进行，不会增加额外成本。

附图说明

图1显示为本发明的三维存储器结构的制备流程图。

图2显示为本发明的三维存储器结构的制备中形成贯穿所述底部牺牲层的第一沟槽后的截面示意图。

图3显示为本发明的三维存储器结构的制备中于第三半导体层上形成栅牺牲叠层结构后的截面示意图。

图4显示为本发明的三维存储器结构的制备中于栅牺牲叠层结构中形成垂直沟道结构后的截面示意图。

图5显示为本发明的三维存储器结构的制备中形成栅线缝隙后的截面示意图。

图6显示为本发明的三维存储器结构的制备中基于所述栅线缝隙利用导电材料替换所述栅牺牲叠层结构中栅牺牲层以形成栅极层后的截面示意图。

图7显示为本发明的三维存储器结构的制备中于所述栅线缝隙中填充形成栅缝隙结构后的截面示意图。

图8显示为本发明的三维存储器结构的制备中于所述栅堆叠结构上形成后道工序互连层后的截面示意图。

图9显示为本发明的三维存储器结构的制备中于所述后道工序互连层的远离的所述栅堆叠结构的表面键合外围电路芯片后的截面示意图。

图10显示为本发明的制备的三维存储器结构的第一种示例的截面示意图。

图11显示图10中的三维存储器结构的第二半导体层的一种顶面示意图。

图12显示图10中的三维存储器结构的第二半导体层的另一种顶面示意图。

图13-17显示为本发明的三维存储器结构的第二-第六种示例的截面示意图。

元件标号说明

100 阵列芯片

101 第一半导体衬底

102 第一半导体层

103 底部牺牲层

104 第三半导体层

105 第一沟槽

106 栅牺牲叠层结构

107 栅牺牲层

108 层间介质层

109 台阶覆盖层

110 第一支撑结构

110a 第一子支撑结构

111 第二支撑结构

111a 第二子支撑结构

112 垂直沟道结构

113 栅线缝隙

114 第二半导体层

115 栅极层

116 栅堆叠结构

116a 底选择栅堆叠结构

116b 存储栅堆叠结构

117 栅缝隙结构

118 后道工序互连层

119 第一连接柱

120 第二连接柱

121 第三连接柱

122 第二沟槽

200 外围电路芯片

201 第二半导体衬底

202 外围电路介质层

203 外围互连层

204 CMOS结构

300 背部介质覆盖层

400 背部引出触点

500 焊盘保护层

600 触点连接层

700 硅通孔触点

800 触点侧壁隔离层

900 接触焊盘

S10～S70 步骤

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。如在详述本发明实施例时，为便于说明，表示器件结构的剖面图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明保护的范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。

为了方便描述，此处可能使用诸如“之下”、“下方”、“低于”、“下面”、“上方”、“上”等的空间关系词语来描述附图中所示的一个元件或特征与其他元件或特征的关系。将理解到，这些空间关系词语意图包含使用中或操作中的器件的、除了附图中描绘的方向之外的其他方向。此外，当一层被称为在两层“之间”时，它可以是所述两层之间仅有的层，或者也可以存在一个或多个介于其间的层。在本申请的上下文中，所描述的第一特征在第二特征“之上”的结构可以包括第一和第二特征形成为直接接触的实施例，也可以包括另外的特征形成在第一和第二特征之间的实施例，这样第一和第二特征可能不是直接接触。需要说明的，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的形态、数量及比例可为一种随意的改变，组件布局形态也可能更为复杂。

图1示出了本发明的三维存储器结构的制备流程图，图2-10示出了本实施例的三维存储器结构制备过程中不同工艺步骤所对应的截面示意图，图11和图12分别示出了本实施例制备的三维存储器结构的第二半导体层的两种不同的顶面视图。需要说明的是，在图2-10及图13-17中，左侧的台阶区域为沿X方向的截面，而右侧的核心区域为沿Y方向的截面。

请参阅图1，本实施例的三维存储器结构的制备方法包括：

步骤S10、提供第一半导体衬底，并于所述第一半导体衬底上依次形成第一半导体层及底部牺牲层；

步骤S20、形成贯穿所述底部牺牲层的第一沟槽，所述第一沟槽显露出所述第一半导体层；

步骤S30、于所述第一沟槽中填充绝缘材料形成第一支撑结构；

步骤S40、于所述底部牺牲层上形成由交替堆叠的层间介质层与栅牺牲层构成的栅牺牲叠层结构；

步骤S50、形成贯穿所述栅牺牲叠层结构的垂直沟道结构，其中，至少部分所述垂直沟道结构还贯穿所述第一支撑结构；

步骤S60、于所述栅牺牲叠层结构中形成沿第一方向延伸且贯穿所述栅牺牲叠层结构的栅线缝隙；

步骤S70、基于所述栅线缝隙去除所述底部牺牲层以形成牺牲间隙，并于所述牺牲间隙中形成第二半导体层，其中，所述第一支撑结构起支撑作用。

下面将结合各步骤对应的示意图详细说明本实施例半导体结构的制备方法。

首先，请参阅图2，执行步骤S10：提供第一半导体衬底101，并于所述第一半导体衬底101上依次形成第一半导体层102、底部牺牲层103及第三半导体层104。所述第一半导体衬底101可以根据器件的实际需求进行选择，所述第一半导体衬底101可以包括硅衬、锗(Ge)衬底、锗化硅(SiGe)衬底、SOI(Silicon-on-insulator，绝缘体上硅)衬底或GOI(Germanium-on-Insulator，绝缘体上锗)衬底等等，在其它实施例中，所述第一半导体衬底101还可以为包括其他元素半导体或化合物半导体的衬底，例如砷化镓、磷化铟或碳化硅等，所述第一半导体衬底101还可以为堆叠结构，例如硅/锗硅叠层等。作为示例，所述第一半导体衬底101例如可以选用单晶硅晶圆。

在本实施例中，所述第一半导体层102既可以是通过在所述第一半导体衬底101上通过离子注入的方式形成的半导体层，也可以是直接通过沉积工艺于所述第一半导体衬底101上形成的半导体层，所述第一半导体层102、所述第三半导体层104及后文所要介绍的第二半导体层114的材料例如可以是掺杂多晶硅。需要说明的是，当通过沉积工艺于所述第一半导体衬底101上形成所述第一半导体层102时，还可通过沉积工艺于所述第一半导体层102与所述第一半导体衬底101之间形成减薄停止层(图中未示出)，所述减薄停止层可作用后续通过化学机械研磨工艺去除所述第一半导体衬底101的停止层，所述减薄停止层的材料例如可以是氧化硅-氮化硅(或氮氧化硅)-氧化硅组成的叠层结构。

接着，请参阅图2及图3，执行步骤S20及步骤S30：例如可通过蚀刻工艺同时形成贯穿所述底部牺牲层103的第一沟槽105及第二沟槽122，并于所述第一沟槽105和第二沟槽122中填充绝缘材料形成第一支撑结构110和第二支撑结构111。所述第一沟槽105显露出所述第一半导体层102，且所述第一沟槽105的位置与底部选择栅切槽(未图示)和/或顶部选择栅切槽(未图示)的位置相对应，所述第二沟槽122与后续形成的栅线间隙的位置相对应；例如可采用沉积工艺和化学机械研磨工艺同时于所述第一沟槽105和所述第二沟槽122中填充绝缘介质以形成所述第一支撑结构110和第二支撑结构111，所述第一支撑结构110的材料例如可以是氧化硅、氮氧化硅、氮化硅或氧化铝等绝缘介质。

需要说明的是，所述第一沟槽105例如可以采用连续结构或者非连续结构(包括沿第一方向间隔设置的若干第一子沟槽)，从而所述第一支撑结构110也是连续结构(见图11)或者非连续结构(见图12)，详见下文相关部分描述，在此不作赘述；所述第二沟槽122采用非连续结构，其包括沿第一方向间隔设置若干的第二子沟槽，从而所述第二支撑结构111也是非连续结构，详见下文描述(见图11和图12)，其中，所述第一方向是指平行于后文将要介绍的图11和图12所示的栅线缝隙填充层117或者图5所示的栅线缝隙113的方向。

在本实施例中，请参阅图2及图3，所述第一沟槽105和所述第二沟槽122形成于第三半导体层104的沉积之后，也即第一沟槽105和第二沟槽122依次贯穿所述第三半导体层104及所述底部牺牲层103，因此后续形成于所述第一沟槽105和第二沟槽122中的第一支撑结构110和第二支撑结构111依次贯穿所述第三半导体层104及所述底部牺牲层103。

需要说明的是，由于底部选择栅切槽和/或顶部选择栅切槽位置处的垂直沟道结构是不能用于存储数据，故将所述第一沟槽105设置于与底部选择栅切槽和/或顶部选择栅切槽的位置相对应的位置，可以保证形成于所述第一沟槽105中的第一支撑结构110在不影响三维存储器结构的存储容量的前提下加强三维存储器结构的应力，改善三维存储器结构的稳定性。

请参阅图3和图4，执行步骤S40和S50：于所述底部牺牲层103上形成由交替堆叠的层间介质层108与栅牺牲层107构成的栅牺牲叠层结构106，所述栅牺牲叠层结构106包括沿第一方向(对应图11和12中的X方向)依次设置的核心区域和台阶区域，所述核心区域中形成有垂直沟道结构112，所述垂直沟道结构112包括沿径向向内的方向依次设置的功能侧壁和沟道层，所述垂直沟道结构112包括贯穿所述栅牺牲叠层结构106和所述第一支撑结构110至所述第一半导体层102内的第一垂直沟道结构和贯穿所述栅牺牲叠层结构106至所述底部牺牲层103内的第二垂直沟道结构。所述层间介质层108和所述栅牺牲层107具有较高的刻蚀选择比，以确保在后续去除所述栅牺牲层107时所述层间介质层108几乎不被去除，所述栅牺牲层107的材料可以包括但不仅限于氮化硅(Si₃N₄)层，所述层间介质层108的材料可以包括但不限于氧化硅(SiO₂)。需要说明的是，在本发明中，所述栅牺牲叠层结构106内所述栅牺牲层107的层数可以包括32层、64层、96层或128层等等，具体的，所述栅牺牲叠层结构106内所述栅牺牲层107及所述层间介质层108的层数可以根据实际需要进行设定，此处不做限定。可以采用包括但不限于物理气相沉积(Physical Vapor Deposition,PVD)工艺、化学气相沉积(Chemical Vapor Deposition，CVD)工艺或原子层沉积(Atomic LayerDeposition，ALD)工艺形成所述栅牺牲层107及所述层间介质层108，譬如化学气相沉积法。

请参阅图5，执行步骤S60：例如可以通过蚀刻工艺于所述栅牺牲叠层结构106中形成沿第一方向延伸且贯穿所述栅牺牲叠层结构106的栅线缝隙113，所述栅线缝隙113依次贯穿所述栅牺牲叠层结构106和所述第二支撑结构111，每条所述栅线缝隙113可将所述第二支撑结构111分隔成两个独立的部分，分别位于所述栅线缝隙113的两侧。

请参阅图6，执行步骤S70：基于所述栅线缝隙113去除所述底部牺牲层103以形成牺牲间隙，并于所述牺牲间隙中形成第二半导体层114。具体地，首先于所述栅线缝隙113的侧壁形成侧壁保护层，接着基于形成有所述侧壁保护层的所述栅线缝隙113去除所述底部牺牲层103及被所述底部牺牲层103包围的垂直沟道结构112的功能侧壁以形成牺牲间隙；最后于所述牺牲间隙中填充导电材料(例如可以是多晶硅)以形成所述第二半导体层114，所述第二半导体层114与所述垂直沟道结构112的沟道层的底部接触。

在现有技术中，垂直沟道结构112是依次贯穿所述栅牺牲叠层结构106、所述第三半导体层104及所述底部牺牲层103并延伸进入第一半导体层102内的，这样在基于栅线缝隙113移除底部牺牲层103以形成牺牲间隙(该牺牲间隙显露出垂直沟道结构112的沟道层的底部侧壁)时，第三半导体层104与第一半导体层102之间是通过垂直沟道结构112来作为支撑结构，随后于牺牲间隙中填充多晶硅作为第二半导体层114时，第二半导体层114与沟道层的底部侧壁接触，这样导电性较差。而在本实施例中，请参阅图3-6所示，由于在去除底部牺牲层103(SAC Layer Remove)以形成牺牲间隙时所述第一支撑结构110可起到支撑作用，能够防止器件塌陷，故在形成垂直沟道结构112时未贯穿所述第一支撑结构110的所述垂直沟道结构112依次贯穿所述栅牺牲叠层结构106及所述第三半导体层104后进入所述底部牺牲层103内，这样在基于形成有所述侧壁保护层的所述栅线缝隙113去除所述底部牺牲层103及被所述底部牺牲层103包围的垂直沟道结构112的功能侧壁以形成牺牲间隙时，垂直沟道结构112的底部的功能侧壁(具有ONO结构)会全部移除，从而显露出垂直沟道结构112的沟槽层的底部侧壁和底部表面；随后于牺牲间隙中形成的第二半导体层114会包覆位于垂直沟道结构112底部的沟道层的底部侧壁和底部表面，从而使沟道结构的底部的导电性能更好，提高三维存储器的性能。可以理解的是，在其他实施例中，所述垂直沟道结构112也可以是依次贯穿所述栅牺牲叠层结构106、所述第三半导体层104及所述底部牺牲层103后进入所述第一半导体层102中，这样在基于栅线缝隙113去除所述底部牺牲层103时，只有被所述底部牺牲层103环绕的垂直沟道结构112的底部侧壁的部分功能侧壁被去除。

请参阅图6，所述制备方法还包括基于所述栅线缝隙113利用导电材料替换所述栅牺牲层107以形成栅极层115，以形成由交替堆叠的层间介质层108与栅极层115构成的栅堆叠结构116。具体地，可以先采用湿法蚀刻去除所述栅牺牲叠层结构106中的栅牺牲层107以形成栅极间隙，然后于所述栅极间隙中填充导电材料以形成栅极层115，所述栅极层115的材料包括但不限于钨(W)、钴(Co)、铜(Cu)、铝(Al)、掺杂多晶Si(多晶硅)、掺杂单晶Si、硅化物中的任意一种或其任意组合，譬如钨。

在本实施例中，请参阅图7，形成所述栅堆叠结构116后还包括于所述栅线缝隙113中填充绝缘材料以形成栅缝隙结构117的步骤，所述栅缝隙结构117依次贯穿所述栅堆叠结构116和所述第二支撑结构111，所述栅缝隙结构117的材料例如可以是氮化硅、氮氧化硅或氧化硅等。

在本实施例中，形成所述栅缝隙结构117后还包括于所述栅堆叠结构116上形成后道工序互连层118(如图8所示)，以及于所述后道工序互连层118的远离的所述栅堆叠结构116的表面键合外围电路芯片200(如图9)的步骤。

在本实施例中，请参阅图8，所述栅堆叠结构116的各栅极层115通过形成于端部的台阶处的第一连接柱119(字线连接柱)及所述后道工序互连层118与所述外围电路芯片200电连接，所述垂直沟道结构112的沟道层的顶部通过沟道插塞及所述后道工序互连层118电连接至所述外围电路芯片200。所述外围电路芯片200包括第二半导体衬底201以及形成于第二半导体衬底201上的用于便于三维存储器件的操作的任何合适的数字、模拟和/或混合信号外围电路。例如，外围电路可以包括一个或多个页面缓冲器、解码器(例如，行解码器和列解码器)、读出放大器、驱动器、电荷泵、电流或电压基准源、或电路的任何有源或无源组件(例如，晶体管、二极管、电阻器或电容器)。作为示例，所述外围电路芯片200可采用CMOS芯片，在所述第二半导体衬底201上形成有CMOS结构204的晶体管、外围互连层203及外围电路介质层202，所述外围电路介质层202填充于所述CMOS结构204的周围和外围互连层203内。

在本实施例中，请参阅图10，所述制备方法还包括第一半导体层102引出及接触焊盘900的形成的步骤，以最终形成如图10所示的三维存储器结构，所述接触焊盘900设置于所述第一半导体层102的远离所述外围电路芯片200的一侧，所述第一半导体层102从所述阵列芯片100的背面引出(Back Side Pick Up)。具体地，如图10所示，第一半导体层102引出及接触焊盘900的形成的步骤具体包括：可采用机械化学研磨工艺(CMP)去除所述第一半导体衬底101以显露出所述第一半导体层102；于所述第一半导体层102的表面上形成第一背部介质覆盖层300；形成背部引出触点400，所述背部引出触点400的一端贯穿所述第一背部介质覆盖层300后延伸进入所述第一半导体层102中；同时形成接触焊盘900及触点连接层600，所述接触焊盘900通过依次贯穿所述第一背部介质覆盖层300及所述第一半导体层102的硅通孔触点700、第三连接柱121、后道工序互连层118连接至所述外围电路芯片200，所述背部引出触点400通过所述触点连接层600及依次贯穿所述第一背部介质覆盖层300及所述第一半导体层102的硅通孔触点700、第二连接柱120、后道工序互连层118连接至所述外围电路芯片200。为了实现硅通孔触点700与所述第一半导体层102的绝缘，在所述硅通孔触点700与所述第一半导体层102之间形成有触点侧壁隔离层800。为了保护接触焊盘900及所述触点连接层600，于所述第一背部介质覆盖层300的表面及所述接触焊盘900的侧壁上还形成有焊盘保护层500，所述焊盘保护层500的材料例如可以是高介电常数材料(譬如氧化铝)。

请参阅图10，在本实施例中，所述三维存储器结构包括由相互键合阵列芯片100和外围电路芯片200，所述阵列芯片100包括依次设置的第一半导体层102、第二半导体层114、第三半导体、栅堆叠结构116、后道工序互连层118、依次贯穿所述第三半导体层104及所述第二半导体层114的第一支撑结构110和第二支撑结构111、栅缝隙结构117以及，所述外围电路芯片200与所述后道工序互连层118键合。所述栅堆叠结构116包括沿第一方向依次设置的核心区域和台阶区域，所述核心区域中形成有垂直沟道结构112；所述第一支撑结构110的位置与底部选择栅切槽和/或顶部选择栅切槽的位置相对应，位于所述底部选择栅切槽和/或所述顶部选择栅切槽的位置的至少部分所述垂直沟道结构112依次贯穿所述栅堆叠结构116和所述第一支撑结构110，所述栅缝隙结构117依次贯穿所述栅堆叠结构116和所述第二支撑结构111。详细的结构请参阅上文中制备方法中的描述，在此不做赘述。

请参阅图10，在本实施例中，所述垂直沟道结构112包括沿径向向内的方向依次设置的功能侧壁和沟道层；未贯穿所述第一支撑结构110的所述垂直沟道结构112贯穿所述栅堆叠结构116后进入所述第二半导体层114中，换句话说，所述第二半导体层114包覆位于垂直沟道结构112底部的沟道层，从而使沟道结构的底部的导电性能更好，提高三维存储器的性能。

需要说明的是，根据所述第一支撑结构110是否为连续结构，图10所示的三维存储器结构的第二半导体层114的顶面视图如图11和图12所示，其中，在图11中，所述第一支撑结构110为连续结构，而在图12中，所述第一支撑结构110为非连续结构，所述第一支撑结构110由沿X方向间隔设置的若干第一子支撑结构110a构成。请参阅图11和图12，在一具体示例中，为了实现更好的支撑效果，所述第一支撑结构110的宽度C(定义为沿Y方向的尺寸)需要大于B而小于A-B的差值，其中A定义为在Y方向上相间两行垂直沟道结构112的底部所占宽度，B定义为垂直沟道结构112沿Y方向的底部尺寸，A-B定义为在第二方向相间两行垂直沟道结构112的底部中心间距，其中，X方向和Y方向垂直。

请参阅图11和图12，所述第二支撑结构111为非连续结构，所述第二支撑结构111包括沿所述栅线缝隙113的长度方向间隔设置的若干第二子支撑结构111a，采用非连续结构的第二支撑结构111可以方便基于所述栅线缝隙113来蚀刻去除底部牺牲层103。请参阅图11和图12，在一具体示例中，为了实现更好的支撑效果，所述第二支撑结构111包括沿所述栅线缝隙113的长度方向等间隔设置的若干第二子支撑结构111a，在Y方向上，所述第二支撑结构111的宽度E大于所述栅缝隙结构117的底部尺寸F；而在X方向上，相邻两个所述第二子支撑结构111a之间的间距G大于所述垂直沟道结构112底部尺寸I而小于相间的两列垂直沟道结构112之间的中心距H，并且所述第二子支撑结构111a在X方向的长度J大于所述垂直沟道结构112在X方向的底部尺寸I。作为示例，当所述垂直沟道结构112具有圆形截面时，B和I为所述垂直沟道结构112的底部直径，且两者相等。

需要说明的是，在本实施例的三维存储器制备方法中，在沉积底部牺牲层103(SACLayer)后，在核心区域和台阶区域形成底部选择栅切槽和/或顶部选择栅切槽的垂直沟道结构112底部的某些区域，形成第一沟槽105，该第一沟槽105至少贯穿所述底部牺牲层103，然后于第一沟槽105内填充氧化层或者其它绝缘介质，在去除底部牺牲层103(SAC LayerRemove)时，填充于第一沟槽105内的氧化层或者其它绝缘介质会对核心区域和台阶区域起到支撑作用，并且由于第一支撑结构110是位于底部选择栅切槽和/或顶部选择栅切槽的垂直沟道结构112底部的某些区域，因此，第一支撑结构110的设置在不影响三维存储器结构的存储容量的前提下还可以加强三维存储器结构的应力，改善三维存储器结构的稳定性。

需要说明的是，在本实施例的三维存储器制备方法中，在沉积底部牺牲层103(SACLayer)后，在核心区域和台阶区域形成栅线间隙的底部的某些区域，形成第二沟槽122，该第二沟槽122至少贯穿所述底部牺牲层103，然后于第二沟槽122内填充氧化层或者其它绝缘介质，在这样在去除底部牺牲层103(SAC Layer Remove)时，填充于第二沟槽122内的氧化层或者其它绝缘介质会对核心区域和台阶区域起到支撑作用，从而可以加强三维存储器结构的应力，改善三维存储器结构的稳定性。

需要说明的是，根据所述第一半导体层102的引出方式和接触焊盘900的形成位置不同，所述三维存储器结构还可以是如图13-15所示的结构。具体地，在图13中，所述接触焊盘900设置于所述外围电路芯片200的远离所述后道工序互连层118的一侧，而所述第一半导体层102从所述阵列芯片100的正面引出(Front Side Pick Up)，所述第一半导体层102通过贯穿台阶覆盖层109的第二连接柱120及后道工序互连层118连接至所述外围电路芯片200；在图14中，所述接触焊盘900设置于所述第一半导体层102的远离所述外围电路芯片200的一侧，而所述第一半导体层102从所述阵列芯片100的正面引出；如图15所示，所述接触焊盘900设置于所述外围电路芯片200的远离所述后道工序互连层118的一侧，而所述第一半导体层102从所述阵列芯片100的背面引出。

需要说明的是，在一些实施例中，所述第一沟槽105和所述第二沟槽122也可以是形成于所述第三半导体层104的沉积之前，也即所述第一沟槽105和所述第二沟槽122贯穿所述底部牺牲层103，而第三半导体层104是在所述第一沟槽105和所述第二沟槽122中形成第一支撑结构110和第二支撑结构111之后再沉积于所述底部牺牲层103上的，最终形成的三维存储器结构如图16所示。

需要说明的是，在一些实施例中，如图17所示，所述栅堆叠结构116可以进一步包括底选择栅堆叠结构116a和存储栅堆叠结构116b，所述第一支撑结构110和所述第二支撑结构111依次贯穿所述栅堆叠结构116的底选择栅堆叠结构116a、所述第三半导体层104及所述第二半导体层114，其形成方法过程如下：先依次于第一半导体衬底101上形成第一半导体层102、底部牺牲层103(后续被替换为第二半导体层114)、第三半导体层104及第一栅牺牲叠层结构(对应底选择栅堆叠结构116a)；接着通过蚀刻工艺在相应位置形成依次贯穿所述第一栅牺牲叠层结构、所述第三半导体层104及底部牺牲层103的第一沟槽105和第二沟槽122；接着于所述第一沟槽105和第二沟槽122中填充形成第一支结构和第二支撑结构111；然后于所述第一栅牺牲叠层结构的表面形成第二栅牺牲叠层结构(对应存储栅堆叠结构116b)，所述第一栅牺牲叠层结构和所述第二栅牺牲叠层结构共同构成栅牺牲叠层结构106；最后可按照上述步骤S50及其后续相似的步骤，最终形成如图17所示的三维存储器结构。

虽然在本实施例中，所述三维存储器结构中同时形成有所述第一支撑结构110和所述第二支撑结构111，但可以理解的是，在一些实施例中，所述三维存储器结构中也可以只形成所述第一支撑结构110，或者只形成所述第二支撑结构111。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (31)

1.一种三维存储器结构，其特征在于，所述三维存储器结构包括：

第一半导体层；

第二半导体层，设置于所述第一半导体层上；

第一支撑结构，所述第一支撑结构贯穿所述第二半导体层，且所述第一支撑结构的位置与底部选择栅切槽和/或顶部选择栅切槽的位置相对应；

栅堆叠结构，设置于所述第二半导体层上；

垂直沟道结构，所述垂直沟道结构包括贯穿所述栅堆叠结构和所述第一支撑结构至所述第一半导体层内的第一垂直沟道结构。

2.根据权利要求1所述的三维存储器结构，其特征在于，所述三维存储器结构还包括第三半导体层，所述第三半导体层设于所述第二半导体层与所述栅堆叠结构之间，所述第一支撑结构贯穿所述第三半导体层和所述第二半导体层。

3.根据权利要求1所述的三维存储器结构，其特征在于，在第二方向上，所述第一支撑结构的宽度大于所述垂直沟道结构的底部尺寸。

4.根据权利要求1所述的三维存储器结构，其特征在于，在第二方向上，相间两行的所述垂直沟道结构的底部中心间距大于所述第一支撑结构的宽度。

5.根据权利要求1所述的三维存储器结构，其特征在于，所述栅堆叠结构包括底选择栅堆叠结构和存储栅堆叠结构，所述第一支撑结构依次贯穿所述底选择栅堆叠结构和所述第二半导体层。

6.根据权利要求1所述的三维存储器结构，其特征在于，所述垂直沟道结构还包括贯穿所述栅堆叠结构至所述第二半导体层内的第二垂直沟道结构。

7.根据权利要求6所述的三维存储器结构，其特征在于，所述第二垂直沟道结构的沟道层的底端面和侧端面均与所述第二半导体层接触。

8.根据权利要求1所述的三维存储器结构，其特征在于，所述第一支撑结构为沿第一方向延伸设置的连续结构或者非连续结构。

9.根据权利要求1-8中任意一项所述的三维存储器结构，其特征在于，所述三维存储器结构还包括栅缝隙结构和第二支撑结构；所述第二支撑结构贯穿所述第二半导体层，且所述栅缝隙结构依次贯穿所述栅堆叠结构和所述第二支撑结构。

10.根据权利要求9所述的三维存储器结构，其特征在于，在第二方向上，所述第二支撑结构的宽度大于所述栅缝隙结构的底部宽度。

11.根据权利要求9所述的三维存储器结构，其特征在于，所述第二支撑结构依次贯穿第三半导体层和所述第二半导体层，其中，所述第三半导体层位于所述第二半导体层与所述栅堆叠结构之间。

12.根据权利要求9所述的三维存储器结构，其特征在于，所述第一支撑结构的材料包括氧化硅、氮氧化硅、氮化硅或氧化铝；所述第二支撑结构的材料包括氧化硅、氮氧化硅、氮化硅或氧化铝。

13.根据权利要求9所述的三维存储器结构，其特征在于，所述第二支撑结构包括沿第一方向间隔设置的若干第二子支撑结构。

14.根据权利要求13所述的三维存储器结构，其特征在于，在所述第一方向上，所述第二子支撑结构的长度大于所述垂直沟道结构的底部尺寸。

15.根据权利要求13所述的三维存储器结构，其特征在于，在所述第一方向上，相邻两个所述第二子支撑结构之间的间距大于所述垂直沟道结构的底部尺寸而小于相间设置的两列所述垂直沟道结构的中心距。

16.一种三维存储器结构的制备方法，其特征在于，包括：

提供第一半导体衬底，并于所述第一半导体衬底上依次形成第一半导体层及底部牺牲层；

形成贯穿所述底部牺牲层的第一沟槽，所述第一沟槽显露出所述第一半导体层；

于所述第一沟槽中填充绝缘材料形成第一支撑结构；

于所述底部牺牲层上形成由交替堆叠的层间介质层与栅牺牲层构成的栅牺牲叠层结构；

形成垂直沟道结构，所述垂直沟道结构包括贯穿所述栅牺牲叠层结构和所述第一支撑结构至所述第一半导体层内的第一垂直沟道结构；

于所述栅牺牲叠层结构中形成沿第一方向延伸且贯穿所述栅牺牲叠层结构的栅线缝隙；

基于所述栅线缝隙去除所述底部牺牲层以形成牺牲间隙，并于所述牺牲间隙中形成第二半导体层。

17.根据权利要求16所述的三维存储器结构的制备方法，其特征在于，所述制备方法还包括于所述底部牺牲层和所述栅牺牲叠层结构之间形成第三半导体层的步骤，在形成贯穿所述底部牺牲层的第一沟槽的步骤中，所述第一沟槽贯穿所述第三半导体层及所述底部牺牲层。

18.根据权利要求16所述的三维存储器结构的制备方法，其特征在于，在第二方向上，所述第一支撑结构的宽度大于所述垂直沟道结构的底部尺寸。

19.根据权利要求16所述的三维存储器结构的制备方法，其特征在于，在第二方向上，相间两行的所述垂直沟道结构的底部中心间距大于所述第一支撑结构的宽度。

20.根据权利要求16所述的三维存储器结构的制备方法，其特征在于，所述制备方法包括：

于所述底部牺牲层上形成第一栅牺牲叠层结构；

形成依次贯穿所述第一栅牺牲叠层结构及所述底部牺牲层的第一沟槽；

于所述第一沟槽中填充形成第一支撑结构；

于所述第一栅牺牲叠层结构上形成第二栅牺牲叠层结构，所述第一栅牺牲叠层结构和所述第二栅牺牲叠层结构组成所述栅牺牲叠层结构。

21.根据权利要求16所述的三维存储器结构的制备方法，其特征在于，在形成垂直沟道结构的步骤中，所述垂直沟道结构包括贯穿所述栅牺牲叠层结构至所述底部牺牲层内的第二垂直沟道结构。

22.根据权利要求21所述的三维存储器结构的制备方法，其特征在于，在基于所述栅线缝隙去除所述底部牺牲层以形成牺牲间隙时还移除了位于所述第二垂直沟道结构底端的功能侧壁，使所述第二垂直沟道结构的沟道层的底端面和侧壁均露出以接触后续形成于所述牺牲间隙的所述第二半导体层。

23.根据权利要求16所述的三维存储器结构的制备方法，其特征在于，形成贯穿所述底部牺牲层的第一沟槽的步骤中，所述第一沟槽为沿所述第一方向延伸设置的连续结构或者非连续结构。

24.根据权利要求16所述的三维存储器结构的制备方法，其特征在于，所述制备方法还包括形成底部选择栅切槽和/或顶部选择栅切槽的步骤，所述第一支撑结构与所述底部选择栅切槽和/或顶部选择栅切槽相对应。

25.根据权利要求16-24中任意一项所述的三维存储器结构的制备方法，其特征在于，所述制备方法还包括，形成贯穿所述底部牺牲层的第二沟槽及于所述第二沟槽中填充形成第二支撑结构的步骤，后续形成于所述栅线缝隙的栅缝隙结构依次贯穿栅堆叠结构和所述第二支撑结构。

26.根据权利要求25所述的三维存储器结构的制备方法，其特征在于，在垂直于所述第一方向上，所述第二支撑结构的宽度大于所述栅缝隙结构的底部宽度。

27.根据权利要求25所述的三维存储器结构的制备方法，其特征在于，当所述底部牺牲层与所述栅牺牲叠层结构之间形成有第三半导体层时，形成贯穿所述底部牺牲层的第二沟槽的步骤中，所述第二沟槽依次贯穿所述第三半导体层和所述底部牺牲层。

28.根据权利要求25所述的三维存储器结构的制备方法，其特征在于，所述第一支撑结构的材料包括氧化硅、氮氧化硅、氮化硅或氧化铝；所述第二支撑结构的材料包括氧化硅、氮氧化硅、氮化硅或氧化铝。

29.根据权利要求25所述的三维存储器结构的制备方法，其特征在于，形成贯穿所述底部牺牲层的第二沟槽及于所述第二沟槽中填充形成第二支撑结构的步骤中，所述第二沟槽包括沿所述第一方向间隔设置的若干第二子沟槽，所述第二支撑结构包括形成于各所述子沟槽中的若干第二子支撑结构。

30.根据权利要求29所述的三维存储器结构的制备方法，其特征在于，在所述第一方向上，所述第二子支撑结构的长度大于所述垂直沟道结构的底部尺寸。

31.根据权利要求29所述的三维存储器结构的制备方法，其特征在于，在所述第一方向上，相邻两个所述第二子支撑结构之间的间距大于所述垂直沟道结构的底部尺寸而小于相间设置的两列所述垂直沟道结构的中心距。

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