CN116406528A - 三维存储器及其制备方法 - Google Patents

Abstract

本申请提供了一种三维存储器及其制备方法，该制备方法包括：在衬底上形成第一叠层结构；形成贯穿第一叠层结构的底部选择栅切口，并在底部选择栅切口内形成第一牺牲层；形成覆盖第一牺牲层和第一叠层结构的第二叠层结构，其中，第一叠层结构和第二叠层结构均包括交替叠置的电介质层和栅极牺牲层；将第一牺牲层替换为第一导电层以及将栅极牺牲层替换为栅极导电层；从第一叠层结构的远离第二叠层结构的一侧，形成暴露第一导电层的沟槽；以及经由沟槽，将第一导电层替换为绝缘层。

Description

三维存储器及其制备方法 技术领域

本申请涉及半导体技术领域，更具体地，涉及三维存储器及其制备方法。

背景技术

为提高单位面积的存储容量，向纵向方向发展的三维存储器应运而生。三维存储器通常包括形成于叠层结构中的沟道结构，叠层结构中的导电层和沟道结构与该导电层对应的部分共同组成存储单元，导电层作为存储单元的栅极。沿沟道结构延伸方向排列的多个存储单元构成存储单元串，并且多个存储单元串在平行于衬底的平面上二维阵列(被称为存储单元阵列)。栅缝隙用于将存储单元阵列划分为存储块，底部选择栅切口进一步地划分存储块，用于将存储单元串端部的用于控制底部选择晶体管的导电层分开，以减小通过导电层对底部选择晶体管施加电压时对例如相邻的存储单元串之间电性影响。

在一些实际应用中，叠层结构中的导电层通常采用被称为“栅极替代”的工艺而形成，在相邻的栅缝隙之间包括多个底部选择栅切口的情况下，难以执行两个底部选择栅切口之间“栅极替代”的工艺。

发明内容

本申请提供了一种三维存储器的制备方法。该制备方法包括：在衬底上形成第一叠层结构；形成贯穿第一叠层结构的底部选择栅切口，并在底部选择栅切口内形成第一牺牲层；形成覆盖第一牺牲层和第一叠层结构的第二叠层结构，其中，第一叠层结构和第二叠层结构均包括交替叠置的电介质层和栅极牺牲层；将第一牺牲层替换为第一导电层以及将栅极牺牲层替换为栅极导电层；从第一叠层结构的远离第二叠层结构的一侧，形成暴露第一导电层的沟槽；以及经由沟槽，将第一导电层替换为绝缘层。

在一些实施方式中，将第一牺牲层替换为第一导电层以及将栅极 牺牲层替换为栅极导电层的步骤可包括：形成贯穿第二叠层结构和第一叠层结构的栅缝隙；以及经由栅缝隙，将第一牺牲层替换为第一导电层以及将栅极牺牲层替换为栅极导电层。

在一些实施方式中，多个栅缝隙沿平行于衬底的第一方向延伸，并且沿第一方向延伸的至少两个底部选择栅切口可位于相邻的栅缝隙之间。

在一些实施方式中，经由栅缝隙，将第一牺牲层替换为第一导电层以及将栅极牺牲层替换为栅极导电层的步骤可包括：经由栅缝隙，去除第一牺牲层和栅极牺牲层以形成牺牲间隙；以及在牺牲间隙与第一牺牲层对应的部分内形成第一导电层以及在牺牲间隙与栅极牺牲层对应的部分内形成栅极导电层。

在一些实施方式中，栅极牺牲层和第一牺牲层的材料可相同。

在一些实施方式中，栅极导电层和第一导电层的材料可相同。

在一些实施方式中，沟槽与第一导电层可至少部分对准。

在一些实施方式中，在平行于衬底并与第一方向交叉的第二方向上，沟槽的宽度可大于第一导电层的宽度。

在一些实施方式中，该制备方法还可包括：形成贯穿第二叠层结构和第一叠层结构的沟道结构，沟道结构包括延伸至衬底中的功能层和沟道层。

在一些实施方式中，从第一叠层结构的远离第二叠层结构的一侧，形成暴露第一导电层的沟槽的步骤之前，该制备方法还可包括：去除衬底和功能层的延伸至衬底中的部分，以暴露部分沟道层；以及形成与沟道层的暴露部分相接触的半导体层，其中，沟槽贯穿半导体层的与第一导电层对应的部分。

在一些实施方式中，该制备方法还可包括：使沟道结构延伸至衬底中的部分沟道层与衬底相接触，其中，沟槽贯穿衬底的与第一导电层对应的部分。

在一些实施方式中，经由沟槽，将第一导电层替换为绝缘层的步骤可包括：在将第一导电层替换为绝缘层的同时，将绝缘材料填充于沟槽内。

在一些实施方式中，经由沟槽，将第一导电层替换为绝缘层的步骤可包括：经由沟槽，去除第一导电层；去除与第一导电层相接触的栅极导电层的一部分，以形成填充间隙；以及在填充间隙内形成绝缘层。

在一些实施方式中，去除与第一导电层相接触的栅极导电层的一部分，以形成填充间隙的步骤之后，该制备方法还可包括：去除栅极导电层的、暴露于填充间隙的一部分。

本申请还提供了一种三维存储器。该三维存储器包括：有源层；叠层结构，包括依次位于有源层上的第一叠层结构和第二叠层结构；底部选择栅切口结构，贯穿第一叠层结构；以及沟槽结构，贯穿有源层并与底部选择栅切口结构相接触。

在一些实施方式中，该三维存储器还可包括栅缝隙结构，多个栅缝隙结构沿有源层的第一方向延伸，并且沿平行于第一方向延伸的至少两个底部选择栅切口结构位于相邻的栅缝隙结构之间。

在一些实施方式中，该三维存储器还可包括贯穿第二叠层结构和第一叠层结构的沟道结构，沟道结构包括延伸至有源层并与有源层相接触的沟道层。

在一些实施方式中，在平行于有源层并与第一方向交叉的第二方向上，沟槽结构的宽度可大于底部选择栅切口结构的宽度。

在一些实施方式中，沟槽结构的材料可包括电介质材料。

在一些实施方式中，沟槽结构和底部选择栅切口结构可至少部分对准。

本申请一些实施方式提供的三维存储器的制备方法，通过在底部选择栅切口内先形成第一牺牲层，并在“栅极替代”工艺过程中经由去除第一牺牲层后形成的间隙，将两个底部选择栅切口之间的栅极牺牲层替换为栅极导电层，有利于在相邻的栅缝隙之间具有多个底部选择栅切口的情况下提高工艺兼容性和可行性。

附图说明

通过阅读参照以下附图所作的对非限制性实施例所作的详细描 述，本申请的其它特征、目的和优点将会变得更明显：

图1是根据本申请实施方式的三维存储的制备方法流程图；

图2A至图2O是根据本申请实施方式的三维存储器的制备方法的工艺剖面示意图；

图3是根据本申请实施方式的形成栅缝隙的工艺俯视示意图；

图4A至图4C是根据本申请另一实施方式的三维存储器的制备方法的工艺剖面示意图；以及

图5A至图5B是根据本申请另一实施方式的三维存储器的制备方法的工艺剖面示意图。

具体实施方式

为了更好地理解本申请，将参考附图对本申请的各个方面做出更详细的说明。应理解，这些详细说明只是对本申请的示例性实施方式的描述，而非以任何方式限制本申请的范围。

本文使用的术语是为了描述特定示例性实施方式的目的，并且不意在进行限制。当在本说明书中使用时，术语“包含”、“包含有”、“包括”和/或“包括有”表示存在所述特征、整体、元件、部件和/或它们的组合，但是并不排除一个或多个其它特征、整体、元件、部件和/或它们的组合的存在性。

本文参考示例性实施方式的示意图来进行描述。本文公开的示例性实施方式不应被解释为限于示出的具体形状和尺寸，而是包括能够实现相同功能的各种等效结构以及由例如制造时产生的形状和尺寸偏差。附图中所示的位置本质上是示意性的，而非旨在对各部件的位置进行限制。

除非另有限定，否则本文使用的所有术语(包括技术术语和科学术语)具有与本公开所属技术领域的普通技术人员的通常理解相同的含义。诸如常用词典中定义的术语应被解释为具有与其在相关领域的语境下的含义一致的含义，并且将不以理想化或过度正式的意义来解释，除非本文明确地如此定义。

本申请提供了一种三维存储器的制备方法1000。图1是根据本申 请实施方式的三维存储器的制备方法1000的流程图。如图1所示，三维存储器的制备方法1000包括如下步骤：

S110，在衬底上形成第一叠层结构；

S120，形成贯穿第一叠层结构的底部选择栅切口，并在底部选择栅切口内形成第一牺牲层；

S130，形成覆盖第一牺牲层和第一叠层结构的第二叠层结构，其中，第一叠层结构和第二叠层结构均包括交替叠置的电介质层和栅极牺牲层；

S140，将第一牺牲层替换为第一导电层以及将栅极牺牲层替换为栅极导电层；

S150，从第一叠层结构的远离第二叠层结构的一侧，形成暴露第一导电层的沟槽；以及

S160，经由沟槽，将第一导电层替换为绝缘层。

应理解的是，制备方法1000中所示的步骤不是排它性的，还可以在所示步骤中的任何步骤之前、之后或之间执行其它步骤。此外，所述步骤中的一些步骤可以是同时地执行的或者可以是按照不同于图1所示的顺序执行的。图2A至图2O是根据本申请实施方式的三维存储器的制备方法1000的工艺剖面示意图。图3是根据本申请实施方式的形成栅缝隙的俯视示意图。下面结合图2A至图2O以及图3进一步描述上述的步骤S110至S160。

S110，在衬底上形成第一叠层结构。

在步骤S110中，衬底110(参考图2A)可例如包括硅(例如单晶硅、多晶硅)、硅锗(SiGe)、锗(Ge)、绝缘体上硅(SOI)、绝缘体上锗(GOI)、砷化镓(GaAs)、氮化镓(GaN)、碳化硅(SiC)、玻璃、III-V族化合物半导体或者其任意组合的半导体材料。示例性地，衬底110可用于为在其上形成的结构诸如第一叠层结构120、第二叠层结构140(参考图2D)以及沟道结构160(参考图2E)等提供机械支撑。

在一些实施方式中，如图2A所示，衬底110可包括硅基底111 和依次位于硅基底111上的第一氧化硅层112、第一多晶硅层113以及第二氧化硅层114。示例性地，在硅基底111上形成第一氧化硅层112、第一多晶硅层113以及第二氧化硅层114的方法可包括但不限于化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)、热氧化或者其任意组合。在后续工艺过程中，衬底110可被去除。示例性地，通过在硅基底111上设置第一氧化硅层112、第一多晶硅层113以及第二氧化硅层114可有利于在去除衬底110的工艺过程中控制去除工艺(例如刻蚀工艺)的均匀性。

在该步骤中，第一叠层结构120可包括在垂直或者大致垂直于衬底110的方向上交替叠置的多个电介质层(例如，第一电介质层121)和多个栅极牺牲层(例如，第一栅极牺牲层122)。示例性地，第一叠层结构120的远离衬底110的表面可为第一电介质层121的表面。示例性地，第一叠层结构120的形成方法可包括诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺。示例性地，可通过控制第一介质层121和第一栅极牺牲层122的数量使得第一叠层结构120中的位于远离衬底110的一侧的第一栅极牺牲层122暴露出来。示例性地，第一叠层结构120中可包括至少一个第一栅极牺牲层122，第一栅极牺牲层122可在后续工艺过程中被第一栅极导电层代替，并可作为例如选择晶体管的栅极。

在一些实施方式中，第一栅极牺牲层122可被去除以形成牺牲间隙，在去除第一栅极牺牲层122的工艺过程中，第一电介质层121和第一栅极牺牲层122可具有不同的刻蚀选择比。可选地，第一电介质层121的材料可例如包括氧化硅，第一栅极牺牲层122的材料可例如包括氮化硅。

在一些实施方式中，在衬底110上形成第一叠层结构120之前，可在衬底110(例如，第二氧化硅层114)上形成第二多晶硅层115，使得第二多晶硅层115位于第一叠层结构120和衬底110之间。在其它的实施方式中，第一叠层结构120可直接形成于衬底110上，使得衬底110和第一叠层结构120之间不包括第二多晶硅层115，本申请对此不做具体地限定。

S120，形成贯穿第一叠层结构的底部选择栅切口，并在底部选择 栅切口内形成第一牺牲层。

在步骤S120中，如图2B所示，可采用光刻和刻蚀工艺(例如湿法或者干法刻蚀工艺)在预定区域内形成贯穿第一叠层结构120的底部选择栅切口131。底部选择栅切口131可沿平行或者大致平行于衬底110的第一方向(例如垂直或者大致垂直于图2B示出的底部选择栅切口131剖面的方向)延伸(参考图3)，以使位于底部选择栅切口131两侧的第一栅极牺牲层122分开，从而使得后续工艺中形成的位于底部选择栅切口131两侧的第一栅极导电层143分开。在该步骤中，可采用诸如CVD、PVD、ALD或其任何组合的薄膜沉积工艺在底部选择栅切口131内形成第一牺牲层132。可选地，在形成第一牺牲层132的工艺过程中，可使第一牺牲层132覆盖于第一叠层结构120的第一电介质层121的表面。可选地，可采用例如机械化学抛光(CMP)工艺，去除第一牺牲层132的位于第一叠层结构120表面的部分，从而使得第一叠层结构120中的第一电介质层121再次暴露，如图2C所示。换言之，可去除第一牺牲层132的一部分，使得第一牺牲层132保留于底部选择栅切口131内。需要说明的是，在形成第一牺牲层132的工艺过程中，可例如通过控制薄膜沉积工艺使第一牺牲层132仅形成于底部选择栅切口131内而不形成于第一叠层结构120的表面，本申请对此不做具体地限定。

在一些实施方式中，第一牺牲层132可选用与第一叠层结构120中的第一栅极牺牲层122相同材料例如氮化硅制备。

S130，形成覆盖第一牺牲层和第一叠层结构的第二叠层结构，其 中，第一叠层结构和第二叠层结构均包括交替叠置的电介质层和栅极 牺牲层。

在步骤S130中，如图2D所示，第二叠层结构140可形成于第一叠层结构120的远离衬底110的一侧，并覆盖第一牺牲层132和第一叠层结构120。与第一叠层结构120相似，第二叠层结构140可包括 在垂直或者大致垂直于衬底110方向上交替叠置的多个栅极牺牲层(例如第二栅极牺牲层142)和多个电介质层(例如第二电介质层141)。可选地，第二叠层结构140中的第二电介质层141和第二栅极牺牲层142可分别选用与第一叠层结构120中的第一电介质层121和第一栅极牺牲层122相同的材料制备。可选地，第二叠层结构140可采用与第一叠层结构120相似的工艺形成。第二叠层结构140中第二电介质层141和第二栅极牺牲层142的堆叠层数可例如为8层、32层、64层、128层等。可根据实际存储需求来设计第一叠层结构120和/第二叠层结构140的堆叠层数及堆叠高度，本申请对此不做具体地限定。第二栅极牺牲层142可在后续工艺过程中被第二栅极导电层代替，并可例如作为存储单元的栅极。

在一些实施方式中，在形成第二叠层结构140的工艺过程中，可先形成覆盖于第一叠层结构141和第一牺牲层132的第二栅极牺牲层142，然后在第二栅极牺牲层142上交替形成第二电介质层141和第二栅极牺牲层142。换言之，第一牺牲层132与第二叠层结构140中的第二栅极牺牲层142相接触。如上文描述的那样，第一叠层结构120和第二叠层结构140可包括连续交替叠层的电介质层(例如，第一电介质层121和第二电介质层141)和栅极牺牲层(例如，第一栅极牺牲层141和第二栅极牺牲层142)。

S140，将第一牺牲层替换为第一导电层以及将栅极牺牲层替换为 栅极导电层。

在步骤S140的一些实施方式中，如图2E所示，可采用光刻和刻蚀工艺(例如湿法或者干法刻蚀工艺)在预定区域内形成贯穿(例如，依次贯穿)第二叠层结构140和第一叠层结构120的栅缝隙151。可选地，栅缝隙151可延伸至例如衬底110的第一多晶硅层113中。栅缝隙151可沿平行或者大致平行于衬底110的第一方向(例如垂直或者大致垂直于图2E示出的栅缝隙151剖面的方向)延伸，以将第一叠层结构120、第二叠层结构140以及形成于两者中的多个沟道结构160分割为存储块。(参考图3)。

在一些实施方式中，沟道结构160贯穿(例如，依次贯穿)第二叠层结构140和第一叠层结构120，并沿朝向衬底110的方向例如垂直于衬底110的方向延伸至衬底110的第一多晶硅层113中。示例性地，沟道结构160可例如具有圆柱体、圆台体或者棱柱体等的大致轮廓形状。沟道结构160可例如包括由外向内依次设置的功能层162和沟道层161的外壁结构。可选地，功能层162可例如包括由外向内依次设置的电荷阻挡层1621、电荷捕获层1622和隧穿层1623。电荷阻挡层1621、电荷捕获层1622和隧穿层1623的材料可依次包括例如氧化硅、氮化硅和氧化硅，进而形成具有ONO结构的功能层162。沟道层161的材料可包括例如硅(诸如非晶硅、多晶硅、单晶硅)等半导体材料。示例性地，多个沟道结构160可在平行于衬底110的平面上成行(例如，交错成行)排列(参考图3)。

在一些实施方式中，沟道结构160可例如在形成栅缝隙151之前形成。示例性地，沟道结构160可采用光刻和蚀刻工艺(例如干法或者湿法刻蚀工艺)以及薄膜沉积工艺形成。示例性地，首先可采用光刻和刻蚀工艺形成贯穿(例如，依次贯穿)第二叠层结构140和第一叠层结构120并延伸至例如第一栅极牺牲层113中的沟道孔。进一步地，可采用诸如CVD、PVD、ALD或者其任意组合的薄膜沉积工艺，在沟道孔的内壁依次形成包括电荷阻挡层1621、电荷捕获层1622和隧穿层1623的功能层162以及沟道层161。可选地，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺，在形成有功能层162和沟道层161的沟道孔内填充例如氧化硅的电介质材料。

在一些实施方式中，沟道结构160还可包括位于其远离衬底110的端部的沟道插塞163。沟道插塞163可采用例如与沟道层161相同的半导体材料制备并与沟道层161相接触。沟道插塞163可起到例如沟道结构160的漏极的作用。可以理解的是，沟道结构160中功能层162和沟道层161与例如第二叠层结构140中每个第二栅极牺牲层142(即后续形成的第二栅极导电层)对应的部分以及该第二栅极牺牲层的一部分142共同形成存储单元。

在一些实施方式中，在形成沟道结构160之后，可形成覆盖沟道 结构160的远离衬底110的端面和第二叠层结构140的远离衬底110的表面的第一绝缘层116。示例性地，栅缝隙151可贯穿(例如，依次贯穿)第一绝缘层116、第二叠层结构140以及第一叠层结构120。

在一些实施方式中，台阶结构(未示出)可形成于例如第二叠层结构140和第一叠层结构120的边缘，并且可通过对交替叠置的多个电介质层(例如第一电介质层121和第二电介质层141)和多个牺牲层(例如第一栅极牺牲层141和第二栅极牺牲层142)执行多次“修整-刻蚀(trim-etch)”循环工艺而形成。可选地，台阶结构的远离衬底110的一侧可填充有至少一种绝缘材料117，例如氧化硅、氮化硅、氮氧化硅或者其任意组合。可选地，第一绝缘层116可覆盖于绝缘材料117的远离衬底110的表面。

在一些实施方式中，虚设沟道结构164在台阶结构对应的区域贯穿至少部分第二叠层结构140和/或第一叠层结构120，并沿朝向衬底110的方向例如垂直于衬底110的方向延伸至例如衬底110的第一多晶硅层113中。示例性地，虚设沟道结构164可与沟道结构160具有相似的轮廓形状以及内部结构，并且形成虚设沟道结构164的工艺方法也与形成沟道结构160的工艺方法相似。作为一种选择，在形成虚设沟道孔之后，可采用诸如CVD、PVD、ALD或其任何组合薄膜沉积工艺在虚设沟道孔内直接填充至少一种绝缘材料。示例性地，虚设沟道孔内可例如填充有氧化硅。虚设沟道结构164的作用包括但不限于提供机械支撑或者负载平衡。

在一些实施方式中，图3示出了形成栅缝隙151-1和151-2后的半导体结构的俯视示意图，其中，图2E为沿着图3中的剖面线I-I’截取的半导体结构的剖面示意图。示例性地，可例如通过掩膜设计并采用光刻和刻蚀工艺(例如湿法或者干法刻蚀工艺)在预定区域内同步地形成多个栅缝隙(例如，151-1和151-2)。栅缝隙151-1和151-2可例如相互平行或者大致平行地延伸。需要说明的是，与多个栅缝隙151-1和151-2相似，可例如通过掩膜设计使在步骤S120中同步地形成多个底部选择栅切口(例如，131-1至131-3)。并可采用例如薄膜沉积工艺在多个底部选择栅切口内分别形成多个第一牺牲层(例如， 132-1至132-3)，底部选择栅切口131-1至131-3在相邻的栅缝隙151-1和151-2之间平行或大致平行地延伸。需要说明的是，图3中示出的相邻的栅缝隙151-1和151-2之间的底部选择栅切口的数量仅为示例性地。可选地，相邻的栅缝隙151-1和151-2之间的底部选择栅切口的数量可大于或者等于2。

在步骤S140的一些实施方式中，参考图3，可采用例如湿法刻蚀工艺经由栅缝隙151-1和151-2去除第二叠层结构140中的第二栅极牺牲层142、第一叠层结构120中的第一栅极牺牲层122以及第一牺牲层132。在去除上述结构的工艺过程中，在相邻的栅缝隙151-1和151-2之间包括大于两个(例如，三个)第一牺牲层132-1至132-3的情况下，刻蚀材料(例如，刻蚀液)可经由去除第一牺牲层132-1和/或132-3后形成的间隙，去除底部选择栅切口131-1和131-3之间的第一栅极牺牲层122。可选地，在第一栅极牺牲层122、第二栅极牺牲层142以及第一牺牲层132的材料相同的情况下，可采用相同的刻蚀材料(例如，刻蚀液)在同一次工艺过程中去除上述结构。经上述工艺处理后，第一栅极牺牲层122、第二栅极牺牲层142以及第一牺牲层132的空间内形成牺牲间隙(未示出)。

在该步骤中的一些实施方式中，如图2F所示，在形成牺牲间隙之后，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在牺牲间隙与去除的第一栅极牺牲层122对应的空间内形成第一栅极导电层123，在牺牲间隙与去除的第二栅极牺牲层142对应的空间内形成第二栅极导电层143以及在牺牲间隙与去除的第一牺牲层132对应的空间内形成第一导电层133。可选地，第一栅极导电层123、第二栅极导电层143以及第一导电层133的材料可包括诸如钨、钴、铜、铝、掺杂的多晶硅、硅化物或者其任意组合的导电材料。可选地，在第一栅极导电层123、第二栅极导电层143以及第一导电层133材料相同的情况下，可在同一次工艺过程中去除上述结构，采用如上文描述的工艺方法将第一栅极牺牲层122替换为第一栅极导电层123以及将第二栅极牺牲层142替换为第二栅极导电层143可被称为“栅极替代”工艺。可以理解的是，在该步骤中，还可采用本领域已知的其他 工艺方法将第一牺牲层132替换为第一导电层133、将第一栅极牺牲层122替换为第一栅极导电层123以及将第二栅极牺牲层142替换为第二栅极导电层143，本申请对此不做具体地限定。

在一些实施方式中，经上述工艺处理后，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在栅缝隙151的内壁(例如，栅缝隙151的侧壁和底部)形成第二绝缘层152。可选地，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在形成有第二绝缘层152的栅缝隙151内填充导电材料153，以形成栅缝隙结构150。可选地，第二绝缘层152的材料可例如包括氧化硅、氮化硅、氮氧化硅或者其任意组合。导电材料153可例如包括钨、钴、铜、铝、掺杂的多晶硅或者其任意组合。

在一些实施方式中，如图2G所示，导电触点171可从第一绝缘层116的远离衬底110的表面沿朝向衬底110的方向例如垂直于衬底110的方向延伸至例如第二多晶硅层115的表面。示例性地，导电触点171可用于传递电信号或者用于实现与外部电路信号之间的交互。可选地，导电触点171的材料可包括诸如钨、钴、铜、铝或者掺杂的多晶硅等导电材料。

在一些实施方式中，三维存储器的制备方法100可包括使沟道结构160中的沟道层161与有源层(例如，半导体层172)电连接的步骤。示例性，如图2H所示，可采用例如CMP工艺、湿法刻蚀工艺、干法刻蚀工艺去除(例如，依次去除)衬底110中的硅基底111、第一氧化硅层112、第一多晶硅层113以及第二氧化硅层114。在衬底110包括多层结构的情况下，第一氧化硅层112可例如作为去除硅基底111的停止层，第一多晶硅层113可例如作为去除第一氧化硅层112的停止层，第二氧化硅层114可例如作为去除第一多晶硅层113的停止层，从而有利于控制去除工艺(例如，刻蚀工艺)的均匀性。经上述工艺处理后，可使得例如沟道结构160的延伸至衬底110中的部分、栅缝隙结构150的延伸至衬底110的部分以及虚设沟道结构164的延伸至衬底中的部分暴露出来。

在一些实施方式中，在去除衬底110之后，可采用光刻和刻蚀工 艺(例如干法或者湿法刻蚀工艺)去除沟道结构160的暴露部分中的功能层162，使得沟道层161的一部分暴露出来。可选地，第二多晶硅层115可作为去除沟道结构160的暴露部分中的功能层162的停止层。进一步地，如图2I所示，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，形成与沟道层161的暴露部分相接触的半导体层172，以实现沟道层161与半导体层172电连接。可选地，在形成半导体层172的工艺过程中，可使得半导体层172覆盖于虚设沟道结构164的暴露部分、栅缝隙结构150的暴露部分以及第一叠层结构120的远离第二叠层结构140的一侧(例如，第二多晶硅层115的表面)。需要说明的是，多个沟道结构160中的至少部分沟道层161可与半导体层172相接触，从而使得多个沟道结构160中的沟道层161与半导体层172电连接。示例性地，半导体层172可作为多个沟道结构160的有源层。需要说明的是，半导体层172可大致位于被去除的衬底110的空间处。

S150，从第一叠层结构的远离第二叠层结构的一侧，形成暴露第 一导电层的沟槽。

在步骤S150中，如图2J所示，可采用光刻和刻蚀工艺(例如湿法和干法刻蚀工艺)从第一叠层结构120的远离第二叠层结构140的一侧形成贯穿例如半导体层172并暴露第一导电层133的沟槽173。可选地，沟槽173可沿第一方向(例如垂直或者大致垂直于图2J示出的沟槽173剖面的方向)延伸，本申请对沟槽173在第一方向延伸的长度不做具体地限定。可选地，在第一叠层结构120靠近半导体层172的一侧包括第二多晶硅层115的情况下，沟槽173可贯穿半导体层172和多晶硅层115。

在一些实施方式中，在平行或者大致平行于半导体层172并与上文所述的第一方向交叉(例如，垂直)的第二方向上，沟槽173的宽度可大于第一导电层133的宽度。示例性地，在刻蚀沟槽173的工艺过程中，沟槽173的宽度大于第一导电层133的宽度的部分对应于第一叠层结构120的第一电介质层121，第一电介质层121可作为刻蚀 沟槽173的停止层，有利于控制形成沟槽173的工艺。然而本申请对沟槽173的宽度不做具体地限定。在该步骤中，在上述第二方向上，沟槽173的宽度可等于或者小于第一导电层133的宽度，只要满足沟槽173能够使得第一导电层133暴露出来均在本申请的保护范围内。

S160，经由沟槽，将第一导电层替换为绝缘层。

在步骤S160的一些实施方式中，如图2K所示，可采用例如干法刻蚀工艺经由沟槽173，去除第一导电层133，使步骤S120中形成的底部选择栅切口131恢复为未填充材料的状态。可选地，在去除第一导电层133的工艺过程中，可例如在同一次刻蚀工艺中去除与第一导电层133相接触的第二栅极导电层143的一部分，以形成包括底部选择栅切口131的填充间隙134。示例性地，在采用干法刻蚀去除第一导电层133的情况下，位于第二栅极导电层143上方的第二电介质层141可作为去除第二栅极导电层143与第一导电层133对应部分的停止层。示例性地，如图2L所示，可在形成填充间隙134之后，对暴露于填充间隙134的例如第一栅极导电层123和第二栅极导电层143的端部回刻，从而使暴露于填充间隙134的例如第一栅极导电层123和第二栅极导电层143相对于填充间隙134的侧壁形成凹槽。

在该步骤的一些实施方式中，如图2M所示，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在填充间隙134内形成绝缘层(例如，第三绝缘层135)。可选地，第三绝缘层135的材料可包括但不限于氧化硅、氮化硅、氮氧化硅或者其任意组合。经上述工艺处理后，填充间隙134内的第三绝缘层135可使位于其两侧的例如第一栅极导电层123和至少部分第二栅极导电层143电隔离。可以理解的是，在该步骤中，还可采用本领域已知的其他工艺方法将第一导电层133替换为第三绝缘层135，本申请对此不做具体地限定。

在一些实施方式中，第一导电层133(参考图2J)与沟槽173可至少部分对准，例如，第一导电层133的对称轴与沟槽173的对称轴可非共线设置。如上文描述的那样，沟槽173可例如用作刻蚀材料(例如，刻蚀液)的通道，在第一导电层133与沟槽173不精确地对准的 情况下，刻蚀材料(例如，刻蚀液)也能够将第一导电层133去除，有利于应对沟槽173与第一导电层133的套刻偏差(OVL)问题。

在一些实施方式中，可在填充间隙134内形成第三绝缘层135的工艺过程中，将用于形成第三绝缘层134的绝缘材料填充于沟槽173内。可以理解的是，还可采用分步薄膜沉积的工艺分别在填充间隙134和沟槽173内填充绝缘材料，本申请对此不做具体地限定，可选地，在沟槽173内填充绝缘材料的工艺过程中，可使该绝缘材料覆盖于半导体层172的远离第一叠层结构120的一侧，从而有利于兼容后段制程工艺。

在一些实施方式中，三维存储器的制备方法1000还包括后段制程工艺的步骤。示例性地，如图2N所示，可采用光刻和刻蚀工艺(例如干法或者湿法刻蚀工艺)形成贯穿例如半导体层172和第二多晶硅层115的第一开口181，使得导电触点171暴露出来。示例性地，在形成第一开口181之后，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在第一开口181的侧壁形成侧壁结构182。侧壁结构182的材料可包括氧化硅、氮化硅、氮氧化硅或者其任意组合。示例性地，如图2O所示，可采用光刻和刻蚀工艺(例如干法或湿法刻蚀工艺)形成暴露半导体层172的第二开口183。示例性地，在形成第二开口183之后，可采用CVD、PVD、ALD或其任何组合等薄膜沉积工艺，在形成有侧壁结构182的第一开口182内形成第一焊盘结构184，在第二开口183内形成第二焊盘结构185。第一焊盘结构184和/或第二焊盘结构185的材料可包括诸如钨、铝、铜或者其任意组合的导电材料。示例性地，第一焊盘结构184可用于与导电触点171电连接，例如用于传递来自外部电路(未示出)的电信号。第二焊盘结构185与半导体层172电连接，例如用作半导体层172与外部电路(未示出)的电连接结构。需要说明的是，由于图2O仅示出了经上述工艺处理后的三维存储器的一部分，第一焊盘结构184和第二焊盘结构185可在未示出的部分中分开，从而使第一焊盘结构184和第二焊盘结构185电隔离并用于实现其各自的功能。

图4A至图4C示出了本申请另一实施方式的沟道结构160中的沟 道层161与有源层(例如，半导体材料层192)电连接的工艺方法。出于简洁的目的，与上文中所述的步骤相同的方法以及形成的结构本申请在此不再赘述。

在一些实施方式中，如图4A所示，衬底110可例如包括硅基底111和位于硅基底111上的衬底牺牲层191。示例性地，沟道结构160可沿朝向衬底110的方向例如沿垂于衬底110的方向穿过衬底牺牲层191并延伸至硅基底111中。可选地，衬底牺牲层191的材料可例如包括多晶硅。在S140的一些实施方式中，栅缝隙151可例如延伸至衬底牺牲层191的表面。在S150的一些实施方式中，如图4B所示，可经由栅缝隙151去除衬底牺牲层191以及沟道结构160中的功能层162与衬底牺牲层191对应的部分，使得沟道层161与衬底牺牲层191对应的部分暴露。进一步地，可采用诸如CVD、PVD、ALD或其任何组合等薄膜沉积工艺在去除衬底牺牲层191后形成的空间内形成半导体材料层192，使得半导体材料层192与沟道层161的一部分相接触，从而使的半导体材料层192与沟道层161电连接。

在S160的一些实施方式中，如图4C所示，可采用光刻和刻蚀工艺(例如湿法和干法刻蚀工艺)从第一叠层结构120的远离第二叠层结构140的一侧形成贯穿例如硅基底111和半导体材料层192的沟槽173。示例性地，沟槽173可用于将第一导电层133替换为第三绝缘层135，以形成底部选择栅切口结构。

图5A至图5B示出了本申请另一实施方式的沟道结构160中的沟道层161与有源层(例如，衬底110)电连接的工艺方法。出于简洁的目的，与上文中所述的步骤相同的方法以及形成的结构本申请在此不再赘述。

在一些实施方式中，如图5A所示，衬底110可包括上文所述的任何合适的半导体材料。示例性地，沟道结构160可沿朝向衬底110的方向例如沿垂于衬底110的方向延伸至衬底110中。沟道结构160可例如包括位于靠近衬底110的外延层164。可选地，外延层164距离衬底110的高度可大于至少一个第一栅极牺牲层122所在的高度。功能层162位于沟道孔的侧壁和外延层164的表面，并在位于外延层 164表面的部分处具有缺口。沟道层161延伸至该缺口内并与外延层164相接触，使得沟道层161通过外延层164与衬底110电连接。可选地，栅缝隙151可例如延伸至衬底110中。

在S160的一些实施方式中，如图5B所示，可采用光刻和刻蚀工艺(例如湿法和干法刻蚀工艺)从第一叠层结构120的远离第二叠层结构140的一侧形成贯穿例如衬底110的沟槽173。示例性地，沟槽173可用于将第一导电层133替换为第三绝缘层135，以形成底部选择栅切口结构。

在一些相关技术中，在形成底部选择栅切口后，通常在底部选择栅切口结构内填充电介质材料，以将位于其两侧的栅极牺牲层(即后续替换后的栅极导电层)电隔离。发明人发现，在相邻的栅缝隙之间具有大于或者等于两个底部选择栅切口的情况下(参考图3)，在经由栅缝隙将栅极牺牲层替换为栅极导电层的工艺过程中，由于底部选择栅切口内填充的电介质材料的阻挡作用，难以将两个底部选择栅切口之间的栅极牺牲层替换为栅极导电层。

根据本申请一些实施方式提供的三维存储器的制备方法，通过在底部选择栅切口内先形成第一牺牲层，并在“栅极替代”工艺过程中经由去除第一牺牲层后形成的间隙，将两个底部选择栅切口之间的栅极牺牲层替换为栅极导电层，有利于在相邻的栅缝隙之间具有多个底部选择栅切口的情况下提高工艺兼容性和可行性。

以上描述仅为本申请的较佳实施方式以及对所运用技术原理的说明。本领域技术人员应当理解，本申请中所涉及的发明范围，并不限于上述技术特征的特定组合而成的技术方案，同时也应涵盖在不脱离所述发明构思的情况下，由上述技术特征或其等同特征进行任意组合而形成的其它技术方案。例如上述特征与本申请中公开的(但不限于)具有类似功能的技术特征进行互相替换而形成的技术方案。

Claims (20)

1. 一种三维存储器的制备方法，其特征在于，包括：

   在衬底上形成第一叠层结构；

   形成贯穿所述第一叠层结构的底部选择栅切口，并在所述底部选择栅切口内形成第一牺牲层；

   形成覆盖所述第一牺牲层和所述第一叠层结构的第二叠层结构，其中，所述第一叠层结构和第二叠层结构均包括交替叠置的电介质层和栅极牺牲层；

   将所述第一牺牲层替换为第一导电层以及将所述栅极牺牲层替换为栅极导电层；

   从所述第一叠层结构的远离所述第二叠层结构的一侧，形成暴露所述第一导电层的沟槽；以及

   经由所述沟槽，将所述第一导电层替换为绝缘层。
2. 根据权利要求1所述的制备方法，其特征在于，将所述第一牺牲层替换为第一导电层以及将所述栅极牺牲层替换为栅极导电层的步骤包括：

   形成贯穿所述第二叠层结构和所述第一叠层结构的栅缝隙；以及

   经由所述栅缝隙，将所述第一牺牲层替换为第一导电层以及将所述栅极牺牲层替换为栅极导电层
3. 根据权利要求2所述的制备方法，其特征在于，多个所述栅缝隙沿平行于所述衬底的第一方向延伸，并且沿所述第一方向延伸的至少两个所述底部选择栅切口位于相邻的所述栅缝隙之间。
4. 根据权利要求2所述的制备方法，其特征在于，经由所述栅缝隙，将所述第一牺牲层替换为第一导电层以及将所述栅极牺牲层替换为栅极导电层的步骤包括：

   经由所述栅缝隙，去除所述第一牺牲层和所述栅极牺牲层以形成 牺牲间隙；以及

   在所述牺牲间隙与所述第一牺牲层对应的部分内形成所述第一导电层以及在所述牺牲间隙与所述栅极牺牲层对应的部分内形成所述栅极导电层。
5. 根据权利要求1或4所述的制备方法，其特征在于，所述栅极牺牲层和所述第一牺牲层的材料相同。
6. 根据权利要求1或4所述的制备方法，其特征在于，所述栅极导电层和所述第一导电层的材料相同。
7. 根据权利要求1所述的制备方法，其特征在于，所述沟槽与所述第一导电层至少部分对准。
8. 根据权利要求3所述的制备方法，其特征在于，在平行于所述衬底并与所述第一方向交叉的第二方向上，所述沟槽的宽度大于所述第一导电层的宽度。
9. 根据权利要求1所述的制备方法，其特征在于，所述制备方法还包括：形成贯穿所述第二叠层结构和所述第一叠层结构的沟道结构，所述沟道结构包括延伸至所述衬底中的功能层和沟道层。
10. 根据权利要求9所述的制备方法，其特征在于，从所述第一叠层结构的远离所述第二叠层结构的一侧，形成暴露所述第一导电层的沟槽的步骤之前，所述制备方法包括：

    去除所述衬底和所述功能层的延伸至所述衬底中的部分，以暴露部分所述沟道层；

    形成与所述沟道层的暴露部分相接触的半导体层，其中，所述沟槽贯穿所述半导体层的与所述第一导电层对应的部分。
11. 根据权利要求9所述的制备方法，其特征在于，形成贯穿所述第二叠层结构和所述第一叠层结构的沟道结构的步骤包括：

    使所述沟道结构延伸至所述衬底中的部分所述沟道层与所述衬底相接触，其中，所述沟槽贯穿所述衬底的与所述第一导电层对应的部分。
12. 根据权利要求1所述的制备方法，其特征在于，经由所述沟槽，将所述第一导电层替换为绝缘层的步骤包括：

    在将所述第一导电层替换为所述绝缘层的同时，将绝缘材料填充于所述沟槽内。
13. 根据权利要求1所述的制备方法，其特征在于，经由所述沟槽，将所述第一导电层替换为绝缘层的步骤包括：

    经由所述沟槽，去除所述第一导电层；

    去除与所述第一导电层相接触的所述栅极导电层的一部分，以形成填充间隙；以及

    在所述填充间隙内形成所述绝缘层。
14. 根据权利要求13所述的制备方法，其特征在于，去除与所述第一导电层相接触的栅极导电层的一部分，以形成填充间隙的步骤之后，所述制备方法还包括：

    去除所述导电层的、暴露于所述填充间隙的一部分。
15. 一种三维存储器，其特征在于，包括：

    有源层；

    叠层结构，包括依次位于所述有源层上的第一叠层结构和第二叠层结构；

    底部选择栅切口结构，贯穿所述第一叠层结构；以及

    沟槽结构，贯穿所述有源层并与所述底部选择栅切口结构相接触。
16. 根据权利要求15所述的三维存储器，其特征在于，所述三维存储器还包括栅缝隙结构，多个所述栅缝隙结构沿所述有源层的第一方向延伸，并且沿平行于所述第一方向延伸的至少两个所述底部选择栅切口结构位于相邻的所述栅缝隙结构之间。
17. 根据权利要求15所述的三维存储器，其特征在于，所述三维存储器还包括贯穿所述第二叠层结构和所述第一叠层结构的沟道结构，所述沟道结构包括延伸至所述有源层并与所述有源层相接触的沟道层。
18. 根据权利要求17所述的三维存储器，其特征在于，在平行于所述有源层并与所述第一方向交叉的第二方向上，所述沟槽结构的宽度大于所述底部选择栅切口结构的宽度。
19. 根据权利要求15所述的三维存储器，其特征在于，所述沟槽结构的材料包括电介质材料。
20. 根据权利要求15所述的三维存储器，其特征在于，所述沟槽结构和所述底部选择栅切口结构至少部分对准。

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