CN112768467B - 一种三维存储器及其制作方法 - Google Patents

Abstract

本发明提供一种三维存储器及其制作方法，该方法包括以下步骤：提供一基底；形成底部沟槽；形成第二叠层结构，并形成绝缘连接结构；形成区块间栅线缝隙，其第一部分在贯穿第二叠层结构且与绝缘连接结构部分重叠，其第二部分与第一部分相邻设置且在贯穿第二叠层结构及第一叠层结构。本发明预先形成贯穿第一叠层结构的底部沟槽，并在底部沟槽中依次填充保护层与沟槽牺牲层，再形成贯穿第二叠层结构且垂直投影位于底部沟槽内的绝缘连接结构，其中，沟槽牺牲层可以作为虚设孔和栅线缝隙刻蚀的停止层，避免绝缘连接结构与栅线缝隙重叠区域在栅线缝隙刻蚀时被刨削过深，从而减少或避免底部绝缘连接结构与栅线缝隙重叠区域出现结构缺陷或脆弱点。

Description

一种三维存储器及其制作方法

技术领域

本发明属于半导体集成电路技术领域，涉及一种三维存储器及其制作方法。

背景技术

三维存储器包括3D NOR(3D或非)闪存和3D NAND(3D与非)闪存。在3D NOR闪存中，存储单元在位线和地线之间并联排列，而在3D NAND闪存中，存储单元在位线和地线之间串列排列。3D NAND闪存具有较低的读取速度，但是却具有较高的写入速度，适合用于存储数据，其优点在于体积小、容量大。

闪存器件根据电荷存储层的形状划分包括一种硅-氧化物-氮化物-氧化物(SONO)器件，SONO型闪存器件具有较高的可靠性，并能够以较低的电压执行编程和擦除操作，且SONO型闪存器件具有很薄的单元，便于制造。SONO刻蚀是SONO型闪存器件制作中一个很重要的工艺步骤，具体为：沟道孔的侧壁和底部形成有SONO堆叠结构层，通过SONO刻蚀步骤刻蚀去除位于沟道孔底部的SONO堆叠结构层，以暴露出硅外延层。SONO刻蚀形貌决定沟道孔上下连接的结构的功能以及影响良率大小，因此在3D NAND工艺中是非常重要的步骤。

然而，随着3D Nand层数增加，SONO刻蚀也开始面临较大的挑战。目前，出现一种新的闪存器件，其不采用SONO型闪存器件从沟道结构底部引出沟道层的方式，而是从沟道结构侧面引出沟道层，可以避免3D Nand由于层数增加带来的SONO Etch的挑战。

另外，随着3D Nand层数增加，局域应力(Local Stress)的挑战越来越大，将栅线缝隙(GLS)设置成间断的方案可以使得整个芯片(Die)连接成为一个整体，很好的解决应力的问题，其中，位于区块间的栅线缝隙的间断处需要设置绝缘连接结构以实现区块间的隔离。

但是，采用断续设置的栅线缝隙结合侧面引出沟道层的方案存在如下挑战：栅线缝隙与绝缘连接结构重叠的区域由于刻蚀速率较快，刨削深度大于非重叠区域，例如到达牺牲层下方，会导致牺牲层(其位置用于形成沟道侧面引出层)去除过程中，牺牲层下方的层也被部分去除，从而形成结构缺陷，甚至导致膜层剥离。

因此，如何提供一种新的存储器及其制作方法，以减少或避免连接结构与栅线缝隙重叠区域的结构缺陷，成为本领域技术人员亟待解决的一个重要技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器及其制作方法，用于解决现有技术中栅线缝隙与绝缘连接结构连接处存在结构缺陷的问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器的制作方法，包括以下步骤：

提供一基底，所述基底自下而上设有第一半导体层、牺牲半导体层、第二半导体层及第一叠层结构；

形成底部沟槽，并依次形成沟槽保护层及沟槽牺牲层于所述底部沟槽中，所述底部沟槽在垂直方向上贯穿所述第一叠层结构；

形成第二叠层结构于所述第一叠层结构上，并形成虚设孔于所述第二叠层结构中，所述虚设孔在所述基底上的垂直投影位于所述底部沟槽内，且所述虚设孔贯穿所述第二叠层结构；

形成绝缘连接结构于所述虚设孔中；

形成区块间栅线缝隙，所述区块间栅线缝隙包括在垂直方向上贯穿所述第二叠层结构且与所述绝缘连接结构部分重叠的第一部分，并包括与所述第一部分相邻设置且在垂直方向上贯穿所述第二叠层结构及所述第一叠层结构的第二部分。

可选地，还包括形成垂直沟道结构的步骤：

形成沟道孔，所述沟道孔在垂直方向上贯穿所述第二叠层结构和所述第一叠层结构，并延伸至所述第一半导体层内；

依次形成存储叠层及沟道层于所述沟道孔的侧壁及底部。

可选地，所述第二部分贯穿所述第二半导体层。

可选地，形成缝隙保护层于所述区块间栅线缝隙的侧壁及底部；

刻蚀位于所述区块间栅线缝隙底部的所述缝隙保护层以暴露所述沟槽牺牲层；

去除所述牺牲半导体层以得到横向沟槽，并去除所述沟槽牺牲层；

经由所述横向沟槽去除所述存储叠层的一部分以暴露出沟道层；

形成第三半导体层于所述横向沟槽中。

可选地，所述第一叠层结构与所述第二叠层结构均包括在垂直方向上交替堆叠的介质层及栅线牺牲层，所述制作方法还包括以下步骤：

去除所述栅线牺牲层以得到暴露出所述存储叠层的横向缝隙；

形成导电层于所述横向缝隙中；

形成绝缘填充结构于所述区块间栅线缝隙中及所述底部沟槽中。

可选地，还包括形成共源极接触的步骤，所述共源极接触与所述第一半导体层接触。

可选地，所述共源极接触与所述垂直沟道结构在水平面上的投影互不接触。

可选地，所述共源极接触与所述垂直沟道结构在水平面上的投影至少部分重叠，且所述共源极接触与所述沟道层接触。

可选地，所述基底还包括位于所述第一半导体层下方的至少一层绝缘层。

可选地，所述第一半导体层的材质包括多晶硅、所述牺牲半导体层的材质包括多晶硅、所述第二半导体层的材质包括多晶硅。

可选地，所述区块间栅线缝隙包括沿同一直线设置的至少两条区块间子栅线缝隙，所述绝缘连接结构的两端分别与相邻两条所述区块间子栅线缝隙的所述第一部分连接。

可选地，还包括以下步骤：

形成底部选择栅切口于所述第一叠层结构中；

形成间断的区块内栅线缝隙，所述区块内栅线缝隙在垂直方向上贯穿所述第一叠层结构及所述第二叠层结构，至少一所述底部选择栅切口位于所述区块内栅线缝隙的间断处。

本发明还提供一种三维存储器，包括：

自下而上依次堆叠的第一半导体层、第三半导体层、第二半导体层、第一堆叠结构及第二堆叠结构；

底部沟槽，在垂直方向上贯穿所述第一堆叠结构；

绝缘连接结构，在垂直方向上贯穿所述第二堆叠结构，并延伸至所述底部沟槽中，所述绝缘连接结构在所述第二半导体层上的垂直投影位于所述底部沟槽内；

区块间栅线缝隙，包括连通的第一部分与第二部分，所述第一部分在垂直方向上贯穿所述第二叠层结构，并延伸进所述底部沟槽中，所述第二部分在垂直方向上贯穿所述第一叠层结构及所述第二叠层结构；

绝缘填充结构，位于所述区块间栅线缝隙及所述底部沟槽中，所述绝缘填充结构位于所述区块间栅线缝隙内的部分与所述绝缘连接结构的侧面连接，所述绝缘填充结构位于底部沟槽内的部分与所述绝缘连接结构的底面连接。

可选地，还包括垂直沟道结构，所述垂直沟道结构包括在垂直方向上贯所述第二叠层结构及所述第一叠层结构并至少贯穿至所述第一半导体层的沟道孔，所述沟道孔中依次填充存储叠层及沟道层，所述第三半导体层在水平方向上贯穿所述存储叠层并与所述沟道层连接。

可选地，还包括共源极接触，所述共源极接触与所述第一半导体层接触。

可选地，所述共源极接触与所述垂直沟道结构在水平面上的投影互不接触。

可选地，所述共源极接触与所述垂直沟道结构在水平面上的投影至少部分重叠，且所述共源极接触与所述沟道层接触。

可选地，所述第一叠层结构与所述第二叠层结构均包括在垂直方向上交替堆叠的介质层及导电层。

可选地，还包括背面绝缘层，所述背面绝缘层位于所述第一半导体层下方。

可选地，所述第一半导体层的材质包括多晶硅、所述第三半导体层的材质包括多晶硅、所述第二半导体层的材质包括多晶硅。

可选地，所述区块间栅线缝隙包括沿同一直线设置的至少两条区块间子栅线缝隙，所述绝缘连接结构的两端分别与相邻两条所述区块间子栅线缝隙的所述第一部分连接。

可选地，还包括底部选择栅切口及间断的区块内栅线缝隙，所述底部选择栅切口在垂直方向上贯穿所述第一叠层结构，所述区块内栅线缝隙在垂直方向上贯穿所述第一叠层结构及所述第二叠层结构，至少一所述底部选择栅切口位于所述区块内栅线缝隙的间断处。

如上所述，本发明的三维存储器及其制作方法在绝缘连接结构所在区域底部预先形成贯穿第一叠层结构的底部沟槽，并在底部沟槽中依次填充保护层与沟槽牺牲层，再形成贯穿第二叠层结构且垂直投影位于底部沟槽内的虚设孔，并在虚设孔中填充绝缘材料以得到绝缘连接结构，其中，底部沟槽中填充的沟槽牺牲层可以作为虚设孔和栅线缝隙刻蚀的停止层，避免绝缘连接结构与栅线缝隙重叠区域在栅线缝隙刻蚀时被刨削至第二半导体层以下，从而减少或避免底部绝缘连接结构与栅线缝隙重叠区域出现结构缺陷或脆弱点。另外，沟槽保护层可以保持底部沟槽的形貌，避免在去除牺牲半导体层、去除沟槽牺牲层及去除存储叠层时对底部沟槽两侧的叠层结构造成损伤。

附图说明

图1显示为本发明的三维存储器的制作方法的工艺流程图。

图2显示为提供一基底的示意图。

图3显示为形成底部沟槽，并依次形成沟槽保护层及沟槽牺牲层于所述底部沟槽中的示意图。

图4显示为形成第二叠层结构于所述第一叠层结构上，并形成虚设孔于所述第二叠层结构中的示意图。

图5显示为形成绝缘连接结构于所述虚设孔中的示意图。

图6-图7显示为形成区块间栅线缝隙的示意图。

图8显示为加深所述区块间栅线缝隙的示意图。

图9显示为形成缝隙保护层于所述区块间栅线缝隙表面的示意图。

图10显示为刻蚀所述区块间栅线缝隙的底部的示意图。

图11显示为去除所述沟道引出牺牲层以得到横向沟槽，并去除所述沟槽牺牲层的示意图。

图12-图14显示为经由所述横向沟槽去除所述存储叠层的一部分以暴露出沟道层的示意图。

图15显示为进一步进行界面清洁处理的示意图。

图16显示为形成第三半导体层于所述横向沟槽中的示意图。

图17显示为去除所述第一叠层结构及所述第二叠层结构中的所述栅线牺牲层以得到暴露出所述存储叠层的横向缝隙，并形成导电层于所述横向缝隙中的示意图。

图18显示为形成绝缘填充结构于所述区块间栅线缝隙中及所述底部沟槽中的示意图。

图19显示为去除所述衬底及所述第一隔离层的示意图。

图20显示为去除所述第二隔离层，并形成背面绝缘层于所述第三隔离层下方的示意图。

图21-图22显示为形成背面接触结构的示意图。

元件标号说明

S1～S5 步骤

1 衬底

2 第一隔离层

3 第二隔离层

4 第三隔离层

5 第一半导体层

6 下层隔离层

7 牺牲半导体层

8 上层隔离层

9 第二半导体层

10 介质层

11 栅线牺牲层

12 底部沟槽

13 沟槽牺牲层

14 氧化硅层

15 氧化铝层

16 底部选择栅切口

17 沟道层

18 隧穿层

19 电荷俘获层

20 阻挡层

21 绝缘填充层

22 绝缘覆盖层

23 绝缘连接结构

24 区块间栅线缝隙

24a 第一部分

24b 第二部分

25 存储区块

26 区块内栅线缝隙

27 氮化硅层

28 氧化硅层

29 氮化硅层

30 氧化铝层

31 沟道引出层

32 导电层

33 高K介质层

34 粘附层

35 绝缘填充结构

36 粘附层

37 导电层

38 虚设孔

39 背面绝缘层

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图22。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

本实施例中提供一种三维存储器的制作方法，请参阅图1，显示为该制作方法的工艺流程图，包括以下步骤：

S1：提供一基底，所述基底自下而上设有第一半导体层、牺牲半导体层、第二半导体层及第一叠层结构；

S2：形成底部沟槽，并依次形成沟槽保护层及沟槽牺牲层于所述底部沟槽中，所述底部沟槽在垂直方向上贯穿所述第一叠层结构；

S3：形成第二叠层结构于所述第一叠层结构上，并形成虚设孔于所述第二叠层结构中，所述虚设孔在所述基底上的垂直投影位于所述底部沟槽内，且所述虚设孔贯穿所述第二叠层结构；

S4：形成绝缘连接结构于所述虚设孔中；

S5：形成区块间栅线缝隙，所述区块间栅线缝隙包括在垂直方向上贯穿所述第二叠层结构且与所述绝缘连接结构部分重叠的第一部分，并包括与所述第一部分相邻设置且在垂直方向上贯穿所述第二叠层结构及所述第一叠层结构的第二部分。

首先请参阅图2，执行步骤S1：提供一基底，所述基底自下而上设有第一半导体层5、牺牲半导体层7、第二半导体层9及第一叠层结构。

作为示例，所述基底还包括位于所述第一半导体层5下方的至少一层绝缘层。本实施例中，所述基底自下而上依次包括衬底1、第一隔离层2、第二隔离层3、第三隔离层4、第一半导体层5、下层隔离层6、牺牲半导体层7、上层隔离层8、第二半导体层9及第一叠层结构。

作为示例，所述衬底1包括但不限于Si衬底、Ge衬底、SiGe衬底、绝缘体上硅(Silicon On Insulator，SOI)衬底或绝缘体上锗(Germanium On Insulator，GOI)衬底等本领域常用的半导体衬底，所述第一隔离层2的材质包括但不限于氧化硅，所述第二隔离层3的材质包括但不限于氮化硅，所述第三隔离层4的材质包括但不限于氧化硅。在其它实施例中，所述下层隔离层6下方的层结构可以根据需要进行调整，此处不应过分限制本发明的保护范围。

作为示例，所述第一半导体层5采用导电层，其材质包括但不限于多晶硅，所述牺牲半导体层7及所述第二半导体层9可以采用导电材料，也可以采用绝缘材料，本实施例中，所述牺牲半导体层7的材质包括但不限于多晶硅，所述第二半导体层9的材质包括但不限多晶硅，所述第一隔离层2及所述第二隔离层3的材质包括但不限于氮氧化硅。所述第一叠层结构包括在垂直方向上交替堆叠的介质层10及栅线牺牲层11，所述介质层10的材质包括但不限于氧化硅，所述栅线牺牲层11的材质包括但不限于氮化硅。

请参阅图3，执行步骤S2：通过一个或多个湿法蚀刻和/或干法蚀刻工艺形成底部沟槽12，并采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺依次形成沟槽保护层及沟槽牺牲层13于所述底部沟槽12中，所述底部沟槽12在垂直方向上贯穿所述第一叠层结构。本实施例中，所述底部沟槽12的底面暴露出所述第二半导体层9。

作为示例，所述沟槽保护层按照沉积顺序依次包括氧化硅层14及氧化铝层15。

作为示例，本实施例中在形成所述底部沟槽12的同时，还同步形成底部选择栅切口16于所述第一叠层结构中(参见后续图6)，并在所述底部选择栅切口16中填充与所述底部沟槽12中相同的材料层。

请参阅图4，执行步骤S3：采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺形成第二叠层结构于所述第一叠层结构上，并通过一个或多个湿法蚀刻和/或干法蚀刻工艺形成虚设孔38于所述第二叠层结构中，所述虚设孔38在所述基底上的垂直投影位于所述底部沟槽12内，且所述虚设孔38贯穿所述第二叠层结构。本实施例中，所述虚设孔38的底面暴露出所述沟槽牺牲层13。

作为示例，所述第二叠层结构也包括在垂直方向上交替堆叠的介质层10及栅线牺牲层11。

本实施例中，在形成所述虚设孔38之前，还预先形成垂直沟道结构。

作为示例，形成所述垂直沟道结构包括以下步骤：

(1)形成沟道孔，所述沟道孔在垂直方向上贯穿所述第二叠层结构及所述第一叠层结构，并至少延伸至所述第一半导体层5内。

(2)依次形成存储叠层及沟道层17于所述沟道孔的侧壁及底部。

作为示例，所述沟道层17的材质包括但不限于多晶硅，所述存储叠层自所述沟道层17往外依次包括隧穿层18、电荷俘获层19及阻挡层20，所述隧穿层18包括但不限于氧化硅层、所述电荷俘获层19包括但不限于氮化硅层，所述阻挡层20包括但不限于氧化硅层，所述沟道层17内部还包裹有绝缘填充层21，例如氧化硅填充层，形成所述垂直沟道结构之后，还形成绝缘覆盖层22于所述第二叠层结构上方，例如氧化硅覆盖层。

请参阅图5，执行步骤S4：采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺形成绝缘连接结构23于所述虚设孔38中，所述绝缘连接结构23的材质包括但不限于氧化硅。

请参阅图6及图7，执行步骤S5：通过一个或多个湿法蚀刻和/或干法蚀刻工艺形成区块间栅线缝隙24，所述区块间栅线缝隙24包括在垂直方向上贯穿所述第二叠层结构且与所述绝缘连接结构部分重叠的第一部分24a，并包括与所述第一部分24a相邻设置且在垂直方向上贯穿所述第二叠层结构及所述第一叠层结构的第二部分24b。所述第一部分24a的底部暴露出所述沟槽牺牲层13，所述第二部分24b的底部暴露出所述第二半导体层9。

具体的，图6显示为平面布局图，图7显示为图6的A-A’向剖面图，其中，所述区块间栅线缝隙24用于将三维存储器划分为多个存储区块25(图6仅示出了一个存储区块25的一部分)，本实施例中，所述区块间栅线缝隙24包括沿同一直线设置的至少两条区块间子栅线缝隙，所述绝缘连接结构23的两端分别与相邻两条所述区块间子栅线缝隙的所述第一部分24a连接。

作为示例，如图6所示，在形成所述区块间栅线缝隙24时，还同步形成间断的区块内栅线缝隙26，所述区块内栅线缝隙26在垂直方向上贯穿所述第一叠层结构及所述第二叠层结构，至少一所述底部选择栅切口位于所述区块内栅线缝隙26的间断处。

具体的，所述区块间栅线缝隙24位于存储区块25内，用于将存储区块25划分为多个指状结构，相邻两个指状结构的第二叠层结构在所述区块内栅线缝隙26的间断处电连接。

如图7所示，在所述区块间栅线缝隙24与所述绝缘连接结构23的重叠区域，所述底部沟槽12中填充的沟槽牺牲层13可以作为所述区块间栅线缝隙24刻蚀的停止层，避免所述绝缘连接结构23与所述区块间栅线缝隙24的重叠区域在栅线缝隙刻蚀时被刨削至所述第二半导体层9以下，例如被刨削至所述第一半导体层5，从而避免在后续去除所述牺牲半导体层7时将所述第一半导体层5也去除，从而减少或避免在所述绝缘连接结构23与所述区块间栅线缝隙24重叠区域出现结构缺陷或脆弱点。

作为示例，请参阅图8，进一步刻蚀以加深所述区块间栅线缝隙24，使得所述第二部分24b暴露出所述牺牲半导体层7，其中，图8显示为所述区块间栅线缝隙24与所述绝缘连接结构23的重叠区域(第一部分24a)，在该区域，所述栅线缝隙虽然被加深，但仍停止于所述沟槽牺牲层13内。

作为示例，请参阅图9，采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺形成缝隙保护层于所述区块间栅线缝隙24表面。

具体的，所述缝隙保护层用于保护所述区块间栅线缝隙24两侧的所述第二叠层结构。所述缝隙保护层可以是单层结构，也可以是多层结构。本实施例中，所述缝隙保护层按照沉积顺序依次包括氮化硅层27、氧化硅层28、氮化硅层29及氧化铝层30。在其它实施例中，所述缝隙保护层的膜层结构也可以根据需要进行调整，此处不应过分限制本发明的保护范围。

作为示例，请参阅图10，刻蚀所述区块间栅线缝隙24的底部以暴露出所述第二部分24b下方的所述牺牲半导体层7及所述第一部分24a下方的所述沟槽牺牲层13。

作为示例，请参阅图11，采用湿法蚀刻和/或干法蚀刻工艺去除所述牺牲半导体层7以得到横向沟槽，并采用湿法蚀刻和/或干法蚀刻工艺去除所述沟槽牺牲层13。

具体的，所述沟槽保护层中的氧化铝层15可以避免在去除所述牺牲半导体层7及所述沟槽牺牲层13对所述底部沟槽12侧壁的氧化硅薄膜造成损伤。

需要指出的是，由于所述底部选择栅切口16与所述底部沟槽12同步制作，其中的材料同步填充，因此，其中的材料也同步去除。

作为示例，请参阅图12至图14，采用湿法蚀刻和/或干法蚀刻工艺并经由所述横向沟槽去除所述存储叠层的一部分以暴露出沟道层17。

具体的，如图12所示，先去除所述下层隔离层6、所述上层隔离层8及所述阻挡层20；如图13所示，然后去除所述沟槽保护层中的氧化铝层15及所述缝隙保护层中的氧化铝层30；如图14所示，再去除所述电荷俘获层19及所述隧穿层18，在此过程中，所述沟槽保护层及所述缝隙保护层也被损耗一部分。

具体的，所述沟槽保护层中的氧化硅层14可以避免电荷俘获层19和隧穿层18去除时对所述沟槽侧壁的所述第一叠层结构造成损伤。也就是说，所述沟槽保护层的复合膜结构可以保持所述底部沟槽12的形貌，避免去除所述存储叠层时对两侧的叠层结构造成影响。

作为示例，请参阅图15，进一步进行界面清洁处理，以为后续形成沟道引出层31做准备。

作为示例，请参阅图16，采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺形成第三半导体层31于所述横向沟槽中。所述第三半导体层31作为沟道引出层。

作为示例，请参阅图17，采用湿法蚀刻和/或干法蚀刻工艺去除所述第一叠层结构及所述第二叠层结构中的所述栅线牺牲层11以得到暴露出所述存储叠层的横向缝隙，并形成导电层32于所述横向缝隙中。

具体的，所述导电层32作为栅线层，本实施例中，在形成所述导电层32之前，还预先在所述横向缝隙中沉积高K介质层33及粘附层34，所述粘附层34包括但不限于TiN、Ti、Ta及TaN中的至少一种，所述导电层32包括但不限于钨。

作为示例，请参阅图18，采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺形成绝缘填充结构35于所述区块间栅线缝隙24中及所述底部沟槽12中。

具体的，所述绝缘填充结构35的材质包括但不限于氧化硅，所述底部沟槽12中的沉积材料是经由所述区块间栅线缝隙24进入，最终，所述绝缘填充结构35位于所述区块间栅线缝隙24内的部分与所述绝缘连接结构23的侧面连接，所述绝缘填充结构35位于底部沟槽12内的部分与所述绝缘连接结构23的底面连接。

需要指出的是，所述底部选择栅切口16在本步骤中也被同步填充绝缘材料。

作为示例，请参阅图19，采用背面化学机械抛光进一步去除所述衬底1及所述第一隔离层2，其中，所述第二隔离层3作为研磨停止层。

作为示例，请参阅图20，采用湿法蚀刻和/或干法蚀刻工艺或其它合适的工艺去除所述第二隔离层3，并采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺形成背面绝缘层39于所述第三隔离层4下方。所述背面绝缘层39的材质包括但不限于氧化硅。

作为示例，请参阅图21，采用光刻、刻蚀、沉积工艺形成共源极接触，所述共源极接触在垂直方向上贯穿所述背面绝缘层39及所述第三隔离层4，并与所述第一半导体层5接触。所述共源极基础可包括粘附层36及导电层37，所述粘附层36包括但不限于TiN、Ti、Ta及TaN中的至少一种，所述导电层37包括但不限于钨。

作为示例，在图21所示示例中，所述共源极接触与所述垂直沟道结构在水平面上的投影互不接触。

作为示例，请参阅图22，在另一实施例中，所述共源极接触的尺寸可以做得更大，所述共源极接触与所述垂直沟道结构在水平面上的投影至少部分重叠，使得所述共源极接触不仅与所述第一半导体层5接触，还与所述沟道层17接触，由于尺寸更大，工艺也更简单。

至此，制作得到一种三维存储器，请参阅图6及图21，其中，图6显示为该三维存储器的平面布局图，图21显示为图6的A-A’向剖面图，所述三维存储器包括自下而上依次堆叠的第一半导体层5、第三半导体层31、第二半导体层9、第一堆叠结构及第二堆叠结构，并包括底部沟槽12、绝缘连接结构23、区块间栅线缝隙24及绝缘填充结构，其中，所述底部沟槽12在垂直方向上贯穿所述第一堆叠结构；所述绝缘连接结构23在垂直方向上贯穿所述第二堆叠结构，并延伸至所述底部沟槽12中，所述绝缘连接结构23在所述第二半导体层9上的垂直投影位于所述底部沟槽12内；所述区块间栅线缝隙24包括连通的第一部分24a与第二部分24b，所述第一部分24a在垂直方向上贯穿所述第二叠层结构，并延伸进所述底部沟槽12中，所述第二部分24b在垂直方向上贯穿所述第一叠层结构及所述第二叠层结构；所述绝缘填充结构位于所述区块间栅线缝隙24及所述底部沟槽12中，其中，所述绝缘填充结构位于所述区块间栅线缝隙24内的部分与所述绝缘连接结构23的侧面连接，所述绝缘填充结构位于底部沟槽12内的部分与所述绝缘连接结构23的底面连接。

作为示例，所述三维存储器还包括垂直沟道结构，所述垂直沟道结构包括在垂直方向上贯所述第二叠层结构及所述第一叠层结构并至少贯穿至所述第一半导体层5的沟道孔，所述沟道孔中依次填充存储叠层及沟道层17，所述第三半导体层31在水平方向上贯穿所述存储叠层并与所述沟道层17连接。

作为示例，所述三维存储器还包括共源极接触，所述共源极接触与所述第一半导体层5接触。所述共源极接触与所述垂直沟道结构在水平面上的投影可互不接触。在另一实施例中(如图22所示)，所述共源极接触的尺寸可以做得更大，所述共源极接触与所述垂直沟道结构在水平面上的投影至少部分重叠，使得所述共源极接触不仅与所述第一半导体层5接触，还与所述沟道层17接触。

作为示例，所述第一叠层结构与所述第二叠层结构均包括在垂直方向上交替堆叠的介质层10及导电层32。

作为示例，所述三维存储器还包括背面绝缘层，所述背面绝缘层位于所述第一半导体层层5下方。

作为示例，所述第一半导体层5的材质包括多晶硅、所述第三半导体层31的材质包括多晶硅、所述第二半导体层9的材质包括多晶硅。

作为示例，所述区块间栅线缝隙包括沿同一直线设置的至少两条区块间子栅线缝隙，所述绝缘连接结构23的两端分别与相邻两条所述区块间子栅线缝隙的所述第一部分连接。

作为示例，所述三维存储器还包括底部选择栅切口16及间断的区块内栅线缝隙26，所述底部选择栅切口16在垂直方向上贯穿所述第一叠层结构，所述区块内栅线缝隙26在垂直方向上贯穿所述第一叠层结构及所述第二叠层结构，至少一所述底部选择栅切口位于所述区块内栅线缝隙26的间断处，且所述底部选择栅切口16中填充有绝缘材料。

综上所述，本发明的三维存储器及其制作方法在绝缘连接结构所在区域底部预先形成贯穿第一叠层结构的底部沟槽，并在底部沟槽中依次填充保护层与沟槽牺牲层，再形成贯穿第二叠层结构且垂直投影位于底部沟槽内的虚设孔，并在虚设孔中填充绝缘材料以得到绝缘连接结构，其中，底部沟槽中填充的沟槽牺牲层可以作为虚设孔和栅线缝隙刻蚀的停止层，避免绝缘连接结构与栅线缝隙重叠区域在栅线缝隙刻蚀时被刨削至第二半导体层以下，从而减少或避免底部绝缘连接结构与栅线缝隙重叠区域出现结构缺陷或脆弱点。另外，沟槽保护层可以保持底部沟槽的形貌，避免在去除牺牲半导体层、去除沟槽牺牲层及去除存储叠层时对底部沟槽两侧的叠层结构造成损伤。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (22)

1.一种三维存储器的制作方法，其特征在于，包括以下步骤：

提供一基底，所述基底自下而上设有第一半导体层、牺牲半导体层、第二半导体层及第一叠层结构；

形成底部沟槽，并依次形成沟槽保护层及沟槽牺牲层于所述底部沟槽中，所述底部沟槽在垂直方向上贯穿所述第一叠层结构；

形成第二叠层结构于所述第一叠层结构上，并形成虚设孔于所述第二叠层结构中，所述虚设孔在所述基底上的垂直投影位于所述底部沟槽内，且所述虚设孔贯穿所述第二叠层结构；

形成绝缘连接结构于所述虚设孔中；

形成区块间栅线缝隙，所述区块间栅线缝隙包括在垂直方向上贯穿所述第二叠层结构且与所述绝缘连接结构部分重叠的第一部分，并包括与所述第一部分相邻设置且在垂直方向上贯穿所述第二叠层结构及所述第一叠层结构的第二部分。

2.根据权利要求1所述的三维存储器的制作方法，其特征在于，还包括形成垂直沟道结构的步骤：

形成沟道孔，所述沟道孔在垂直方向上贯穿所述第二叠层结构和所述第一叠层结构，并延伸至所述第一半导体层内；

依次形成存储叠层及沟道层于所述沟道孔的侧壁及底部。

3.根据权利要求2所述的三维存储器的制作方法，其特征在于：所述第二部分贯穿所述第二半导体层。

4.根据权利要求3所述的三维存储器的制作方法，其特征在于，还包括以下步骤：

形成缝隙保护层于所述区块间栅线缝隙的侧壁及底部；

刻蚀位于所述区块间栅线缝隙底部的所述缝隙保护层以暴露所述沟槽牺牲层；

去除所述牺牲半导体层以得到横向沟槽，并去除所述沟槽牺牲层；

经由所述横向沟槽去除所述存储叠层的一部分以暴露出沟道层；

形成第三半导体层于所述横向沟槽中。

5.根据权利要求2所述的三维存储器的制作方法，其特征在于，所述第一叠层结构与所述第二叠层结构均包括在垂直方向上交替堆叠的介质层及栅线牺牲层，所述制作方法还包括以下步骤：

去除所述栅线牺牲层以得到暴露出所述存储叠层的横向缝隙；

形成导电层于所述横向缝隙中；

形成绝缘填充结构于所述区块间栅线缝隙中及所述底部沟槽中。

6.根据权利要求2所述的三维存储器的制作方法，其特征在于：还包括形成共源极接触的步骤，所述共源极接触与所述第一半导体层接触。

7.根据权利要求6所述的三维存储器的制作方法，其特征在于：所述共源极接触与所述垂直沟道结构在水平面上的投影互不接触。

8.根据权利要求6所述的三维存储器的制作方法，其特征在于：所述共源极接触与所述垂直沟道结构在水平面上的投影至少部分重叠，且所述共源极接触与所述沟道层接触。

9.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述基底还包括位于所述第一半导体层下方的至少一层绝缘层。

10.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述第一半导体层的材质包括多晶硅、所述牺牲半导体层的材质包括多晶硅、所述第二半导体层的材质包括多晶硅。

11.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述区块间栅线缝隙包括沿同一直线设置的至少两条区块间子栅线缝隙，所述绝缘连接结构的两端分别与相邻两条所述区块间子栅线缝隙的所述第一部分连接。

12.根据权利要求1所述的三维存储器的制作方法，其特征在于，还包括以下步骤：

形成底部选择栅切口于所述第一叠层结构中；

形成间断的区块内栅线缝隙，所述区块内栅线缝隙在垂直方向上贯穿所述第一叠层结构及所述第二叠层结构，至少一所述底部选择栅切口位于所述区块内栅线缝隙的间断处。

13.一种三维存储器，其特征在于，由权利要求1所述的方法制作得到，包括：

自下而上依次堆叠的第一半导体层、第三半导体层、第二半导体层、第一叠层结构及第二叠层结构；

底部沟槽，在垂直方向上贯穿所述第一叠层结构；

绝缘连接结构，在垂直方向上贯穿所述第二叠层结构，并延伸至所述底部沟槽中，所述绝缘连接结构在所述第二半导体层上的垂直投影位于所述底部沟槽内；

区块间栅线缝隙，包括连通的第一部分与第二部分，所述第一部分在垂直方向上贯穿所述第二叠层结构，并延伸进所述底部沟槽中，所述第二部分在垂直方向上贯穿所述第一叠层结构及所述第二叠层结构；

绝缘填充结构，位于所述区块间栅线缝隙及所述底部沟槽中，所述绝缘填充结构位于所述区块间栅线缝隙内的部分与所述绝缘连接结构的侧面连接，所述绝缘填充结构位于底部沟槽内的部分与所述绝缘连接结构的底面连接。

14.根据权利要求13所述的三维存储器，其特征在于：还包括垂直沟道结构，所述垂直沟道结构包括在垂直方向上贯所述第二叠层结构及所述第一叠层结构并至少贯穿至所述第一半导体层的沟道孔，所述沟道孔中依次填充存储叠层及沟道层，所述第三半导体层在水平方向上贯穿所述存储叠层并与所述沟道层连接。

15.根据权利要求14所述的三维存储器，其特征在于：还包括共源极接触，所述共源极接触与所述第一半导体层接触。

16.根据权利要求15所述的三维存储器，其特征在于：所述共源极接触与所述垂直沟道结构在水平面上的投影互不接触。

17.根据权利要求15所述的三维存储器，其特征在于：所述共源极接触与所述垂直沟道结构在水平面上的投影至少部分重叠，且所述共源极接触与所述沟道层接触。

18.根据权利要求13所述的三维存储器，其特征在于：所述第一叠层结构与所述第二叠层结构均包括在垂直方向上交替堆叠的介质层及导电层。

19.根据权利要求13所述的三维存储器，其特征在于：还包括背面绝缘层，所述背面绝缘层位于所述第一半导体层下方。

20.根据权利要求13所述的三维存储器，其特征在于：所述第一半导体层的材质包括多晶硅、所述第三半导体层的材质包括多晶硅、所述第二半导体层的材质包括多晶硅。

21.根据权利要求13所述的三维存储器，其特征在于：所述区块间栅线缝隙包括沿同一直线设置的至少两条区块间子栅线缝隙，所述绝缘连接结构的两端分别与相邻两条所述区块间子栅线缝隙的所述第一部分连接。

22.根据权利要求13所述的三维存储器，其特征在于：还包括底部选择栅切口及间断的区块内栅线缝隙，所述底部选择栅切口在垂直方向上贯穿所述第一叠层结构，所述区块内栅线缝隙在垂直方向上贯穿所述第一叠层结构及所述第二叠层结构，至少一所述底部选择栅切口位于所述区块内栅线缝隙的间断处。