CN112185977B - 一种三维存储器及其制作方法 - Google Patents

Abstract

本发明提供一种三维存储器及其制作方法，该方法包括以下步骤：形成具有至少一凹槽的第一半导体层；在所述第一半导体层上形成绝缘层，所述绝缘层填充进所述凹槽中；在所述绝缘层上形成堆叠结构，所述堆叠结构包括交替堆叠的导电层和电介质层；以及形成沿垂直方向贯穿所述堆叠结构的绝缘结构，所述绝缘结构在所述第一半导体层上的正投影位于所述凹槽内。本发明在栅线缝隙区域增加底部凹槽，并在底部凹槽里填充绝缘层，可作为栅线缝隙刻蚀时的刻蚀停止层，不仅可以平衡核心区域与台阶区的刻蚀负载，且不需要增加工艺和成本。此外，绝缘层还可作为衬底背面CMP的自动停止层，可提高衬底均匀性。

Description

一种三维存储器及其制作方法

技术领域

本发明属于半导体集成电路技术领域，涉及一种三维存储器及其制作方法。

背景技术

随着3D Nand层数的增加，存在如下问题：

(1)栅线缝隙需要一次蚀刻的深度越来越深，对于栅线缝隙蚀刻的工艺要求越苛刻，尤其在核心(Core)区和台阶(SS)区的膜结构不同的情况下，结合沟道孔侧向引出，控制各个区域的刨削(Gouging)尤其重要(例如栅线缝隙刻蚀时台阶区暴露出衬底，在牺牲层去除工艺时，硅衬底会被损害)；

(2)两片晶圆键合在一起后，需要对一片晶圆的背部的衬底硅减薄到一定的厚度，目前化学机械抛光(CMP)没有停止层，只能通过调整CMP工艺时间来控制，难以控制衬底减薄后衬底的均匀性，特别是继续减薄衬底后，衬底的均匀性会更差。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种三维存储器及其制作方法，用于解决现有技术中栅线缝隙刻蚀工艺容易损伤台阶区衬底，以及衬底背面减薄后衬底的均匀性较差的问题。

为实现上述目的及其他相关目的，本发明提供一种三维存储器的制作方法，包括以下步骤：

形成具有至少一凹槽的第一半导体层；

在所述第一半导体层上形成绝缘层，所述绝缘层填充进所述凹槽中；

在所述绝缘层上形成堆叠结构，所述堆叠结构包括交替堆叠的导电层和电介质层；

以及形成沿垂直方向贯穿所述堆叠结构的绝缘结构，所述绝缘结构在所述第一半导体层上的正投影位于所述凹槽内。

可选地，所述堆叠结构中设有多个沟道结构，所述沟道结构沿垂直方向贯穿所述堆叠结构并延伸至所述第一半导体层中，所述绝缘结构位于多个所述沟道结构之间，并将所述堆叠结构划分成多个块区域。

可选地，形成所述沟道结构包括以下步骤：

依次形成底部牺牲层及叠层结构于所述第一半导体层上方，所述底部牺牲层填充进所述凹槽中，所述叠层结构包括交替堆叠的栅极牺牲层及所述电介质层；

形成沿垂直方向贯穿所述叠层结构、所述底部牺牲层并延伸至所述第一半导体层中的沟道孔，并依次形成存储叠层及沟道层于所述沟道孔中；

形成沿垂直方向贯穿所述叠层结构并往下延伸至所述底部牺牲层表面的栅线缝隙，并在所述栅线缝隙的侧壁形成侧墙保护层；

经由所述栅线缝隙去除所述底部牺牲层，得到底部横向缝隙，并经由所述底部横向缝隙去除所述存储叠层的一部分以暴露出所述沟道层的一部分；

形成第二半导体层于所述底部横向缝隙中。

可选地，形成所述绝缘结构包括以下步骤：

去除所述侧墙保护层及所述栅极牺牲层，得到多条栅极横向缝隙；

形成所述导电层于所述栅极横向缝隙中；

形成绝缘填充层于所述栅线缝隙中，得到所述绝缘结构。

可选地，在形成所述导电层之前，还包括形成高介电常数介质层于所述栅极横向缝隙中的步骤，所述高介电常数介质层覆盖所述电介质层、所述第二半导体层及所述绝缘层的暴露表面。

可选地，还包括以下步骤：

提供一器件片，将所述器件片与所述堆叠结构正面键合；

减薄所述第一半导体层背面直至暴露出所述绝缘层；

形成引出层于所述第一半导体层背面，所述引出层包括与所述第一半导体层电连接的导电线。

可选地，所述引出层还包括导电焊盘。

可选地，在减薄所述第一半导体层背面的步骤之后，还包括形成导电焊盘于所述器件片背离所述三维存储结构层的一面的步骤。

可选地，减薄所述第一半导体层背面的方法包括化学机械抛光法。

可选地，所述器件片中设有CMOS元件。

可选地，所述第一半导体层自下而上依次包括P型基底与N型掺杂层。

本发明还提供一种三维存储器，包括：

第一半导体层；

沟槽，在垂直方向上贯穿所述第一半导体层；

绝缘层，位于所述沟槽中，所述绝缘层覆盖于所述沟槽的内壁表面及底部，且所述绝缘层与所述第一半导体层的下表面齐平；

堆叠结构，位于所述第一半导体层上方，所述堆叠结构包括交替堆叠的导电层和电介质层；

绝缘结构，沿垂直方向贯穿所述堆叠结构，所述绝缘结构在所述第一半导体层上的正投影位于所述凹槽内。

可选地，所述绝缘结构延伸进所述沟槽中。

可选地，所述堆叠结构中设有多个沟道结构，所述沟道结构沿垂直方向贯穿所述堆叠结构并延伸至所述第一半导体层中，所述绝缘结构位于多个所述沟道结构之间，并将所述堆叠结构划分成多个块区域。

可选地，所述沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层，所述第一半导体层与所述堆叠结构之间还设有第二半导体层，所述第二半导体层横向贯穿所述存储叠层以与所述沟道层连接。

可选地，所述存储叠层与所述导电层之间设有高介电常数介质层，所述高介电常数介质层还位于所述绝缘层与所述绝缘结构之间、所述绝缘结构的侧壁与所述第二半导体层的侧壁之间、所述绝缘结构的侧壁与所述电介质层的侧壁之间。

可选地，所述三维存储器还包括器件片及引出层，所述器件片键合于所述堆叠结构正面，所述引出层位于所述第一半导体层背面，所述引出层包括与所述第一半导体层电连接的导电线。

可选地，所述引出层还包括导电焊盘。

可选地，所述器件片背离所述三维存储结构层的一面还设有导电焊盘。

如上所述，本发明的三维存储器的制作方法在栅线缝隙区域增加底部凹槽，并在底部凹槽里填充绝缘层，该具有绝缘层的底部凹槽可作为栅线缝隙刻蚀时的刻蚀停止层(多晶硅牺牲层填充进底部沟槽内)，不仅可以平衡核心区域与台阶区的刻蚀负载(Loading)，保护衬底不被损坏，且底部凹槽结构不需要增加工艺和成本。另一方面，当采用化学机械抛光法减薄衬底背面时，具有绝缘层的底部凹槽还可作为衬底背面化学机械抛光的自动停止层，从而使得化学机械抛光工艺过程便于控制，并可大幅提高衬底减薄后衬底背面的均匀性。

附图说明

图1显示为在一种三维存储器的制作过程中，完成栅线缝隙刻蚀之后的结构在栅线缝隙中沿栅线缝隙的延伸方向切下去的剖面图。

图2显示为第一晶圆与第二晶圆键合的示意图。

图3显示为对所述第一晶圆背面进行减薄的示意图。

图4显示为本发明的三维存储器的制作方法的工艺流程图。

图5显示为提供一第一半导体层的示意图。

图6形成至少一凹槽于所述第一半导体层中的示意图。

图7显示为形成绝缘层于所述凹槽中的示意图。

图8显示为所述三维存储结构层的一种平面布局图。

图9显示为所述三维存储结构层的另一种平面布局图。

图10显示为形成底部牺牲层于所述第一半导体层上方的示意图。

图11显示为形成叠层结构于所述底部牺牲层上方、刻蚀得到阶梯结构以及形成绝缘介质层于所述台阶区以覆盖所述阶梯结构的示意图。

图12显示为形成所述垂直沟道结构的示意图。

图13显示为形成所述栅线缝隙的示意图。

图14显示为当第一半导体层位于台阶区B的部分存在凹槽且凹槽中填充有绝缘层及底部牺牲层时，在栅线缝隙刻蚀过程中，即便台阶区的刻蚀速率较快，也不容易刻蚀到第一半导体层的示意图。

图15显示为经由所述栅线缝隙去除所述底部牺牲层的示意图。

图16显示为沉积第二半导体层于所述底部横向缝隙中，并去除所述侧墙保护层及所述栅极牺牲层，得到多条栅极横向缝隙的示意图。

图17显示为依次形成高介电常数介质层及栅极导电层于所述栅极横向缝隙中，并形成绝缘填充层于所述栅线缝隙中的示意图。

图18显示为形成多根导电柱的示意图。

图19显示为将所述器件片与所述三维存储结构层正面键合的示意图。

图20显示为减薄所述第一半导体层背面直至暴露出所述绝缘层的示意图。

图21显示为形成引出层于所述第一半导体层背面的示意图。

图22显示为形成导电焊盘于所述器件片背离所述三维存储结构层的一面的示意图。

图23显示为本发明的三维存储器的结构示意图。

元件标号说明

I 核心区

II 台阶区

101 栅线缝隙

102 多晶硅牺牲层

103 衬底

104 绝缘层

105 第一晶圆

106 第二晶圆

S1～S7 步骤

1 P型基底

2 N型掺杂层

3 绝缘保护层

4 凹槽

5 绝缘层

6 栅线缝隙

A 第一核心区

B 台阶区

C 第二核心区

D 第一台阶区

E 核心区

F 第二台阶区

7 底部牺牲层

8 绝缘介质层

9 电介质层

10 栅极牺牲层

11 底部电介质层

12 绝缘覆盖层

13 阻隔层

14 存储层

15 隧穿层

16 沟道层

17 填充材料

18 半导体接触部

19 绝缘覆盖层

20 侧墙保护层

21 底部横向缝隙

22 第二半导体层

23 栅极横向缝隙

24 高介电常数介质层

25 绝缘结构

26 粘附层

27 栅主体层

28 导电插塞

29 焊盘

30 绝缘材料

31 器件片

32 CMOS元件

33 导电线

34、35、37、42、43 导电插塞

36、41 导电焊盘

38、39、44 绝缘材料

40a、40b 导电柱

41 导电焊盘

45 第一半导体层

46 通槽

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图1至图23。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

如图1所示，显示为在一种三维存储器的制作过程中，完成栅线缝隙刻蚀之后的结构在栅线缝隙中沿栅线缝隙的延伸方向切下去的剖面图，可见，由于核心区I和台阶区II的膜结构不同，导致刻蚀速率的差异，栅线缝隙刻蚀后，栅线缝隙在底部核心区I和台阶区II分别停止于不同层，例如，栅线缝隙101的底部在核心区I停止于多晶硅牺牲层102中，栅线缝隙101的底部在台阶区II停止于衬底103(所述衬底103与所述多晶硅牺牲层102之间设有绝缘层104)中，在后续去除多晶硅牺牲层的工艺过程中，衬底会被损伤。

如图2所示，显示为第一晶圆105与第二晶圆106键合的示意图。

如图3所示，显示为对所述第一晶圆106背面进行减薄的示意图，由于没有停止层，只能通过调整CMP工艺时间来控制，难以控制衬底减薄后衬底的均匀性，特别是继续减薄衬底后，衬底的均匀性会更差。

因此，本发明下述实施例提供一种新的三维存储器的制作方法以解决上述问题。

实施例一

本实施例中提供一种三维存储器的制作方法，请参阅图4，显示为该方法的工艺流程图，包括以下步骤：

S1：形成具有至少一凹槽的第一半导体层；

S2：在所述第一半导体层上形成绝缘层，所述绝缘层填充进所述凹槽中；

S3：在所述绝缘层上形成堆叠结构，所述堆叠结构包括交替堆叠的导电层和电介质层；

S4：形成沿垂直方向贯穿所述堆叠结构的绝缘结构，所述绝缘结构在所述第一半导体层上的正投影位于所述凹槽内。

首先请参阅图5及图6，执行步骤S1：形成具有至少一凹槽的第一半导体层。

具体的，如图5所示，提供一第一半导体层，所述第一半导体层包括但不限于Si衬底、Ge衬底、SiGe衬底、绝缘体上硅(Silicon On Insulator，SOI)衬底或绝缘体上锗(Germanium On Insulator，GOI)衬底等，所述衬底可以为P型掺杂或N型掺杂。本实施例中，所述第一半导体层自下而上依次包括P型基底1与N型掺杂层2。所述N型掺杂层2的上表面可设有绝缘保护层3。

如图6所示，通过光刻、湿法蚀刻和/或干法蚀刻工艺形成至少一凹槽4于所述第一半导体层中，所述凹槽4的底部可以未到达P型基底1，也可以往下延伸至所述P型基底1中。其中，所述绝缘保护层3在本步骤中也被去除。

再请参阅图7，执行步骤S2：在所述第一半导体层上形成绝缘层5，所述绝缘层5填充进所述凹槽4中。

具体的，采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种形成所述绝缘层5，所述绝缘层5的材质包括但不限于氧化硅、氮化硅等绝缘材质。本实施例中，所述绝缘层5未填满所述凹槽4，且所述绝缘层5还覆盖位于所述凹槽4外的所述N型掺杂层2的上表面。

再请参阅图8至图18，执行步骤S3：在所述绝缘层上形成堆叠结构，所述堆叠结构包括交替堆叠的导电层和电介质层。

作为示例，如图8所示，显示为所述堆叠结构的一种平面布局图，其中，沿栅线缝隙6的延伸方向，所述堆叠结构依次划分为第一核心区A、台阶区B及第二核心区C。

作为示例，如图9所示，显示为所述堆叠结构的另一种平面布局图，其中，沿栅线缝隙6的延伸方向，所述三维存储结构层依次划分为第一台阶区D、核心区E及第二台阶区F。

当然，在其它实施例中，所述堆叠结构的平面布局还可以根据需要进行调整，此处不应过分限制分发明的保护范围。

具体的，形成所述堆叠结构包括以下步骤：

步骤S3-1：如图10所示，形成底部牺牲层7于所述第一半导体层上方。

作为示例，先采用化学机械抛光平坦化所述绝缘层5，然后采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种沉积所述底部牺牲层7，并采用化学机械抛光平坦化所述底部牺牲层7，其中，所述底部牺牲层7还填充进所述凹槽。所述底部牺牲层7包括但不限于多晶硅层。

步骤S3-2：如图11所示，采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种形成叠层结构于所述底部牺牲层7上方，并刻蚀所述叠层结构及所述底部牺牲层7以在所述台阶区得到阶梯结构，并形成绝缘介质层8于所述台阶区以覆盖所述阶梯结构，所述叠层结构包括在垂直方向上交替堆叠的电介质层9及栅极牺牲层10，所述电介质层9包括但不限于氧化硅层，所述栅极牺牲层10包括但不限于氮化硅层。

作为示例，所述叠层结构的最下面一层是底部电介质层11，在形成所述阶梯结构及所述绝缘介质层8之后，还包括形成绝缘覆盖层12于所述叠层结构上部的步骤。

需要指出的是，为了同时呈现相关区域的剖面，图11所示剖面图及后续剖面图并非沿着一条直线切下去的剖面，其中，台阶区域及其附近的剖面为沿着栅线缝隙延伸方向切下去的剖面，栅线缝隙区域及其附近的剖面为沿着垂直于栅线缝隙延伸方向切下去的剖面。

需要指出的是，此处是先形成所述阶梯结构，待后续再形成垂直沟道结构，然而在其它实施例中，也可以先形成垂直沟道结构，再形成所述阶梯结构，此处不应过分限制本发明的保护范围。

步骤S3-3：如图12所示，形成多个沟道结构，所述沟道结构沿垂直方向贯穿所述叠层结构，并往下延伸至所述第一半导体层中，所述沟道结构包括沟道层16及环绕于所述沟道层外侧面及外底面的存储叠层。

具体的，形成所述沟道结构包括以下步骤：

(1)通过一个或多个湿法蚀刻和/或干法蚀刻工艺(例如深反应离子蚀刻(DRIE))形成沿垂直方向贯穿所述叠层结构、所述底部牺牲层并延伸至所述第一半导体层中的沟道孔。本实施例中，所述沟道孔延伸至所述第一半导体层上部的所述N型掺杂层2中。

(2)采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种形成所述存储叠层于所述沟道孔的侧壁与底面。所述存储叠层在所述沟道孔的径向上由外而内依次包括阻隔层13、存储层14和隧穿层15，所述阻隔层13包括但不限于氧化硅层、氮氧化硅层、高k介质层中的至少一种，所述存储层14包括但不限于氮化硅层、氮氧化硅层、硅层中的至少一种，所述隧穿层15包括但不限于氧化硅层、氮氧化硅层中的至少一种。

(3)采用化学气相沉积(CVD)、物理气相沉积(PVD)或原子层沉积法(ALD)中的至少一种形成所述沟道层16于所述存储叠层表面。所述沟道层16包括但不限于多晶硅层、单晶硅层及非晶硅层中的至少一种。

(4)作为示例，可进一步沉积填充材料17(氧化硅或其它电介质材料)于所述沟道孔的剩余空间中，以完全或部分填充所述沟道孔，并可进一步形成半导体接触部18于所述沟道孔的上部，所述半导体接触部18的材质包括但不限于多晶硅，其与所述沟道层16连接。为了保护所述沟道结构，可进一步沉积绝缘覆盖层19于所述叠层结构上方以覆盖所述沟道结构。

步骤S3-4：如图13所示，采用湿法蚀刻工艺和/或干法蚀刻工艺(例如，DRIE)形成沿垂直方向贯穿所述叠层结构并往下延伸至所述底部牺牲层7表面的所述栅线缝隙6，并形成侧墙保护层20于所述栅线缝隙6的侧壁，其中，所述栅线缝隙6上下贯穿所述叠层结构，并至少往下延伸至所述底部牺牲层7表面。

具体的，所述栅线缝隙6在所述第一半导体层上的正投影位于所述凹槽4内，所述凹槽4中填充的绝缘层5可以充当所述栅线缝隙6的刻蚀停止层，避免刻蚀到所述第一半导体层，另外，所述凹槽4中填充的所述底部牺牲层7可以扩大栅线缝隙的刻蚀工艺窗口，即便台阶区的刻蚀速率较快，所述凹槽4中填充的所述底部牺牲层7也可以提供一缓冲区间，避免直接刻蚀到第一半导体层。

具体的，所述侧墙保护层20用于保护所述叠层结构被所述栅线缝6隙暴露的侧壁在后续蚀刻工艺中不被损伤。所述侧墙保护层可以是多层复合层，以在后续的多次刻蚀工艺中不被完全去除，持续发挥所述叠层结构侧壁的保护作用。

如图14所示，显示为当第一半导体层位于台阶区B的部分存在凹槽且凹槽中填充有绝缘层5及底部牺牲层7时，在栅线缝隙6刻蚀过程中，即便台阶区的刻蚀速率较快，也不容易刻蚀到第一半导体层。

步骤S3-5：如图15所示，经由所述栅线缝隙6去除所述底部牺牲层7，得到底部横向缝隙21，并经由所述底部横向缝隙21去除所述存储叠层的一部分以暴露出所述沟道层16的一部分。

具体的，在经由所述栅线缝隙6去除所述底部牺牲层7时，所述底部牺牲层7位于所述凹槽4中的部分也被去除。在经由所述底部横向缝隙21去除所述存储叠层的一部分以暴露出所述沟道层16的一部分的步骤之后，所述凹槽4的底面及侧壁仍覆盖有所述绝缘层5。

步骤S3-6：如图16所示，采用化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积法(ALD)或其它合适的工艺沉积第二半导体层22于所述底部横向缝隙21中，并去除所述侧墙保护层20及所述栅极牺牲层10，得到多条栅极横向缝隙23。所述第二半导体层22的材质包括但不限于多晶硅。

步骤S3-7：如图17所示，依次形成高介电常数介质层24及导电层于所述栅极横向缝隙23中。

作为示例，所述高介电常数介质层24的介电常数高于氧化硅的介电常数，例如介电常数值高于4.2，包括但不限于氧化铝。所述导电层按照沉积顺序依次包括粘附层26及栅主体层27，所述粘附层26包括但不限于TiN层、Ti层、Ta层及TaN层中的至少一种，所述栅主体层27包括但不限于钨层。

作为示例，在形成所述高介电常数介质层24于所述栅极横向缝隙23中的步骤中，所述高介电常数介质层24还覆盖所述电介质层9、所述第二半导体层22及所述绝缘层5的暴露表面。

至此，形成了所述堆叠结构，所述堆叠结构包括交替堆叠的所述导电层和所述电介质层9。

请继续参阅图17，执行步骤S4：形成沿垂直方向贯穿所述堆叠结构的绝缘结构25，所述绝缘结构25在所述第一半导体层上的正投影位于所述凹槽4内。

具体的，通过形成绝缘填充层于所述栅线缝隙中以得到所述绝缘结构25，所述绝缘结构25位于多个所述沟道结构之间，将所述堆叠结构划分成多个块区域。

作为示例，进一步参阅图18，形成多根导电柱，一部分所述导电柱40a与所述导电层连接，另一部分所述导电柱40b与所述第一半导体层连接。

本实施例中，还进一步形成第一键合层于所述三维存储结构层正面，所述第一键合层中设有导电插塞28及焊盘29，其中，所述导电插塞28四周被绝缘材料30包围，所述焊盘29四周可以被绝缘材料30包围，也可以突出于绝缘材料上方。

作为示例，所述导电柱40a、所述导电柱40b及所述半导体接触部18可分别通过相应的导电插塞与相应的焊盘连接。

作为示例，进一步参阅图19，提供一器件片31，将所述器件片31与所述三维存储结构层正面键合。

作为示例，所述器件片31的一面设有第二键合层，所述器件片31与所述三维存储结构层之间通过所述第一键合层与所述第二键合层键合。

作为示例，所述器件片31中设有CMOS元件32。在其它实施例中，所述器件片31中还可设有其它类型电子元件此处不应过分限制本发明的保护范围。

作为示例，进一步参阅图20，减薄所述第一半导体层背面直至暴露出所述绝缘层5。

作为示例，减薄所述第一半导体层背面的方法包括化学机械抛光法，其中，所述绝缘层5在此过程中充当自动停止层，从而使得化学机械抛光工艺过程便于控制，并可大幅提高第一半导体层减薄后第一半导体层背面的均匀性。

作为示例，进一步参阅图21，形成引出层于所述第一半导体层背面，所述引出层包括与所述第一半导体层电连接的导电线33。

作为示例，所述导电线33通过导电插塞34与所述第一半导体层(本实施例中具体为所述与N型掺杂层2)连接，所述导电插塞34四周被绝缘材料所包围。

作为示例，所述导电线33还通过导电插塞35与至少一所述导电柱40a连接，从而间接与所述第一键合层电连接。所述引出层还包括导电焊盘36，所述导电焊盘36通过导电插塞37与至少另一所述导电柱40a连接，所述导电插塞35四周、所述导电插塞37四周及所述导电柱40a的底部四周均被绝缘材料38所包围，以与所述第一半导体层绝缘，所述导电线33与所述导电焊盘36之间通过绝缘材料39绝缘。

需要指出的是，图21显示的为从存储阵列一侧引出焊盘的方案，在另一实施例中，也可以从CMOS器件片一侧引出焊盘，例如如图22所示，在减薄所述第一半导体层背面的步骤之后，还包括形成导电焊盘41于所述器件片31背离所述三维存储结构层的一面的步骤，所述导电焊盘41通过其下方的导电插塞42、所述器件片31中的导电插塞43与所述第二键合层电连接，所述导电插塞42的四周被绝缘材料44所包围，以与所述器件片31的第一半导体层绝缘。

需要指出的是，图21与图22为键合后的两种不同引出方式，在其它实施例中，具体引出方式还可根据实际需要进行调整，此处不应过分限制本发明的保护范围。

至此，制作得到一种三维存储器，本实施例的三维存储器的制作方法在栅线缝隙区域增加底部凹槽，并在底部凹槽里填充绝缘层，该具有绝缘层的底部凹槽可作为栅线缝隙刻蚀时的刻蚀停止层(多晶硅牺牲层填充进底部沟槽内)，不仅可以平衡核心区域与台阶区的刻蚀负载(Loading)，保护衬底(第一半导体层)不被损坏，且底部凹槽结构不需要增加工艺和成本。另一方面，当采用化学机械抛光法减薄衬底背面时，具有绝缘层的底部凹槽还可作为衬底背面化学机械抛光的自动停止层，从而使得化学机械抛光工艺过程便于控制，并可大幅提高衬底减薄后衬底背面的均匀性。

实施例二

本实施例中提供一种三维存储器，请参阅图23，显示为所述三维存储器的结构示意图，包括第一半导体层45、沟槽46、绝缘层5、堆叠结构及绝缘结构25，其中，所述沟槽46在垂直方向上贯穿所述第一半导体层45，所述绝缘层5位于所述沟槽46中，所述绝缘层5覆盖于所述沟槽46的内壁表面及底部，且所述绝缘层5与所述第一半导体层45的下表面齐平，所述堆叠结构位于所述第一半导体层45上方，所述堆叠结构包括交替堆叠的导电层和电介质层9，所述绝缘结构25沿垂直方向贯穿所述堆叠结构，所述绝缘结构25在所述第一半导体层45上的正投影位于所述凹槽46内。

作为示例，所述堆叠结构包括核心区与台阶区，所述堆叠结构中还设有栅线缝隙，所述栅线缝隙穿过所述核心区与所述台阶区，所述栅线缝隙在所述第一半导体层45上的正投影位于所述沟槽46内，所述绝缘结构25位于所述栅线缝隙内，并延伸进所述沟槽中。

作为示例，所述堆叠结构中设有多个沟道结构，所述沟道结构沿垂直方向贯穿所述堆叠结构并延伸至所述第一半导体层45中，所述绝缘结构25位于多个所述沟道结构之间，并将所述堆叠结构划分成多个块区域。

作为示例，所述沟道结构包括沟道层16及环绕于所述沟道层16外侧面及外底面的存储叠层，所述第一半导体层45与所述堆叠结构之间还设有第二半导体层22，所述第二半导体层22横向贯穿所述存储叠层以与所述沟道层16连接。所述第二半导体层22包括但不限于多晶硅。

作为示例，所述存储叠层与所述导电层之间设有高介电常数介质层24，所述高介电常数介质层24还位于所述绝缘层5与所述绝缘结构25之间、所述绝缘结构25的侧壁与所述第二半导体层22的侧壁之间、所述绝缘结构25的侧壁与所述电介质层9的侧壁之间。

作为示例，所述三维存储器还包括器件片31及引出层，所述器件片31键合于所述堆叠结构正面；所述引出层位于所述第一半导体层45背面，所述引出层包括与所述第一半导体层45电连接的导电线33。

作为示例，所述堆叠结构正面设有第一键合层，所述器件片31的一面设有第二键合层，所述器件片31与所述三维存储结构层之间通过所述第一键合层与所述第二键合层键合。

作为示例，所述引出层还包括导电焊盘36。在另一实施例中，也可以是所述器件片31背离所述三维存储结构层的一面还设有导电焊盘。

作为示例，所述器件片中设有CMOS元件或其它电子元件。

本实施例的三维存储器中，衬底(第一半导体层)正面的损伤较少，且具有较为均匀的衬底背面，具有更高的器件性能。

综上所述，本发明的三维存储器的制作方法在栅线缝隙区域增加底部凹槽，并在底部凹槽里填充绝缘层，该具有绝缘层的底部凹槽可作为栅线缝隙刻蚀时的刻蚀停止层，不仅可以平衡核心区域与台阶区的刻蚀负载(Loading)，保护衬底不被损坏，且底部凹槽结构不需要增加工艺和成本。另一方面，当采用化学机械抛光法减薄衬底背面时，具有绝缘层的底部沟槽还可作为衬底背面化学机械抛光的自动停止层，从而使得化学机械抛光工艺过程便于控制，并可大幅提高衬底减薄后衬底背面的均匀性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (19)

1.一种三维存储器的制作方法，其特征在于，包括以下步骤：

形成具有至少一凹槽的第一半导体层；

在所述第一半导体层上形成绝缘层，所述绝缘层填充进所述凹槽中；

在所述绝缘层上形成堆叠结构，所述堆叠结构包括交替堆叠的导电层和电介质层；

以及形成沿垂直方向贯穿所述堆叠结构的绝缘结构，所述绝缘结构在所述第一半导体层上的正投影位于所述凹槽内；

减薄所述第一半导体层，暴露出所述绝缘层。

2.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述堆叠结构中设有多个沟道结构，所述沟道结构沿垂直方向贯穿所述堆叠结构并延伸至所述第一半导体层中，所述绝缘结构位于多个所述沟道结构之间，并将所述堆叠结构划分成多个块区域。

3.根据权利要求2所述的三维存储器的制作方法，其特征在于：形成所述沟道结构包括以下步骤：

依次形成底部牺牲层及叠层结构于所述第一半导体层上方，所述底部牺牲层填充进所述凹槽中，所述叠层结构包括交替堆叠的栅极牺牲层及所述电介质层；

形成沿垂直方向贯穿所述叠层结构、所述底部牺牲层并延伸至所述第一半导体层中的沟道孔，并依次形成存储叠层及沟道层于所述沟道孔中；

形成沿垂直方向贯穿所述叠层结构并往下延伸至所述底部牺牲层表面的栅线缝隙，并在所述栅线缝隙的侧壁形成侧墙保护层；

经由所述栅线缝隙去除所述底部牺牲层，得到底部横向缝隙，并经由所述底部横向缝隙去除所述存储叠层的一部分以暴露出所述沟道层的一部分；

形成第二半导体层于所述底部横向缝隙中。

4.根据权利要求3所述的三维存储器的制作方法，其特征在于：形成所述绝缘结构包括以下步骤：

去除所述侧墙保护层及所述栅极牺牲层，得到多条栅极横向缝隙；

形成所述导电层于所述栅极横向缝隙中；

形成绝缘填充层于所述栅线缝隙中，得到所述绝缘结构。

5.根据权利要求4所述的三维存储器的制作方法，其特征在于：在形成所述导电层之前，还包括形成高介电常数介质层于所述栅极横向缝隙中的步骤，所述高介电常数介质层覆盖所述电介质层、所述第二半导体层及所述绝缘层的暴露表面。

6.根据权利要求1所述的三维存储器的制作方法，其特征在于，还包括以下步骤：

提供一器件片，将所述器件片与所述堆叠结构正面键合；

形成引出层于减薄后的所述第一半导体层背面，所述引出层包括与所述第一半导体层电连接的导电线。

7.根据权利要求6所述的三维存储器的制作方法，其特征在于：所述引出层还包括导电焊盘。

8.根据权利要求6所述的三维存储器的制作方法，其特征在于：在减薄所述第一半导体层背面的步骤之后，还包括形成导电焊盘于所述器件片背离所述堆叠结构的一面的步骤。

9.根据权利要求6所述的三维存储器的制作方法，其特征在于：减薄所述第一半导体层背面的方法包括化学机械抛光法。

10.根据权利要求6所述的三维存储器的制作方法，其特征在于：所述器件片中设有CMOS元件。

11.根据权利要求1所述的三维存储器的制作方法，其特征在于：所述第一半导体层自下而上依次包括P型基底与N型掺杂层。

12.一种三维存储器，其特征在于，包括：

第一半导体层；

沟槽，在垂直方向上贯穿所述第一半导体层；

绝缘层，位于所述沟槽中，所述绝缘层覆盖于所述沟槽的内壁表面及底部，且所述绝缘层与所述第一半导体层的下表面齐平；

堆叠结构，位于所述第一半导体层上方，所述堆叠结构包括交替堆叠的导电层和电介质层；

绝缘结构，沿垂直方向贯穿所述堆叠结构，所述绝缘结构在所述第一半导体层上的正投影位于所述沟槽内。

13.根据权利要求12所述的三维存储器，其特征在于：所述绝缘结构延伸进所述沟槽中。

14.根据权利要求12所述的三维存储器，其特征在于：所述堆叠结构中设有多个沟道结构，所述沟道结构沿垂直方向贯穿所述堆叠结构并延伸至所述第一半导体层中，所述绝缘结构位于多个所述沟道结构之间，并将所述堆叠结构划分成多个块区域。

15.根据权利要求14所述的三维存储器，其特征在于：所述沟道结构包括沟道层及环绕于所述沟道层外侧面及外底面的存储叠层，所述第一半导体层与所述堆叠结构之间还设有第二半导体层，所述第二半导体层横向贯穿所述存储叠层以与所述沟道层连接。

16.根据权利要求15所述的三维存储器，其特征在于：所述存储叠层与所述导电层之间设有高介电常数介质层，所述高介电常数介质层还位于所述绝缘层与所述绝缘结构之间、所述绝缘结构的侧壁与所述第二半导体层的侧壁之间、所述绝缘结构的侧壁与所述电介质层的侧壁之间。

17.根据权利要求12所述的三维存储器，其特征在于：所述三维存储器还包括器件片及引出层，所述器件片键合于所述堆叠结构正面，所述引出层位于所述第一半导体层背面，所述引出层包括与所述第一半导体层电连接的导电线。

18.根据权利要求17所述的三维存储器，其特征在于：所述引出层还包括导电焊盘。

19.根据权利要求17所述的三维存储器，其特征在于：所述器件片背离所述堆叠结构的一面还设有导电焊盘。

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