CN113782537B - 半导体器件的制作方法和三维存储器 - Google Patents
半导体器件的制作方法和三维存储器 Download PDFInfo
- Publication number
- CN113782537B CN113782537B CN202110949713.2A CN202110949713A CN113782537B CN 113782537 B CN113782537 B CN 113782537B CN 202110949713 A CN202110949713 A CN 202110949713A CN 113782537 B CN113782537 B CN 113782537B
- Authority
- CN
- China
- Prior art keywords
- conductive
- layer
- forming
- conductive layer
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 59
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 29
- 239000004065 semiconductor Substances 0.000 title claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 33
- 230000008569 process Effects 0.000 claims description 22
- 238000003860 storage Methods 0.000 claims description 16
- 230000004888 barrier function Effects 0.000 claims description 15
- 230000000149 penetrating effect Effects 0.000 claims description 15
- 230000000903 blocking effect Effects 0.000 claims description 11
- 238000002955 isolation Methods 0.000 claims description 11
- 238000005229 chemical vapour deposition Methods 0.000 claims description 6
- 230000005641 tunneling Effects 0.000 claims description 5
- 239000000463 material Substances 0.000 description 19
- 239000000470 constituent Substances 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 13
- 239000004020 conductor Substances 0.000 description 13
- 238000005530 etching Methods 0.000 description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229920005591 polysilicon Polymers 0.000 description 7
- 238000000427 thin-film deposition Methods 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- 239000011810 insulating material Substances 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- 230000010354 integration Effects 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 4
- 229910052721 tungsten Inorganic materials 0.000 description 4
- 239000010937 tungsten Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- -1 for example Substances 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000012876 topography Methods 0.000 description 2
- 239000011800 void material Substances 0.000 description 2
- 238000001039 wet etching Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 229910000449 hafnium oxide Inorganic materials 0.000 description 1
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 description 1
- 230000005055 memory storage Effects 0.000 description 1
- 238000001000 micrograph Methods 0.000 description 1
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
- H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/20—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B41/23—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B41/27—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
- H10B41/50—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the boundary region between the core region and the peripheral circuit region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/20—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels
- H10B43/23—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels
- H10B43/27—EEPROM devices comprising charge-trapping gate insulators characterised by three-dimensional arrangements, e.g. with cells on different height levels with source and drain on different levels, e.g. with sloping channels the channels comprising vertical portions, e.g. U-shaped channels
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
- H10B43/35—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region with cell select transistors, e.g. NAND
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/50—EEPROM devices comprising charge-trapping gate insulators characterised by the boundary region between the core and peripheral circuit regions
Landscapes
- Non-Volatile Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
本公开实施例公开了一种半导体器件的制作方法和三维存储器。所述方法包括：在衬底上形成包括核心区和台阶区的堆叠结构；其中，所述堆叠结构包括：沿第一方向交替堆叠设置的绝缘层和牺牲层；去除所述核心区中的所述牺牲层，以在所述核心区中形成第一间隙；形成填充所述第一间隙的第一导电层；在所述台阶区中形成第二导电层和导电柱；其中，所述第二导电层位于所述台阶区中相邻的两个所述绝缘层之间；所述导电柱位于覆盖所述台阶区的介质层中；所述第二导电层与所述导电柱电连接。
Description
技术领域
本公开实施例涉及半导体制造技术领域，尤其涉及一种半导体器件的制作方法和三维存储器。
背景技术
随着对于存储器存储密度的需求越来越大，开发出了三维结构的存储器，其包括核心(core)区和台阶(stair step，SS)区。核心区设置有多个沟道柱，用于进行信息的存储。台阶区设置有多个导电的接触柱，用于向核心区传输控制信息，以在核心区进行信息的读写操作。
在三维存储器的制作过程中，通过刻蚀形成穿过覆盖台阶区的介质层的接触孔，向该接触孔中填充导电材料，以形成与字线电连接的接触柱，进而利用该接触柱向字线(word line)传输电信号。然而，随着三维存储器集成度和位密度的增加，接触孔的制作难度增加。因此，如何在保证存储器的集成度和位密度较高的同时，减小接触孔的制作难度，成为亟待解决的问题。
发明内容
有鉴于此，本公开实施例提供一种半导体器件的制作方法和三维存储器。
根据本公开实施例的第一方面，提供一种半导体器件的制作方法，所述方法包括：
在衬底上形成包括核心区和台阶区的堆叠结构；其中，所述堆叠结构包括：沿第一方向交替堆叠设置的绝缘层和牺牲层；
去除所述核心区中的所述牺牲层，以在所述核心区中形成第一间隙；
形成填充所述第一间隙的第一导电层；
在所述台阶区中形成第二导电层和导电柱；其中，所述第二导电层位于所述台阶区中相邻的两个所述绝缘层之间；所述导电柱位于覆盖所述台阶区的介质层中；所述第二导电层与所述导电柱电连接。
在一些实施例中，所述在所述台阶区中形成第二导电层和导电柱，包括：
在形成所述第一导电层后，形成穿过所述介质层的接触孔；其中，所述接触孔显露所述台阶区中的所述牺牲层；
去除所述台阶区中的所述牺牲层，以在所述台阶区中形成第二间隙；其中，所述第二间隙与所述接触孔连通；
填充所述第二间隙，以形成所述第二导电层；
填充所述接触孔，以形成所述导电柱。
在一些实施例中，所述填充所述第二间隙，以形成所述第二导电层，填充所述接触孔，以形成所述导电柱，包括：
采用化学气相沉积工艺，同时填充所述第二间隙和所述接触孔，以同时形成所述第二导电层和所述导电柱。
在一些实施例中，所述去除所述核心区中的所述牺牲层，以在所述核心区中形成第一间隙，包括：
形成贯穿所述核心区的第一沟槽；其中，所述第一沟槽的侧壁显露位于所述核心区中的牺牲层；通过所述第一沟槽，去除所述核心区中的所述牺牲层；
所述方法还包括：
在形成所述第一导电层之后，且在形成所述接触孔之前，填充所述第一沟槽，形成阻挡结构；在形成所述阻挡结构之后，形成贯穿所述台阶区的第二沟槽；其中，所述第二沟槽与所述阻挡结构连通，所述第二沟槽的侧壁显露位于所述台阶区中的牺牲层；
所述去除所述台阶区中的所述牺牲层，以在所述台阶区中形成第二间隙，包括：
通过所述第二沟槽，去除所述台阶区中的所述牺牲层。
在一些实施例中，所述形成贯穿所述台阶区的第二沟槽，包括：
在形成所述接触孔的同时，形成所述第二沟槽。
在一些实施例中，所述方法还包括：
形成填充所述第二间隙的所述第二导电层；其中，所述第二导电层与所述第一导电层电连接；
在形成所述第二导电层之后，形成填充所述接触孔的所述导电柱。
在一些实施例中，所述方法还包括：
在形成所述第二导电层之后，形成覆盖所述第二沟槽侧壁的电隔离层，并基于所述第二沟槽的形貌形成第三沟槽；
形成填充所述第三沟槽的导电墙；其中，所述电隔离层，位于所述第一导电层与所述导电墙之间；或者，所述电隔离层，位于所述第二导电层和所述导电墙之间。
在一些实施例中，所述方法还包括：
形成贯穿所述核心区的沟道通孔；其中，所述沟道通孔的底部显露所述衬底；
形成填充所述沟道通孔的存储结构；其中，所述存储结构与所述衬底电连接，用于在去除所述核心区中的所述牺牲层时，支撑所述堆叠结构。
在一些实施例中，所述形成填充所述沟道通孔的存储结构，包括：
沿所述沟道通孔的径向，依次形成覆盖所述沟道通孔侧壁的阻挡层、存储层和隧穿层。
在一些实施例中，上述任一实施例中的所述方法应用于制造三维存储器。
根据本公开实施例的第二方面，提供一种三维存储器，包括：
叠层结构，位于衬底上；其中，所述叠层结构的核心区和台阶区包括：沿第一方向交替堆叠设置的绝缘层和导电层；
导电柱，位于覆盖所述台阶区的介质层中；其中，所述导电柱与所述台阶区中的所述导电层一体成型且电连接。
相较于同时去除核心区和台阶区的牺牲层，并形成替代该牺牲层的导电栅极之后，再形成与台阶区中导电栅极电连接的接触柱的方案，本公开实施例中，先去除核心区中的牺牲层，并在核心区中形成第一导电层，再在台阶区中形成第二导电层和导电柱，通过分步去除核心区和台阶区中牺牲层的方式，可减小台阶区中的绝缘层和介质层作用于第二导电层预设形成位置处的压力，台阶区中第二导电层预设形成位置处的厚度变化较小，即台阶区中导电柱的着陆层厚度变化较小，降低了形成的导电柱穿通相邻设置的两层栅极的风险，降低了由于导电柱穿通相邻的两层栅极导致半导体器件发生短路的几率，有利于保证制作的半导体器件的良率较高，且有利于减小导电柱的制作难度。
附图说明
图1a至图1c是根据一种实施例示出的一种半导体器件的制作方法的结构示意图；
图2是根据一种实施例示出的一种半导体器件的局部电镜图；
图3是根据本公开实施例示出的一种半导体器件的制作方法的流程示意图；
图4是根据本公开实施例示出的一种半导体器件的制作方法的结构示意图一；
图5是根据本公开实施例示出的一种半导体器件的制作方法的结构示意图二；
图6a和图6b是根据本公开实施例示出的一种半导体器件的制作方法的结构示意图三；
图7是根据本公开实施例示出的一种半导体器件的制作方法的结构示意图四；
图8是根据本公开实施例示出的一种半导体器件的制作方法的结构示意图五；
图9a和图9b是根据本公开实施例示出的一种半导体器件的制作方法的结构示意图六；
图10是根据本公开实施例示出的一种半导体器件的制作方法的结构示意图七；
图11a和图11b是根据本公开实施例示出的一种半导体器件的制作方法的结构示意图八。
具体实施方式
下面将结合附图和实施例对本公开的技术方案进一步详细阐述。虽然附图中显示了本公开的示例性实施方法，然而应当理解，可以以各种形式实现本公开而不应被这里阐述的实施方式所限制。相反，提供这些实施方式是为了能够更透彻的理解本公开，并且能够将本公开的范围完整的传达给本领域的技术人员。
在下列段落中参照附图以举例方式更具体的描述本公开。根据下面说明和权利要求书，本公开的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本公开实施例的目的。
可以理解的是，本公开的“在……上”、“在……之上”和“在……上方”的含义应当以最宽方式被解读，以使得“在……上”不仅表示其“在”某物“上”且其间没有居间特征或层(即直接在某物上)的含义，而且还包括在某物“上”且其间有居间特征或层的含义。
在本公开实施例中，术语“第一”、“第二”、“第三”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。
在本公开实施例中，术语“层”是指包括具有厚度的区域的材料部分。层可以在下方或上方结构的整体之上延伸，或者可以具有小于下方或上方结构范围的范围。此外，层可以是厚度小于连续结构厚度的均质或非均质连续结构的区域。例如，层可位于连续结构的顶表面和底表面之间，或者层可在连续结构顶表面和底表面处的任何水平面对之间。层可以水平、垂直和/或沿倾斜表面延伸。层可以包括多个子层。
需要说明的是，本公开实施例所记载的技术方案之间，在不冲突的情况下，可以任意组合。
图1a至图1c是根据一种实施例示出的一种半导体器件的制作方法的结构示意图。参照图1a至图1c所示，该半导体器件的制作至少包括以下步骤：
步骤一：参照图1a所示，在衬底1100上形成堆叠结构1200；其中，堆叠结构1200包括：沿第一方向(z方向)交替堆叠设置的绝缘层1210和牺牲层1220，沿第二方向(x方向)并列设置的核心区1200a和台阶区1200b；第一方向(z方向)垂直于衬底1100所在的平面(xoy平面)，第二方向(x方向)平行于衬底所在的平面(xoy平面)；
步骤二：参照图1a所示，形成贯穿堆叠结构1200的沟道柱1230，其中，沟道柱1230位于核心区1200a中，用于进行信息的存储；
步骤三：参照图1a所示，形成覆盖衬底1100、堆叠结构1200和沟道柱1230的介质层1240；
步骤四：参照图1b所示，形成贯穿介质层1240的虚拟沟道柱1250；其中，虚拟沟道柱1250位于台阶区1200b中，用于在去除牺牲层1220的过程中，支撑堆叠结构1200；
步骤五：参照图1b所示，形成贯穿堆叠结构1200的沟槽1260，通过沟槽1260去除牺牲层1220，以在相邻的两个绝缘层1210中形成间隙1270；
步骤六：参照图1c所示，向间隙1270中填充导电材料，形成字线1280；
步骤七：刻蚀形成穿过覆盖台阶区1200b的介质层1240的接触孔1290；其中，接触孔1290的底部显露字线1280；
步骤八：向接触孔1290中填充导电材料，以形成与字线1280电连接的接触柱。
在刻蚀形成接触孔1290时，期望接触孔恰好停留在每个台阶最上层字线的上表面，至少不穿过该字线，使得填充导电材料后，接触柱(contact)与该字线的接触良好。即最上层字线可作为接触孔或接触柱的着陆层(CT landing tier)。
示例性地，参照图1c所示，在刻蚀形成接触孔1290a、接触孔1290b和接触孔1290c时，期望接触孔1290a、接触孔1290b、接触孔1290c恰好各自停留在字线1280a、字线1280b、字线1280c的上表面，至少不穿过字线1280a、字线1280b、字线1280c。
然而，在上述步骤五中，通过沟槽1260去除核心区1200a和台阶区1200b的牺牲层1220、形成间隙1270后，由于位于牺牲层1220上层的绝缘层1210和介质层1240的压力作用，间隙1270的高度(沿z方向的长度)可能会减小，导致填充间隙1270的字线1280的厚度减薄，即接触柱的着陆层厚度减薄。
在刻蚀形成接触孔1290时，可能存在接触孔1290穿过每个台阶最上层字线，到达其下层字线的上表面，即刻蚀穿通(punch through)。向接触孔中填充导电材料后，每个台阶最上层字线与其下层字线之间电连接，导致存储器失效。
示例性地，参照图1c所示，在刻蚀形成接触孔1290a时，接触孔1290a穿过字线1280a，到达字线1280a'的上表面，向接触孔1290a中填充导电材料后，字线1280a和字线1280a'电连接，存储器失效。
此外，由于间隙1270的厚度减薄，向间隙1270中填充导电材料的难度增加，导致形成字线1280的质量变差，参照图2所示，字线1280中存在空隙(void)等缺陷，降低存储器中通过字线传输的电信号的质量。
进一步地，随着存储器集成度和位密度的增加，牺牲层的厚度越来越小，导致去除牺牲层后形成的字线的厚度逐渐减小。一方面，字线的电阻增加，导致存储器的电性能下降；另一方面，接触孔刻蚀穿通的概率增大，导致存储器失效的概率增加。
有鉴于此，本公开实施例提供一种半导体器件的制作方法。
图3是根据本公开实施例示出的一种半导体器件的制作方法的流程示意图。参照图3所示，所述方法包括如下步骤：
S110：在衬底上形成包括核心区和台阶区的堆叠结构；其中，堆叠结构包括：沿第一方向交替堆叠设置的绝缘层和牺牲层；
S120：去除核心区中的牺牲层，以在核心区中形成第一间隙；
S130：形成填充第一间隙的第一导电层；
S140：在台阶区中形成第二导电层和导电柱；其中，第二导电层位于所述台阶区中相邻的两个绝缘层之间；导电柱位于覆盖台阶区的介质层中；第二导电层与导电柱电连接。
相较于同时去除核心区和台阶区的牺牲层，并形成替代该牺牲层的导电栅极之后，再形成与台阶区中导电栅极电连接的接触柱的方案，本公开实施例中，先去除核心区中的牺牲层，并在核心区中形成第一导电层，再在台阶区中形成第二导电层和导电柱，通过分步去除核心区和台阶区中牺牲层的方式，可减小台阶区中的绝缘层和介质层作用于第二导电层预设形成位置处的压力台阶区中第二导电层预设形成位置处的厚度变化较小，即台阶区中导电柱的着陆层厚度变化较小，降低了形成的导电柱穿通相邻设置的两层栅极的风险，降低了由于导电柱穿通相邻的两层栅极导致半导体器件发生短路的几率，有利于保证制作的半导体器件的良率较高，且有利于减小导电柱的制作难度。
此外，在去除台阶区中的牺牲层，形成间隙时，间隙厚度减薄的程度降低，向间隙中填满导电材料的难度降低，有利于减小字线中的空隙，提高存储器中电信号的传输质量。
进一步地，在间隙中形成的字线更接近预设尺寸(即牺牲层的厚度)，字线的电阻变化较小，在提高存储器集成度和位密度的同时，有利于保持存储器的电性能。
图4至图11b是根据本公开实施例示出的一种半导体器件的制作方法的结构示意图，下面将结合图3、图4至图11b对本公开再做进一步详细的说明。
首先，参照图4所示，执行步骤S110：在衬底2100上形成包括核心区2200a和台阶区2200b的堆叠结构2200；其中，堆叠结构2200包括：沿第一方向交替堆叠设置的绝缘层2210和牺牲层2220。
示例性地，参照图4所示，可通过薄膜沉积工艺，在衬底2100上形成沿z方向交替堆叠设置的绝缘层2210和牺牲层2220。薄膜沉积工艺包括但不限于化学气相沉积(CVD)工艺、等离子体增强化学气相沉积(PECVD)工艺、原子层沉积(ALD)工艺或其组合。
示例性地，参照图4所示，可通过等离子体刻蚀工艺，在绝缘层2210和牺牲层2220的端部，形成多个台阶，例如，第一台阶2201、第二台阶2202和第三台阶2203。每个台阶至少包括由下至上堆叠设置的一个绝缘层2210和一个牺牲层2220。台阶区中的台阶面可以为绝缘层2210，也可以为牺牲层2220，以下将以台阶面为绝缘层2210为例进行说明。
可以理解的是，一个绝缘层2210和一个牺牲层2220可构成一个层级，每个台阶至少包括一个层级。以第一台阶2201为例，第一台阶2201包括由下至上堆叠设置的三个绝缘层2210和三个牺牲层2220，即第一台阶2201包括三个层级。第一台阶2201的层级数量并不限于图4中所示的三个，还可以有其他数量，例如一个层级、两个层级、四个层级或更多个层级。
需要强调的是，台阶区2200b中可包括多个台阶，每个台阶包括的层级数量可以相同，也可以不同。参照图4所示，第一台阶2201和第二台阶2202包括的层级数量相同，均为三个层级。在其它实施例中，第一台阶2201和第二台阶2202包括的层级数量也可以不同，例如，第一台阶2201包括三个层级，第二台阶2202包括两个层级。或者，第一台阶2201包括两个层级，第二台阶2202包括三个层级，本公开在此不作限制。
示例性地，参照图4所示，堆叠结构2200包括沿x方向并列设置的核心区2200a和台阶区2200b，核心区2200a包括用于形成存储单元的区域，台阶区2200b包括用于形成字线连接的区域。
可以理解的是，这里z方向表示的是第一方向，x方向表示的是第二方向。z方向垂直于衬底所在的平面(即xoy平面)，x方向平行于衬底所在的平面。
衬底2100的组成材料包括：半导体材料。例如，硅或多晶硅。
绝缘层2210的组成材料包括：氧化物。例如，氧化硅或二氧化硅。
牺牲层2220的组成材料包括：氮化物。例如，氮化硅或氮氧化硅。
在一些实施例中，上述方法还包括：
形成贯穿核心区的沟道通孔；其中，沟道通孔的底部显露衬底；
形成填充沟道通孔的存储结构；其中，存储结构与衬底电连接，用于在去除核心区中的牺牲层时，支撑堆叠结构。
示例性地，可通过刻蚀工艺，形成贯穿核心区2200a的沟道通孔，沟道通孔的底部显露衬底2100。可以理解的是，沟道通孔可以仅贯穿核心区2200a中的堆叠结构，显露衬底2100的上表面，沟道通孔还可以贯穿核心区2200a中的堆叠结构和部分衬底2100，显露衬底2100的居间部分，即沟道通孔的底部位于衬底2100中。
示例性地，参照图5所示，可通过选择性外延工艺，在沟道通孔底部显露的衬底表面形成外延层2230，再向底部形成有外延层2230的沟道通孔中填充存储结构2240，存储结构2240可通过外延层2230与衬底2100电连接。
外延层2230的组成材料包括：硅或多晶硅。
在一些实施例中，参照图5所示，上述形成填充沟道通孔的存储结构2240，包括：
沿沟道通孔的径向，依次形成覆盖沟道通孔侧壁的阻挡层2241、存储层2242和隧穿层2243。
阻挡层2241和隧穿层2243的组成材料包括氧化物，例如，氧化硅或二氧化硅。
存储层2242的组成材料包括氮化物，例如，氮化硅或氮氧化硅。
在一些实施例中，参照图5所示，上述形成填充沟道通孔的存储结构2240，还包括：
依次形成覆盖隧穿层2243的沟道层2244和绝缘柱2245；
形成穿过绝缘柱2245的导电的接触插塞2247；其中，接触插塞2247与沟道层2244电连接。
沟道层2244的组成材料包括半导体材料，例如，硅或多晶硅。
绝缘柱2245的组成材料包括绝缘材料，例如，氧化硅或二氧化硅。
接触插塞2247的组成材料包括导电材料，例如，钨、铜、多晶硅或铝。
需要强调的是，在向形成有沟道层2244的沟道通孔中填充绝缘材料，以形成绝缘柱2245时，由于沟道通孔的顶部绝缘材料沉积速率通常大于其底部的沉积速率，因此，容易在绝缘柱2245中形成如图5所示的气隙2246。
接下来，执行步骤S120：去除核心区中的牺牲层，以在核心区中形成第一间隙。
示例性地，参照图7所示，可通过刻蚀工艺(例如，湿法刻蚀)，去除核心区2200a中的牺牲层2220，以在核心区2200a中形成第一间隙2263。可以理解的是，第一间隙2263位于核心区中相邻的两个绝缘层2210之间。
在一些实施例中，上述去除核心区中的牺牲层，以在核心区中形成第一间隙，包括：
形成贯穿核心区的第一沟槽；其中，第一沟槽的侧壁显露位于核心区中的牺牲层；通过第一沟槽，去除核心区中的牺牲层。
示例性地，参照图6a和图6b所示，可通过薄膜沉积工艺，形成覆盖衬底2100、堆叠结构2200以及存储结构2240的介质层2250。沿z方向，形成贯穿核心区的第一凹槽。可以理解的是，第一凹槽贯穿核心区2200a中的介质层2250和堆叠结构2200，第一凹槽的侧壁显露位于核心区2200a中牺牲层，第一凹槽的端部显露位于台阶区中牺牲层。
图6b示出了图6a中在AA’位置，堆叠结构2200在xoy平面的截面图。参照图6b所示，核心区2200a中包括呈阵列排布的多个存储结构2240，第一凹槽沿x方向延伸，且位于相邻的两行存储结构2240之间，第一凹槽的端部位于核心区2200a和台阶区2200b的交界处(图6b中虚线所示)。
示例性地，参照图6b所示，形成覆盖第一凹槽的端部的第一阻挡层2262，并基于第一凹槽的形貌形成第一沟槽2261，第一沟槽2261的侧壁显露位于核心区2200a中的牺牲层(图6a所示)，通过第一沟槽2261去除核心区2200a中的牺牲层。
可以理解的是，第一沟槽2261沿x方向的长度，小于第一凹槽沿x方向的长度，且第一沟槽2261的侧壁仅显露位于核心区2200a中牺牲层，第一阻挡层2262位于台阶区2200b与第一沟槽2261之间，在后续去除核心区中的牺牲层时，第一阻挡层2262可保护台阶区中的牺牲层。
示例性地，参照图6b所示，通过第一沟槽2261沿y方向相对设置的两侧的侧壁，去除核心区2200a中的牺牲层，以形成如图7所示的第一间隙2263。
需要强调的是，由于核心区2200a中包括多个存储结构2240，在去除核心区2200a中的牺牲层2220时，该多个存储结构2240可支撑核心区2200a中的堆叠结构，防止其坍塌。
介质层2250的组成材料包括绝缘材料，例如，氧化硅或二氧化硅。
第一阻挡层2262的组成材料包括高介电材料，例如，氧化铝或氧化铪。
然后，执行步骤S130：形成填充第一间隙的第一导电层。
示例性地，参照图8所示，可通过薄膜沉积工艺，形成填充第一间隙2263的第一导电层2271。
第一导电层2271的组成材料包括导电材料，例如，钨或多晶硅。
最后，执行步骤S140：在台阶区中形成第二导电层和导电柱；其中，第二导电层位于所述台阶区中相邻的两个绝缘层之间；导电柱位于覆盖台阶区的介质层中；第二导电层与导电柱电连接。
示例性地，参照图11a所示，在台阶区2200b中形成第二导电层2272和导电柱2290。可以理解的是，第二导电层2272位于台阶区2200b中相邻的两个绝缘层2210之间，导电柱2290穿过覆盖台阶区2200b的介质层2250，并与第二导电层2272电连接。
需要强调的是，在每个台阶包括多个层级时，导电柱2290与每个台阶中的最上层层级中的第二导电层电连接。
在一些实施例中，上述在台阶区中形成第二导电层和导电柱，包括：
在形成第一导电层后，形成穿过介质层的接触孔；其中，接触孔显露台阶区中的牺牲层；
去除台阶区中的牺牲层，以在台阶区中形成第二间隙；其中，第二间隙与接触孔连通；
填充第二间隙，以形成第二导电层；
填充接触孔，以形成导电柱。
示例性地，参照图9a所示，在形成第一导电层2271后，可通过刻蚀工艺(例如，等离子体刻蚀)，形成穿过覆盖台阶区2200b的介质层2250的多个接触孔2280，例如第一接触孔2280a、第二接触孔2280b和第三接触孔2280c。第一接触孔2280a显露第一台阶2201中的牺牲层2220a，第二接触孔2280b显露第二台阶2202中的牺牲层2220b，第三接触孔2280c显露第三台阶2203中的牺牲层2220c。
可以理解的是，在每个台阶包括多个层级时，每个台阶中的最上层层级中的牺牲层(例如牺牲层2220a、牺牲层2220b和牺牲层2220c)为接触孔的着陆层，即接触孔的底部显露该层牺牲层。
示例性地，参照图10所示，在形成接触孔2280之后，可通过刻蚀工艺(例如，湿法刻蚀)，去除台阶区2200b中的牺牲层2220，在台阶区2200b中相邻的两个绝缘层2210之间形成第二间隙2266，第二间隙2266与接触孔2280连通。
示例性地，参照图11a所示，可通过薄膜沉积工艺，填充第二间隙2266，以形成第二导电层2272，填充接触孔2280，以形成导电柱2290，导电柱2290的底部与第二导电层2272电连接。
第二导电层2272和导电柱2290的组成材料包括导电材料，例如，钨或多晶硅。第二导电层2272和导电柱2290的组成材料可以相同，也可以不同。
需要强调的是，第二间隙2266和接触孔2280可先后填充，也可同时填充。在第二间隙2266和接触孔2280同时填充时，第二导电层2272和导电柱2290的组成材料相同。
在一些实施例中，上述填充第二间隙，以形成第二导电层，填充接触孔，以形成导电柱，包括：
采用化学气相沉积工艺，同时填充所述第二间隙和所述接触孔，以同时形成第二导电层和导电柱。
可以理解的是，在本公开实施例中，通过采用化学气相沉积工艺，可同时形成第二导电层和导电柱，有利于简化工艺，减小存储器的制作成本。
在一些实施例中，上述方法还包括：
在形成第一导电层之后，且在形成接触孔之前，填充第一沟槽，形成阻挡结构；在形成阻挡结构之后，形成贯穿台阶区的第二沟槽；其中，第二沟槽与阻挡结构连通，第二沟槽的侧壁显露位于台阶区中的牺牲层；
上述去除台阶区中的牺牲层，以在台阶区中形成第二间隙，包括：
通过第二沟槽，去除台阶区中的牺牲层。
示例性地，参照图9a所示，在形成第一导电层2271之后，且在形成接触孔2280之前，可通过薄膜沉积工艺，填充第一沟槽2261，形成阻挡结构2264。例如，向第一沟槽2261中填充介电材料，形成第二阻挡层。可以理解的是，阻挡结构2264包括第一阻挡层2262和第二阻挡层。
图9b示出了图9a中在BB’位置，堆叠结构2200在xoy平面的截面图。参照图9b所示，在形成阻挡结构2264之后，形成贯穿台阶区2200b的第二沟槽2265；其中，第二沟槽2265沿x方向延伸，第二沟槽2265的侧壁显露位于台阶区2200b中的牺牲层，第二沟槽2265的端部显露第一阻挡层2262。通过第二沟槽2265，去除台阶区2200b中的牺牲层。可以理解的是，在去除台阶区中的牺牲层时，第一阻挡层2262可保护核心区中的已形成的功能结构。
在一些实施例中，上述形成贯穿台阶区的第二沟槽，包括：在形成接触孔的同时，形成第二沟槽。
示例性地，参照图9b所示，通过利用包括接触孔2280图案和第二沟槽2265图案的掩膜版，在刻蚀形成接触孔2280的同时，形成第二沟槽2265。
在一些实施例中，上述方法还包括：
形成填充第二间隙的第二导电层；其中，第二导电层与第一导电层电连接；
在形成第二导电层之后，形成填充接触孔的导电柱。
示例性地，结合图9b至图11a所示，可先通过第二沟槽2265填充第二间隙2266，形成第二导电层2272，第二导电层2272与第一导电层2271电连接。再填充接触孔2280，形成导电柱2290，导电柱2290的底部与第二导电层2272电连接，第一导电层2271通过第二导电层2272与导电柱2290电连接。
在一些实施例中，上述方法还包括：
在形成第二导电层之后，形成覆盖第二沟槽侧壁的电隔离层，并基于第二沟槽的形貌形成第三沟槽；
形成填充第三沟槽的导电墙；其中，电隔离层，位于第一导电层与导电墙之间；或者，电隔离层，位于第二导电层和导电墙之间。
示例性地，结合图11a和图11b所示，在形成第二导电层2272后，通过第二沟槽2265去除阻挡结构2264。可以理解的是，此时，第二沟槽与第一凹槽连通。
通过薄膜沉积工艺，形成覆盖第二沟槽2265和第一凹槽侧壁的电隔离层2267，并基于第二沟槽2265和第一凹槽的形貌形成第三沟槽，可以理解的是，此时，第三沟槽贯穿核心区和台阶区。
向第三沟槽中填充导电材料形成导电墙2268，电隔离层2267位于第二导电层2272和导电墙2268之间，还位于第一导电层2271和导电墙2268之间。
电隔离层2267的组成材料包括绝缘材料，例如，氧化硅或氮化硅。
导电墙2268的组成材料包括导电材料，例如，钨或多晶硅。
相较于相关技术中形成共源极沟槽，本公开实施例中，在形成第二导电层后，通过第二凹槽可形成贯穿核心区和台阶区的第三沟槽，填充第三沟槽的导电墙可作为共源极向存储器供电，有利于进一步的优化存储器的制作工艺。
在一些实施例中，上述任一实施例中的方法应用于制造三维存储器。
在一些实施例中，上述三维存储器包括：3D NAND存储器。
图11a是根据本公开实施例示出的一种三维存储器2000的结构示意图。参照图11a所示，三维存储器2000包括：
叠层结构2200'，位于衬底2100上；其中，叠层结构2200'的核心区2200a和台阶区2200b包括：沿第一方向交替堆叠设置的绝缘层2210和导电层；
导电柱2290，位于覆盖台阶区2200b的介质层2250中；其中，导电柱2290与台阶区2200b中的导电层一体成型且电连接。
示例性地，参照图11a所示，导电层包括：位于核心区2200a中的第一导电层2271和位于台阶区2200b中的第二导电层2272。导电柱2290的的底部与第二导电层2272电连接，基于上述实施例中的方法，导电柱2290可与第二导电层2272同时形成，即一体成型。可以理解的是，在导电柱2290与第二导电层2272一体成型时，导电柱2290与第二导电层2272为连续的结构，不同的附图标记只是为了区分导电柱2290与第二导电层2272位置上的差异。
相较于相关技术中分开形成具有接触界面的接触柱和栅极层，本公开实施例中，由于导电柱与第二导电层一体成型，二者之间不存在接触界面，通过导电柱向第二导电层传输的控制信号的传输速度更快，有利于提高三维存储器的响应速度。
这里，z方向表示的是第一方向，x方向表示的是第二方向。z方向垂直于衬底所在的平面(即xoy平面)，x方向平行于衬底所在的平面。
以上所述，仅为本公开的具体实施方式，但本公开的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本公开揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本公开的保护范围之内。因此，本公开的保护范围应以所述权利要求的保护范围为准。
Claims (11)
1.一种半导体器件的制作方法，其特征在于，包括：
在衬底上形成包括核心区和台阶区的堆叠结构；其中，所述堆叠结构包括：沿第一方向交替堆叠设置的绝缘层和牺牲层；
去除所述核心区中的所述牺牲层，以在所述核心区中形成第一间隙；
形成填充所述第一间隙的第一导电层；
在形成所述第一导电层后，在所述台阶区中形成第二导电层和导电柱；其中，所述第二导电层位于所述台阶区中相邻的两个所述绝缘层之间；所述导电柱位于覆盖所述台阶区的介质层中；所述第二导电层与所述导电柱电连接。
2.根据权利要求1所述的方法，其特征在于，所述在所述台阶区中形成第二导电层和导电柱，包括：
在形成所述第一导电层后，形成穿过所述介质层的接触孔；其中，所述接触孔显露所述台阶区中的所述牺牲层；
去除所述台阶区中的所述牺牲层，以在所述台阶区中形成第二间隙；其中，所述第二间隙与所述接触孔连通；
填充所述第二间隙，以形成所述第二导电层；
填充所述接触孔，以形成所述导电柱。
3.根据权利要求2所述的方法，其特征在于，所述填充所述第二间隙，以形成所述第二导电层，填充所述接触孔，以形成所述导电柱，包括：
采用化学气相沉积工艺，同时填充所述第二间隙和所述接触孔，以同时形成所述第二导电层和所述导电柱。
4.根据权利要求2所述的方法，其特征在于，
所述去除所述核心区中的所述牺牲层，以在所述核心区中形成第一间隙，包括：
形成贯穿所述核心区的第一沟槽；其中，所述第一沟槽的侧壁显露位于所述核心区中的牺牲层；通过所述第一沟槽，去除所述核心区中的所述牺牲层；
所述方法还包括：
在形成所述第一导电层之后，且在形成所述接触孔之前，填充所述第一沟槽，形成阻挡结构；在形成所述阻挡结构之后，形成贯穿所述台阶区的第二沟槽；其中，所述第二沟槽与所述阻挡结构连通，所述第二沟槽的侧壁显露位于所述台阶区中的牺牲层；
所述去除所述台阶区中的所述牺牲层，以在所述台阶区中形成第二间隙，包括：
通过所述第二沟槽，去除所述台阶区中的所述牺牲层。
5.根据权利要求4所述的方法，其特征在于，所述形成贯穿所述台阶区的第二沟槽，包括：
在形成所述接触孔的同时，形成所述第二沟槽。
6.根据权利要求4所述的方法，其特征在于，所述方法还包括：
形成填充所述第二间隙的所述第二导电层；其中，所述第二导电层与所述第一导电层电连接；
在形成所述第二导电层之后，形成填充所述接触孔的所述导电柱。
7.根据权利要求6所述的方法，其特征在于，所述方法还包括：
在形成所述第二导电层之后，形成覆盖所述第二沟槽侧壁的电隔离层，并基于所述第二沟槽的形貌形成第三沟槽；
形成填充所述第三沟槽的导电墙；其中，所述电隔离层，位于所述第一导电层与所述导电墙之间；或者，所述电隔离层，位于所述第二导电层和所述导电墙之间。
8.根据权利要求1所述的方法，其特征在于，所述方法还包括：
形成贯穿所述核心区的沟道通孔；其中，所述沟道通孔的底部显露所述衬底；
形成填充所述沟道通孔的存储结构；其中，所述存储结构与所述衬底电连接，用于在去除所述核心区中的所述牺牲层时，支撑所述堆叠结构。
9.根据权利要求8所述的方法，其特征在于，
所述形成填充所述沟道通孔的存储结构，包括：
沿所述沟道通孔的径向，依次形成覆盖所述沟道通孔侧壁的阻挡层、存储层和隧穿层。
10.根据权利要求1至9任一项所述的方法，其特征在于，所述方法应用于制造三维存储器。
11.一种三维存储器，其特征在于，包括：
叠层结构，位于衬底上；其中，所述叠层结构的核心区和台阶区包括：沿第一方向交替堆叠设置的绝缘层和导电层；所述核心区中的所述导电层先于所述台阶区中的所述导电层形成；
导电柱，位于覆盖所述台阶区的介质层中；其中，所述导电柱与所述台阶区中的所述导电层一体成型且电连接。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110949713.2A CN113782537B (zh) | 2021-08-18 | 2021-08-18 | 半导体器件的制作方法和三维存储器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202110949713.2A CN113782537B (zh) | 2021-08-18 | 2021-08-18 | 半导体器件的制作方法和三维存储器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN113782537A CN113782537A (zh) | 2021-12-10 |
| CN113782537B true CN113782537B (zh) | 2023-12-12 |
Family
ID=78838066
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202110949713.2A Active CN113782537B (zh) | 2021-08-18 | 2021-08-18 | 半导体器件的制作方法和三维存储器 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN113782537B (zh) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10381362B1 (en) * | 2018-05-15 | 2019-08-13 | Sandisk Technologies Llc | Three-dimensional memory device including inverted memory stack structures and methods of making the same |
| CN112185977A (zh) * | 2020-09-27 | 2021-01-05 | 长江存储科技有限责任公司 | 一种三维存储器及其制作方法 |
| CN112289795A (zh) * | 2020-10-30 | 2021-01-29 | 长江存储科技有限责任公司 | 三维存储器的漏电分析方法及三维存储器 |
| CN112614849A (zh) * | 2020-12-14 | 2021-04-06 | 长江存储科技有限责任公司 | 三维存储器结构及其制备方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101986245B1 (ko) * | 2013-01-17 | 2019-09-30 | 삼성전자주식회사 | 수직형 반도체 소자의 제조 방법 |
| KR20160000512A (ko) * | 2014-06-24 | 2016-01-05 | 삼성전자주식회사 | 메모리 장치 |
| KR20160029236A (ko) * | 2014-09-04 | 2016-03-15 | 삼성전자주식회사 | 반도체 장치 및 그 제조 방법 |
| US9899394B2 (en) * | 2015-03-10 | 2018-02-20 | Samsung Electronics Co., Ltd. | Vertical memory devices having contact plugs contacting stacked gate electrodes |
| KR20170031302A (ko) * | 2015-09-10 | 2017-03-21 | 삼성전자주식회사 | 반도체 소자의 제조 방법 |
| US10256245B2 (en) * | 2017-03-10 | 2019-04-09 | Sandisk Technologies Llc | Three-dimensional memory device with short-free source select gate contact via structure and method of making the same |
| US10453854B2 (en) * | 2017-11-15 | 2019-10-22 | Sandisk Technologies Llc | Three-dimensional memory device with thickened word lines in terrace region |
| US10608010B2 (en) * | 2018-03-09 | 2020-03-31 | Sandisk Technologies Llc | Three-dimensional memory device containing replacement contact via structures and method of making the same |
| KR20210052934A (ko) * | 2019-11-01 | 2021-05-11 | 에스케이하이닉스 주식회사 | 반도체 메모리 장치 및 그 제조방법 |
| KR102640175B1 (ko) * | 2019-11-18 | 2024-02-23 | 삼성전자주식회사 | 반도체 장치 |
-
2021
- 2021-08-18 CN CN202110949713.2A patent/CN113782537B/zh active Active
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10381362B1 (en) * | 2018-05-15 | 2019-08-13 | Sandisk Technologies Llc | Three-dimensional memory device including inverted memory stack structures and methods of making the same |
| CN112185977A (zh) * | 2020-09-27 | 2021-01-05 | 长江存储科技有限责任公司 | 一种三维存储器及其制作方法 |
| CN112289795A (zh) * | 2020-10-30 | 2021-01-29 | 长江存储科技有限责任公司 | 三维存储器的漏电分析方法及三维存储器 |
| CN112614849A (zh) * | 2020-12-14 | 2021-04-06 | 长江存储科技有限责任公司 | 三维存储器结构及其制备方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN113782537A (zh) | 2021-12-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US9905664B2 (en) | Semiconductor devices and methods of manufacturing the same | |
| KR101784695B1 (ko) | 수직형 메모리 장치 및 그 제조 방법 | |
| KR102609348B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| KR101692446B1 (ko) | 3차원 반도체 장치 및 그 제조 방법 | |
| CN111564445B (zh) | 3d存储器件及其制造方法 | |
| TWI469323B (zh) | 垂直通道電晶體陣列及其製造方法 | |
| CN109935596B (zh) | 3d存储器件及其制造方法 | |
| US11024646B2 (en) | Memory device | |
| KR20180020528A (ko) | 수직형 메모리 장치 및 그 제조 방법 | |
| TW201721843A (zh) | 非揮發性半導體記憶裝置及其製造方法 | |
| KR20180006817A (ko) | 수직형 메모리 장치 | |
| CN111223870B (zh) | 3d存储器件及其制造方法 | |
| KR20150047823A (ko) | 수직형 메모리 장치 및 그 제조 방법 | |
| CN113270416B (zh) | 半导体存储装置及其制造方法 | |
| CN109244076B (zh) | 3d存储器件 | |
| CN110277407B (zh) | 3d存储器件及其制造方法 | |
| CN111540749B (zh) | 三维存储器及其形成方法 | |
| TW201707194A (zh) | 三維記憶體 | |
| CN111180458B (zh) | 3d存储器件及其制造方法 | |
| KR101145313B1 (ko) | 반도체장치 및 그 제조 방법 | |
| CN113782537B (zh) | 半导体器件的制作方法和三维存储器 | |
| CN112310105B (zh) | 半导体器件的制作方法及半导体器件 | |
| TWI538107B (zh) | 快閃記憶體及其製造方法 | |
| CN101211919A (zh) | 半导体器件 | |
| TWI828034B (zh) | 半導體儲存裝置及其製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |