CN113270416B - 半导体存储装置及其制造方法 - Google Patents

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Abstract

实施方式提供一种具备将处于存储单元阵列的上部的多个选择栅极确实地分割的狭缝、且能够实现小型化的半导体存储装置及其制造方法。本实施方式的半导体存储装置具备衬底。积层体设置在衬底的上方，且将多个第1绝缘层与多个导电层交替地积层而构成。多个柱状部贯通积层体而设置。狭缝设置在积层体的积层方向，且将处于积层体上部的上部导电层分割。第2绝缘层堵住狭缝的上部开口。空腔设置在第2绝缘层之下的狭缝内。

Description

半导体存储装置及其制造方法
[相关申请案]
本申请案享有以日本专利申请案2020-12717号(申请日：2020年1月29日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的所有内容。
技术领域
本实施方式涉及一种半导体存储装置及其制造方法。
背景技术
近年来，一直在研发一种半导体存储装置，它具有三维配置存储单元而成的立体型存储单元阵列。在这样的半导体存储装置中，为了将选择栅极分割而将狭缝设置在存储单元阵列的上部。
该狭缝形成在绝缘层及导电层的积层膜与存储器孔内的柱状部。然而，导电层及柱状部使用金属材料等难以控制蚀刻的材料。因此，如果想要扩大狭缝底部的宽度以使邻接的选择栅极充分电分离，会导致狭缝的上部开口部过宽，且狭缝的深度过深。这有悖于存储单元阵列的小型化。另外，蚀刻控制性较差会造成导电层与柱状部中的狭缝深度不均。
另外，导电层及柱状部由于蚀刻控制性较差，所以会导致狭缝的内壁具有锥形，狭缝的底部前端变细。为了将位于前端变细的狭缝底部的选择栅极确实地分割，必须使狭缝变深，且使狭缝底部的宽度某种程度地扩大。这样，狭缝的锥形形状也成为使狭缝变深的原因。如果狭缝较深，就需要事先在积层体上准备大量虚设的导电层(虚设字线)。这也有悖于存储单元阵列的小型化。
发明内容
实施方式提供一种半导体存储装置及其制造方法，可将处于存储单元阵列上部的多个选择栅极确实地分割，且使存储单元阵列小型化。
本实施方式的半导体存储装置具备衬底。积层体设置在衬底的上方，且将多个第1绝缘层与多个导电层交替地积层而构成。多个柱状部贯通积层体而设置。狭缝设置在积层体的积层方向，且将处于积层体上部的上部导电层分割。第2绝缘层堵住狭缝的上部开口。空腔设置在第2绝缘层之下的狭缝内。
附图说明
图1A是例示第1实施方式的半导体装置的示意立体图。
图1B是表示积层体的示意俯视图。
图2A是例示三维结构的存储单元的示意剖视图。
图2B是例示三维结构的存储单元的示意剖视图。
图3是例示第1实施方式的半导体存储装置的示意俯视图。
图4是将图3的框B4的构成更详细地表示的俯视图。
图5是沿着图4的5-5线的剖视图。
图6是沿着图4的6-6线的剖视图。
图7～19是表示第1实施方式的半导体存储装置的制造方法的一例的剖视图。
图20是表示第2实施方式的半导体存储装置的构成的一例的剖视图。
图21～24是表示第2实施方式的半导体存储装置的制造方法的一例的剖视图。
图25是表示第2实施方式的变化例的半导体存储装置的构成的一例的剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下的实施方式中，半导体衬底的上下方向表示以设置半导体元件的面为上时的相对方向，存在与依据重力加速度的上下方向不同的情况。附图是示意图或概念图，各部分的比率等未必与实物相同。在说明书与附图中，对与上文中关于已提出的附图所叙述的要素相同的要素标注相同符号并适当省略详细说明。
(第1实施方式)
图1A是例示第1实施方式的半导体存储装置100a的示意立体图。图1B是表示积层体2的示意俯视图。在本说明书中，将积层体2的积层方向设为Z方向。将与Z方向交叉例如正交的1个方向设为Y方向。将分别与Z及Y方向交叉例如正交的1个方向设为X方向。图2A及图2B分别是例示三维结构的存储单元的示意剖视图。图3是例示第1实施方式的半导体存储装置100a的示意俯视图。
如图1A～图3所示，第1实施方式的半导体存储装置100a是具有三维结构的存储单元的非易失性存储器。
半导体存储装置100a包含基体部1、积层体2、较深的狭缝ST(板状部3)、较浅的狭缝SHE、及多个柱状部CL。
基体部1包含衬底10、绝缘膜11、导电膜12及半导体部13。绝缘膜11设置在衬底10上。导电膜12设置在绝缘膜11上。半导体部13设置在导电膜12上。衬底10是半导体衬底，例如硅衬底。硅(Si)的导电型例如为p型。在衬底10的表面区域例如设置着元件分离区域10i。元件分离区域10i例如是包含硅氧化物的绝缘区域，在衬底10的表面区域划分出有效区域AA。在有效区域AA设置着晶体管Tr的源极及漏极区域。晶体管Tr构成非易失性存储器的周边电路(CMOS(Complementary Metal Oxide Semiconductor，互补金属氧化物半导体)电路)。绝缘膜11例如包含硅氧化物(SiO2)，且使晶体管Tr绝缘。在绝缘膜11内设置着配线11a。配线11a是与晶体管Tr电连接的配线。导电膜12包含导电性金属，例如钨(W)。半导体部13例如包含硅。硅的导电型例如为n型。半导体部13的一部分也可以包含未掺杂的硅。
积层体2设置在衬底10的上方，且相对于半导体部13位于Z方向。积层体2是沿着Z方向将多个导电层21及多个绝缘层22交替地积层而构成。导电层21包含导电性金属，例如钨。绝缘层22例如包含硅氧化物。绝缘层22使导电层21彼此绝缘。导电层21及绝缘层22的各自的积层数为任意。绝缘层22例如也可以为气隙。在积层体2与半导体部13之间例如设置着绝缘膜2g。绝缘膜2g例如包含硅氧化物(SiO2)。绝缘膜2g也可以包含相对介电常数比硅氧化物高的高介电体。高介电体例如为金属氧化物。
导电层21包含至少1个源极侧选择栅极SGS、多条字线WL、及至少1个漏极侧选择栅极SGD。源极侧选择栅极SGS是源极侧选择晶体管STS的栅极电极。字线WL是存储单元MC的栅极电极。漏极侧选择栅极SGD是漏极侧选择晶体管STD的栅极电极。源极侧选择栅极SGS设置在积层体2的下部区域。漏极侧选择栅极SGD设置在积层体2的上部区域。下部区域是指积层体2的接近基体部1这一侧的区域，上部区域是指积层体2的远离基体部1这一侧的区域。字线WL设置在源极侧选择栅极SGS与漏极侧选择栅极SGD之间。
多个绝缘层22中使源极侧选择栅极SGS与字线WL绝缘的绝缘层22的Z方向厚度例如也可以比使字线WL与字线WL绝缘的绝缘层22的Z方向厚度厚。进而，也可以在最远离基体部1的最上层的绝缘层22之上，设置覆盖绝缘膜(未图示)。覆盖绝缘膜例如包含硅氧化物。
半导体存储装置100a具有串联连接于源极侧选择晶体管STS与漏极侧选择晶体管STD之间的多个存储单元MC。源极侧选择晶体管STS、存储单元MC及漏极侧选择晶体管STD串联连接的结构被称为“存储器串”或“NAND串”。存储器串例如经由接点Cb连接于位线BL。位线BL设置在积层体2的上方，且沿着Y方向延伸。
在积层体2内分别设置着多个较深的狭缝ST、及多个较浅的狭缝SHE。较深的狭缝ST沿着X方向延伸，从积层体2的上端贯通积层体2到基体部1，且设置在积层体2内。板状部3设置在较深的狭缝ST内(图1B)。板状部3例如至少包含绝缘物。该绝缘物例如为硅氧化物。板状部3利用绝缘物来与积层体2电绝缘，且也可以包含与半导体部13电连接的导电物。较浅的狭缝SHE沿着X方向延伸，从积层体2的上端设置到积层体2的中途。在较浅的狭缝SHE内例如设置着绝缘物4(图1B)。绝缘物4例如为硅氧化物。
如图1B所示，积层体2包含阶梯部分2s及存储单元阵列2m。阶梯部分2s设置在积层体2的缘部。存储单元阵列2m由阶梯部分2s夹着或包围。较深的狭缝ST从积层体2的一端的阶梯部分2s经过存储单元阵列2m设置到积层体2的另一端的阶梯部分2s。较浅的狭缝SHE至少设置在存储单元阵列2m。
如图3所示，存储单元阵列2m包含单元区域(Cell)及分接头区域(Tap)。阶梯部分2s包含阶梯区域(Staircase)(图3)。分接头区域例如设置在单元区域与阶梯区域之间。虽然图3中未图示，但分接头区域也可以设置在单元区域彼此之间。阶梯区域是设置着多条配线37a的区域。分接头区域是设置着配线37b及37c的区域。配线37a～37c分别例如沿着Z方向延伸。配线37a分别例如与导电层21电连接。配线37b例如与导电膜12电连接。配线37c例如与配线11a电连接。
图1B所示的由2个板状部3夹着的积层体2的部分被称为区块(BLOCK)。区块例如构成数据抹除的最小单位。绝缘物4设置在区块内。板状部3与绝缘物4之间的积层体2被称为指状物。漏极侧选择栅极SGD在每个指状物中加以区隔。因此，在数据写入及读出时，能够利用漏极侧选择栅极SGD来使区块内的1个指状物为选择状态。
多个柱状部CL分别设置在存储器孔MH内，该存储器孔MH设置在积层体2内。各柱状部CL沿着Z方向从积层体2的上端贯通积层体2，一直设置到积层体2内及半导体部13内。多个柱状部CL分别包含半导体主体210、存储器膜220及芯层230。半导体主体210与半导体部13电连接。存储器膜220在半导体主体210与导电层21之间，具有电荷捕获部。从各指状物分别逐个选择的多个柱状部CL经由接点Cb而共通连接于1条位线BL。柱状部CL例如分别设置在单元区域(Cell)(图3)。
如图2A及图2B所示，X-Y平面中的存储器孔MH的形状例如为圆或椭圆。在导电层21与绝缘层22之间，也可以设置构成存储器膜220的一部分的阻挡绝缘膜21a。阻挡绝缘膜21a例如为硅氧化物膜或金属氧化物膜。金属氧化物的一例为铝氧化物。在导电层21与绝缘层22之间、以及导电层21与存储器膜220之间，也可以设置障壁膜21b。障壁膜21b例如在导电层21为钨的情况下，例如选择氮化钛与钛的积层结构膜。阻挡绝缘膜21a抑制电荷从导电层21向存储器膜220侧反向穿隧。障壁膜21b提高导电层21与阻挡绝缘膜21a的密接性。
半导体主体210的形状例如为有底筒状。半导体主体210例如包含硅。硅例如是使非晶硅结晶化而成的多晶硅。半导体主体210例如是未掺杂硅。另外，半导体主体210也可以是p型硅。半导体主体210成为漏极侧选择晶体管STD、存储单元MC及源极侧选择晶体管STS各自的通道。
存储器膜220除阻挡绝缘膜21a以外的部分设置在存储器孔MH的内壁与半导体主体210之间。存储器膜220的形状例如为筒状。多个存储单元MC在半导体主体210与成为字线WL的导电层21之间具有存储区域，且积层在Z方向。存储器膜220例如包含覆盖绝缘膜221、电荷捕获膜222及隧道绝缘膜223。半导体主体210、电荷捕获膜222及隧道绝缘膜223分别沿着Z方向延伸。
覆盖绝缘膜221设置在绝缘层22与电荷捕获膜222之间。覆盖绝缘膜221例如包含硅氧化物。覆盖绝缘膜221在将牺牲膜(未图示)替换为导电层21时(替换工序)，保护电荷捕获膜222不被蚀刻。覆盖绝缘膜221也可以在替换工序中，从导电层21与存储器膜220之间去除。在该情况下，如图2A及图2B所示，在导电层21与电荷捕获膜222之间例如设置着阻挡绝缘膜21a。另外，在形成导电层21时不利用替换工序的情况下，也可以不存在覆盖绝缘膜221。
电荷捕获膜222设置在阻挡绝缘膜21a及覆盖绝缘膜221与隧道绝缘膜223之间。电荷捕获膜222例如包含硅氮化物，且在膜中具有捕获电荷的捕获部位。电荷捕获膜222中夹在成为字线WL的导电层21与半导体主体210之间的部分作为电荷捕获部构成存储单元MC的存储区域。存储单元MC的阈值电压根据电荷捕获部中有无电荷、或电荷捕获部中捕获的电荷量来变化。由此，存储单元MC保存信息。
隧道绝缘膜223设置在半导体主体210与电荷捕获膜222之间。隧道绝缘膜223例如包含硅氧化物、或硅氧化物与硅氮化物。隧道绝缘膜223为半导体主体210与电荷捕获膜222之间的电位障壁。例如，在从半导体主体210向电荷捕获部注入电子时(写入动作)及从半导体主体210向电荷捕获部注入电洞时(抹除动作)，电子及电洞分别通过(穿隧)隧道绝缘膜223的电位障壁。
芯层230填埋筒状的半导体主体210的内部空间。芯层230的形状例如为柱状。芯层230例如包含硅氧化物，呈绝缘性。
图3的多个柱状部CLHR分别设置在孔HR内，该孔HR设置在积层体2内。孔HR沿着Z方向从积层体2的上端贯通积层体2，一直设置到积层体2内及半导体部13内。柱状部CLHR分别至少包含绝缘物5。绝缘物5例如为硅氧化物。另外，柱状部CLHR也可以是分别与柱状部CL相同的结构。柱状部CLHR分别例如设置在阶梯区域(Staircase)及分接头区域(Tap)。柱状部CLHR在将牺牲膜(未图示)替换为导电层21时(替换工序)，作为用来保持形成在阶梯区域及分接头区域的空隙的支撑部件发挥功能。将多个柱状部CLC4形成在积层体2的分接头区域(Tap)、绝缘膜32及绝缘膜31内。柱状部CLC4分别包含配线37c。配线37c利用绝缘物36c来与积层体2电绝缘。配线37c电连接于配线11a等中任一者。
柱状部CL即存储器孔MH在平面布局中，于在Y方向邻接的2个狭缝ST间，以六方最密配置的方式配置。较浅的狭缝SHE如图4所示，以在一部分柱状部CL之上重叠的方式设置。处于较浅的狭缝SHE之下的柱状部CL不构成存储单元。
图1A的半导体部13例如包含n型半导体层131、n型半导体层132、及n型或未掺杂半导体层133。半导体层131与导电膜12相接。半导体层132分别与半导体层131及半导体主体210相接。例如，半导体层132在去除了存储器膜220的部分延伸，且与半导体主体210相接。另外，半导体层132在X-Y平面中，以包围半导体主体210的方式设置。半导体层133与半导体层132相接。
半导体存储装置100a还包含半导体部14。半导体部14位于积层体2与半导体部13之间。半导体部14包含半导体层134。半导体层134设置在绝缘层22中最接近半导体部13的绝缘层22b与绝缘膜2g之间。半导体层134的导电型例如为n型。半导体层134例如作为源极侧选择栅极SGS发挥功能。
图4是将图3的框B4的构成更详细地表示的俯视图。图4表示了柱状部CL(即存储器孔MH)及较浅的狭缝SHE的配置关系。柱状部CL例如六方最密配置。较浅的狭缝SHE沿着X方向延伸，且以与排列在X方向的1列柱状部CL重叠的方式设置。
图5是沿着图4的5-5线的剖视图。图5表示了相互邻接的1个柱状部CL及1个较浅的狭缝SHE。另外，图5仅表示了积层体2的上部。柱状部CL的构成由于如参照图2A及图2B所说明，所以省略其说明。
狭缝SHE设置在积层体2的积层方向(Z方向)，且贯通积层体2中处于上部的上部导电层(SGD0、SGD1、WLDD0)及上部绝缘层(22u)。上部导电层(SGD0、SGD1、WLDD0)之中，SGD0、SGD1为漏极侧选择栅极。在本实施方式中，积层体2的导电层21中上部的单层或多层作为漏极侧选择栅极SGD0、SGD1发挥功能。WLDD0为虚设字线。虚设字线WLDD0虽然具有与存储单元阵列的字线相同的构成，但是不作为字线发挥功能，设置为狭缝SHE的蚀刻区域。因此，狭缝SHE的槽的蚀刻以在虚设字线WLDD0的位置停止的方式被控制。在本实施方式中，积层体2的导电层21中漏极侧选择栅极SGD0、SGD1正下方的单层或多层设置为虚设字线WLDD0。狭缝SHE只要至少贯通至漏极侧选择栅极SGD0、SGD1的底即可，在图5中，设置至虚设字线WLDD0。处于上部导电层(SGD0、SGD1、WLDD0)间的上部绝缘层22u也随之被狭缝SHE贯通。
如图3及图4所示，狭缝SHE在X方向连续地设置，且以将漏极侧选择栅极SGD0、SGD1分别在Y方向电分离的方式设置。由狭缝SHE分割的一漏极侧选择栅极SGD0、SGD1与另一漏极侧选择栅极SGD0、SGD1对应于各不相同的指状物。例如，处于狭缝SHE右侧的漏极侧选择栅极SGD0、SGD1(以下，也统称为SGD＿R)与处于狭缝SHE右侧的多个柱状部(未图示)对应，可选择该指状物。另外，处于狭缝SHE左侧的漏极侧选择栅极SGD0、SGD1(以下，也统称为SGD＿L)与处于狭缝SHE左侧的多个柱状部对应，可选择该指状物。因此，优选的是，狭缝SHE将漏极侧选择栅极SGD0、SGD1以某种程度上较宽的宽度物理分割，以避免在Y方向邻接的各漏极侧选择栅极SGD0、SGD1因电容耦合而相互影响。也就是说，优选的是，漏极侧选择栅极SGD＿R与漏极侧选择栅极SGD＿L之间的间隔在某种程度上取得较宽。
然而，漏极侧选择栅极SGD0、SGD1及虚设字线WLDD0例如使用像钨等一样难以蚀刻的金属材料。因此，用来形成狭缝SHE的槽的蚀刻工序花费长时间，并且狭缝SHE的内壁形成为锥形状。由此，狭缝SHE的宽度在上部较宽，随着从上部接近底部而变窄。
因狭缝SHE的内壁成为锥形状，狭缝SHE上部的宽度W0相对较宽，但底部的宽度W1变窄。因此，担心即便处于上部的漏极侧选择栅极SGD0由狭缝SHE足够宽地被分割，但下部的漏极侧选择栅极SGD1的分离宽度却不充分。如果为了应对该情况而使漏极侧选择栅极SGD1的位置上的狭缝SHE的宽度变宽而进行过蚀刻，会导致狭缝SHE的槽的上部开口部过宽，狭缝SHE的布局面积变大。这有悖于存储单元阵列MCA的小型化。另外，如果将狭缝SHE的槽进行过蚀刻，那么狭缝SHE的槽的深度会过深，而需要增加虚设字线的层数。这也有悖于存储单元阵列MCA的小型化。
因此，在本实施方式中，绝缘膜50堵住狭缝SHE的槽的上部开口，并且在该绝缘膜50之下的狭缝SHE内设置着空腔(气隙)51。绝缘膜50例如使用硅氧化膜等绝缘膜，空腔51例如使用空气(氮气等)气体。气隙的相对介电常数低于硅氧化膜等绝缘材料的相对介电常数。因此，即便狭缝SHE的宽度W0、W1较窄，也因在狭缝SHE内设置空腔51，可使在Y方向分割的漏极侧选择栅极SGD0、SGD1充分电分离。因此，可使狭缝SHE的布局面积变小。另外，可使狭缝SHE的宽度W1、W0变窄，也可减少虚设字线的层数。结果，有助于存储单元阵列MCA的小型化。
图6是沿着图4的6-6线的剖视图。图6表示了狭缝SHE沿着X方向延伸。另外，图6中仅表示了积层体2的上部。狭缝SHE形成在排列在X方向的多个柱状部CL的列之上。在狭缝SHE的开口部填埋绝缘膜50。在狭缝SHE内的绝缘膜50之下设置着空腔51。
图5的绝缘膜50也可以从狭缝SHE的开口部设置至上侧的漏极侧选择栅极SGD0的附近。在该情况下，空腔51仅设置在狭缝SHE的底部。然而，在狭缝SHE的内壁有锥形的情况下，如上所述，狭缝SHE下部的漏极侧选择栅极(例如SGD2的附近)的电容耦合成为问题。因此，空腔51只要设置在狭缝SHE的至少底部即可。
图7～图19是表示第1实施方式的半导体存储装置的制造方法的一例的剖视图。图7～图19与沿着图3的7-7线的截面对应。
如图7所示，将元件分离区域10i形成在衬底10内，将晶体管Tr形成在有效区域AA内。接下来，将绝缘膜11形成在衬底10上。绝缘膜11例如为层间绝缘膜，包含配线11a。此外，配线11a例如为多层配线，在图7中，例示配线11aa与设置在配线11aa上方的配线11ab。接下来，在配线11ab上，形成绝缘膜11d。绝缘膜11d例如包含硅氧化物。接下来，将导电膜12形成在绝缘膜11d上。
接下来，如图8所示，将半导体层131形成在导电膜12上。半导体层131例如包含n型掺杂硅。导电膜12及半导体部13也可以设为一体的半导体部12、13。接下来，将中间膜13a形成在半导体层131上。中间膜13a例如包含硅氧化物。接下来，将牺牲膜13b形成在中间膜13a上。牺牲膜13b例如包含n型掺杂硅、或未掺杂硅。接下来，将中间膜13c形成在牺牲膜13b上。中间膜13c例如包含硅氧化物。接下来，将半导体层133形成在中间膜13c上。半导体层133例如包含n型掺杂硅、或未掺杂硅。由此，例如获得制造中的基体部1的基础结构。
接下来，将绝缘膜2g形成在半导体层133及绝缘膜32上。绝缘膜2g例如包含硅氧化物、或金属氧化物。接下来，将半导体层134形成在绝缘膜2g上。半导体层134例如包含n型掺杂硅。由此，形成半导体部14。接下来，在半导体层134上形成绝缘层22b。接着，在绝缘层22b上，交替地积层牺牲膜23与绝缘层22。绝缘层22及22b例如分别包含硅氧化物。牺牲膜23例如包含硅氮化物。由此，获得相对于半导体部13位于Z方向的制造中的积层体2的基础结构。
接下来，虽然未图示，但将绝缘层22及牺牲膜23加工为阶梯状，而形成阶梯区域(Staircase)。另外，形成柱状部CLHR。
接下来，如图9所示，在单元区域(Cell)中，将积层体2、半导体层134、绝缘膜2g、半导体层133、中间膜13c、牺牲膜13b、中间膜13a及半导体层131各向异性蚀刻，形成存储器孔MH。存储器孔MH从积层体2的上端形成至半导体层131的中途。此外，也可以经由存储器孔MH，将半导体层134、绝缘膜2g、半导体层133、中间膜13c、牺牲膜13b、中间膜13a及半导体层131各向同性蚀刻，在与半导体部13对应的部分(例如半导体层131、牺牲膜13b及半导体层133)及与半导体部14对应的部分(例如半导体层134)，扩大存储器孔MH的直径。
接下来，如图10所示，将存储器膜220形成在存储器孔MH内。存储器膜220包含硅氮化物及硅氧化物。接下来，将半导体主体210形成在存储器膜220上。半导体主体210例如包含未掺杂硅、或p型掺杂硅。接下来，将芯层230形成在半导体主体210上。芯层230例如包含硅氧化物。由此，存储器孔MH由半导体主体210、存储器膜220及芯层230填埋。
接下来，如图11所示，将积层体2、半导体层134、绝缘膜2g、半导体层133、中间膜13c及牺牲膜13b各向异性蚀刻，形成较深的狭缝ST。较深的狭缝ST从积层体2的上端形成至牺牲膜13b的中途。
接下来，如图12所示，将挡止膜3s形成在较深的狭缝ST的侧壁上。挡止膜3s例如包含硅氮化物。
接下来，如图13所示，经由较深的狭缝ST，将牺牲膜13b各向同性蚀刻，去除牺牲膜13b。在该各向同性蚀刻工序中，例如，选择与硅氧化物及硅氮化物相比能够更快速地蚀刻n型掺杂硅或未掺杂硅的蚀刻剂。由此，在中间膜13a与中间膜13c之间形成空间S1。进而，经由较深的狭缝ST，将存储器膜220的覆盖绝缘膜221(图2A及图2B)各向同性蚀刻，去除覆盖绝缘膜221。在该各向同性蚀刻工序中，例如，选择与硅氮化物相比能够更快速地蚀刻硅氧化物的蚀刻剂。接下来，经由较深的狭缝ST，将存储器膜220的电荷捕获膜222(图2A及图2B)各向同性蚀刻，去除电荷捕获膜222。在该各向同性蚀刻工序中，例如，选择与硅氧化物相比能够更快速地蚀刻硅氮化物的蚀刻剂。接下来，经由较深的狭缝ST，将存储器膜220的隧道绝缘膜223((图2A及图2B)去除。在该过程中，中间膜13a及中间膜13c也被去除。在该各向同性蚀刻工序中，例如，选择与硅氮化物相比能够更快速地蚀刻硅氧化物的蚀刻剂。由此，空间S1在半导体层131与半导体层133之间扩张，在柱状部CL中，半导体主体210露出于空间S1。半导体主体210露出的部位成为接触部位210c。
接下来，如图14所示，经由较深的狭缝ST，以半导体填埋空间S1内，形成半导体层132。半导体层132例如为n型掺杂硅。
接下来，如图15所示，经由较深的狭缝ST，将挡止膜3s及牺牲膜23各向同性蚀刻，去除挡止膜3s及牺牲膜23。由此，在绝缘层22间形成空间S2。在该各向同性蚀刻工序中，例如，选择与硅氧化物及多晶硅相比能够更快速地蚀刻硅氮化物的蚀刻剂。
接下来，如图16所示，经由较深的狭缝ST，以导电物填埋空间S2内，形成导电层21。导电层21例如包含钨。
接下来，如图17所示，以绝缘物填埋较深的狭缝ST，形成板状部3。板状部3例如包含硅氧化物。
接下来，如图18所示，在堆积绝缘膜之后，使用光刻技术及RIE(Reactive IonEtching，反应性离子蚀刻)法，在积层体2的积层方向(Z方向)上，将与处于积层体2上部的上部导电层(图5的SGD0、SGD1、WLDD0)对应的导电层21及处于它们之间的绝缘层22各向异性蚀刻。由此，狭缝SHE例如以贯通图5的上部导电层SGD0、SGD1的方式形成。狭缝SHE既可贯通虚设字线WLDD0，也可不贯通虚设字线WLDD0。此时，由于不仅蚀刻绝缘层22，而且也蚀刻包括钨等金属材料的导电层21，所以如图18所示，狭缝SHE以其宽度随着接近底部而变窄的方式具有锥形。
接下来，如图19所示，利用PE-CVD(Plasma Enhanced-Chemical VaporDeposition，等离子体增强化学气相沉积)法控制成膜覆盖范围，而在狭缝SHE之上堆积绝缘物。由此，包括绝缘物的绝缘膜50仅堵住狭缝SHE的上部开口部。此时，绝缘物不会进入至狭缝SHE的底部，无法填埋狭缝SHE内。因此，在狭缝SHE的内部保留空腔51。构成绝缘膜50的绝缘物例如包含硅氧化物。绝缘膜50也可以设置至狭缝SHE内的中间部。也就是说，空腔51只要留在狭缝SHE的至少底部即可。这样，形成狭缝SHE。积层体2的上部导电层(SGD0、SGD1、WLDD0)由狭缝SHE电分离。
然后，虽然未图示，但根据周知的方法，在积层体2的上方形成层间绝缘膜、接触插塞、位线BL等。由此，完成图1A所示的半导体存储装置100a。
这样，根据本实施方式，绝缘膜50堵住狭缝SHE的上部开口，并且在绝缘膜50之下的狭缝SHE内设置着空腔(气隙)51。由此，即便狭缝SHE的宽度较窄，漏极侧选择栅极SGD0、SGD1也可利用狭缝SHE的空腔51来充分电分离。也就是说，能够将狭缝SHE中的漏极侧选择栅极SGD0、SGD1的耐压维持得较高。由此，能够使狭缝SHE的宽度相对较窄，且也不再需要使狭缝SHE过深。结果，能够减小存储单元阵列MCA的布局面积，减少虚设字线的层数。这有助于使存储单元阵列MCA小型化。
(第2实施方式)
图20是表示第2实施方式的半导体存储装置的构成的一例的剖视图。图20与图5同样地，表示了从积层体2的积层方向(Z方向)观察时相对于狭缝SHE的延伸方向垂直的方向的截面。在第2实施方式中，在图20的截面中，狭缝SHE具备具有比其底部的宽度W2窄的宽度W3的中间部分53。换句话说，狭缝SHE是在上部开口部较宽，但在中间部分53收缩，再在底部扩大。此外，在第2实施方式中，为了方便起见，漏极侧选择栅极的层数为3层(SGD0～SGD2)。
绝缘膜50在狭缝SHE内从上部开口部填埋到该收缩的中间部分53，在比中间部分53靠下的底部具有空腔(空隙)51。因此，空腔51在狭缝SHE内，处于比中间部分53靠下。
例如，空腔51设置在与宽度比中间部分53宽的漏极侧选择栅极SGD1、SGD2对应的位置。由于漏极侧选择栅极SGD1、SGD2例如使用钨等金属材料，所以能够利用湿式蚀刻而选择性地蚀刻。因此，关于空腔51的宽度，在与漏极侧选择栅极SGD1、SGD2(导电层21)对应的位置上，比与处于漏极侧选择栅极SGD1与SGD2之间的上部绝缘层22u对应的位置宽。
第2实施方式的其它构成可与第1实施方式的对应的构成相同。因此，第2实施方式能够获得与第1实施方式相同的效果。另外，在第2实施方式中，在狭缝SHE的底部，不仅设置着空腔51，而且底部附近的漏极侧选择栅极SGD1、SGD2中的狭缝SHE的宽度较宽。因此，根据第2实施方式，漏极侧选择栅极SGD1、SGD2可利用狭缝SHE及空腔51进一步电分离。也就是说，即便狭缝SHE具有前端变细的锥形形状，接近狭缝SHE底部的漏极侧选择栅极SGD1、SGD2也可利用狭缝SHE及空腔51来抑制相互的电容耦合。
图21～图24是表示第2实施方式的半导体存储装置的制造方法的一例的剖视图。图21～图24与将图20的狭缝SHE的部分抽出的截面对应。
在经过参照图7～图18所说明的工序之后，狭缝SHE像图21那样形成。
接下来，如图22所示，将作为掩模材的绝缘膜60堆积在积层体2上。此时，绝缘膜60通过控制成膜条件，不形成在狭缝SHE的底部内壁，而仅被覆上部内壁。绝缘膜60的被覆性(覆盖范围)例如可通过在PE-CVD工序中调整气体比率及放电来控制。例如，在第2实施方式中，被覆露出在狭缝SHE内壁的漏极侧选择栅极SGD0，使漏极侧选择栅极SGD1、SGD2保持露出状态。此外，在狭缝SHE形成至虚设字线WLDD0的情况下，绝缘膜60也不被覆虚设字线WLDD0。
接下来，如图23所示，使用绝缘膜60作为掩模，将狭缝SHE的下部内壁的漏极侧选择栅极SGD1、SGD2各向同性地蚀刻。此时，在漏极侧选择栅极SGD1、SGD2为钨的情况下，只要使用过氧化氢进行湿式蚀刻即可。由此，漏极侧选择栅极SGD1、SGD2在Y方向形成凹槽。在狭缝SHE内，漏极侧选择栅极SGD1彼此的宽度(间隔)或漏极侧选择栅极SGD2彼此的宽度(间隔)W2比中间部分53的宽度W3宽。在相对于狭缝SHE的延伸方向垂直的方向的截面中，狭缝SHE的中间部分53的内壁间的宽度W3比狭缝SHE的下部内壁间的宽度W2窄。也就是说，狭缝SHE成为在中间部分53收缩的形状。
接下来，将绝缘膜60去除，或者在绝缘膜60上堆积绝缘膜50作为第2绝缘层。绝缘膜50只要利用PE-CVD法堆积即可。此时，如图24所示，中间部分53的收缩部分容易由绝缘膜50的材料堵住。因此，比中间部分53靠上方的狭缝SHE由绝缘膜50填充，在比中间部分53靠下方的底部，容易形成空腔(空隙)51。也就是说，绝缘膜50在狭缝SHE的下部内壁间保留空腔51，且堵住狭缝SHE的上部。因此，在狭缝SHE内，在漏极侧选择栅极SGD1彼此之间及漏极侧选择栅极SGD2彼此之间，形成空腔51。
设置在漏极侧选择栅极SGD1、SGD2的狭缝SHE的Y方向宽度W2比处于漏极侧选择栅极SGD1与漏极侧选择栅极SGD2之间的绝缘层22u的狭缝SHE的Y方向宽度W4宽。
伴随于此，设置在漏极侧选择栅极SGD1、SGD2的空腔51的Y方向宽度比和漏极侧选择栅极SGD1与漏极侧选择栅极SGD2之间的绝缘层22对应的空腔51的Y方向宽度宽。这样，通过选择性地使漏极侧选择栅极SGD1、SGD2中的空腔51变宽，狭缝SHE及空腔51不仅将漏极侧选择栅极SGD0电分离，而且将处于狭缝SHE底部附近的漏极侧选择栅极SGD1、SGD2电分离，能够抑制相互的电容耦合。
狭缝SHE的深度、中间部分53的位置、空腔51的位置可为任意。中间部分53的位置及空腔51的位置可由用作掩模的绝缘膜60的形成位置来控制。也就是说，中间部分53位于绝缘膜60的下端。例如，如果以被覆漏极侧选择栅极SGD0的侧面的方式形成绝缘膜60，那么中间部分53位于漏极侧选择栅极SGD0(或者SGD0正下方的绝缘层22u)与漏极侧选择栅极SGD1之间，空腔51形成在漏极侧选择栅极SGD1～SGD2。
绝缘膜50以某种程度形成在空腔51周围的狭缝SHE的内壁。但，也可不在空腔51的周围设置绝缘膜50。也就是说，可以是比中间部分53靠下的部位不以绝缘膜50被覆，而仅设置空腔51。
然后，根据周知的方法，在积层体2的上方形成层间绝缘膜、接触插塞、位线BL等，此处并未图示。由此，完成图20所示的半导体存储装置。
(变化例)
图25是表示第2实施方式的变化例的半导体存储装置的构成的一例的剖视图。在本变化例中，在狭缝SHE内未设置空腔51。在狭缝SHE内填充着绝缘膜50。即便是这样的变化例，设置在漏极侧选择栅极SGD1、SGD2的狭缝SHE的Y方向宽度W2也比中间部分53的内壁间宽度W3宽。另外，宽度W2比处于漏极侧选择栅极SGD1与漏极侧选择栅极SGD2之间的绝缘层22u的狭缝SHE的Y方向宽度W4宽。因此，虽然未设置空腔51，但是本变化例能够获得与第2实施方式相同的效果。
对本发明的几个实施方式进行了说明，但这些实施方式是作为示例而提出的，并不旨在限定发明的范围。这些实施方式能够以其它的各种方式实施，在不脱离发明主旨的范围内，能够进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，同样包含在权利要求书中所记载的发明及与其均等的范围中。
[符号的说明]
2:积层体
CL:柱状部
SHE:狭缝
SGD0～SGD2:漏极侧选择栅极
WLDD0:虚设字线
22,22u:绝缘层
50:绝缘膜
51:空腔。

Claims (9)

1.一种半导体存储装置，具备：
积层体，具有多个导电层、多个第2导电层及至少1个第3导电层，所述多个导电层包含在第1方向交替地积层的多个第1绝缘层与作为选择栅极发挥功能的至少1个第1导电层，所述多个第2导电层作为字线发挥功能，所述至少1个第3导电层在所述第1方向存在于所述至少1个第1导电层与所述多个第2导电层之间，作为虚设字线发挥功能多；
多个柱状部，贯通所述积层体而设置，各自具有第1柱状部、以及在与所述第1方向正交的第2方向与所述第1柱状部邻接的第2柱状部；
狭缝，在所述第1方向及与所述第1方向和所述第2方向交叉的第3方向延伸，将至少1个所述第1导电层与至少1个所述第1柱状部的上部分割，不将所述多个第2导电层或至少1个所述第2柱状部分割；及
第2绝缘层，堵住所述狭缝的上部开口，形成空腔。
2.根据权利要求1所述的半导体存储装置，其中所述空腔设置在所述狭缝的至少底部。
3.根据权利要求1或2所述的半导体存储装置，其中所述狭缝的底部的宽度比所述狭缝的上部窄。
4.根据权利要求1或2所述的半导体存储装置，其中至少1个所述第1导电层与所述多个柱状部对应地设置。
5.根据权利要求1或2所述的半导体存储装置，其中在从所述第1方向观察的相对于所述狭缝的延伸方向垂直的方向的截面中，所述狭缝具有宽度比该狭缝的底部宽度窄的中间部分。
6.根据权利要求5所述的半导体存储装置，其中所述空腔在所述狭缝内，处于比所述中间部分靠下。
7.一种半导体存储装置的制造方法，具备如下操作：
形成积层体，所述积层体是在衬底的上方交替积层多个第1绝缘层与多个导电层，且由多个柱状部贯通其中而成；
在所述积层体的积层方向上，在处于所述积层体上部的上部导电层形成狭缝；并且
形成第2绝缘层，所述第2绝缘层在所述狭缝的内部保留空腔，且堵住该狭缝的上部开口；
所述积层体具有多个导电层、多个第2导电层及至少1个第3导电层，所述多个导电层包含在第1方向交替地积层的多个第1绝缘层与作为选择栅极发挥功能的至少1个第1导电层，所述多个第2导电层作为字线发挥功能，所述至少1个第3导电层在所述第1方向存在于所述至少1个第1导电层与所述多个第2导电层之间，作为虚设字线发挥功能多；
所述多个柱状体贯通所述积层体而设置，各自具有第1柱状部、以及在与所述第1方向正交的第2方向与所述第1柱状部邻接的第2柱状部；
所述狭缝在所述第1方向及与所述第1方向和所述第2方向交叉的第3方向延伸，将至少1个所述第1导电层与至少1个所述第1柱状部的上部分割，不将所述多个第2导电层或至少1个所述第2柱状部分割。
8.根据权利要求7所述的半导体存储装置的制造方法，还具备如下操作：
形成被覆所述狭缝的上部内壁的掩模材；并且
使用所述掩模材作为掩模来将所述狭缝的下部内壁的所述导电层各向同性地蚀刻。
9.根据权利要求8所述的半导体存储装置的制造方法，其中在从所述积层方向观察的相对于所述狭缝的延伸方向垂直的方向的截面中，所述狭缝的中间部分的内壁间宽度比该狭缝的下部内壁间宽度窄。
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