CN115000079A - 半导体存储装置及其制造方法 - Google Patents

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Abstract

实施方式提供一种能适当地控制选择栅极的半导体存储装置及其制造方法。根据一实施方式，半导体存储装置具备将第1绝缘膜与第1导电膜在第1方向上交替地积层的第1积层体。在第1积层体内，包含沿第1方向延伸的第1柱状体与第2柱状体。第2导电膜设置在第1积层体的上方，且沿与第1方向及第2方向交叉的第3方向延伸。第3绝缘体设置在第2导电膜的第2方向上，且沿第3方向延伸。第3导电膜设置在第4绝缘体的第2方向上，且沿第3方向延伸。第3柱状体设置在第1柱状体上。第4柱状体设置在第2柱状体上。第3柱状体的第3半导体部的大致第1方向的厚度比第2导电膜的大致第1方向的厚度厚。

Description

半导体存储装置及其制造方法
[相关申请]
本申请享有以日本专利申请2021-32020号(申请日：2021年3月1日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本实施方式涉及一种半导体存储装置及其制造方法。
背景技术
NAND(Not AND，与非)型闪速存储器等半导体存储装置有时具有将多个存储单元阵列三维配置而成的立体型存储单元阵列。在这种立体型存储单元阵列之上设置着选择栅极，以选择存储器串。
选择栅极有时与存储单元的存储器孔分开地，形成在存储器孔上所设置的柱状半导体区域。在该情况下，选择栅极的栅极电极设置在柱状半导体区域的周围的一部分。因此，担心选择栅极的通道宽度相对较窄，而单元电流受限。另外，未设置栅极电极的半导体区域无法控制电压，因此，担心截止漏电流会流动。
发明内容
实施方式提供一种能适当地控制选择栅极的半导体存储装置及其制造方法。
根据一实施方式，半导体存储装置具备将第1绝缘膜与第1导电膜在第1方向上交替地积层的第1积层体。第1柱状体在第1积层体内沿第1方向延伸，且包含第1半导体部、及设置在多个第1导电膜与第1半导体部之间的第1绝缘体。第2柱状体设置在第1柱状体的与第1方向交叉的第2方向上，在第1积层体内沿第1方向延伸，且包含第2半导体部、及设置在多个第1导电膜与第2半导体部之间的第2绝缘体。第2导电膜设置在第1积层体的上方，且沿与第1方向及第2方向交叉的第3方向延伸。第3绝缘体设置在第2导电膜的第2方向上，且沿第3方向延伸。第3导电膜设置在第4绝缘体的第2方向上，且沿第3方向延伸。第3柱状体设置在第1柱状体上，且包含第3半导体部及第4绝缘体，所述第4绝缘体设置在第2导电膜与第3半导体部之间、以及第3绝缘体与第3半导体部之间。第4柱状体设置在第2柱状体上，且包含第4半导体部及第5绝缘体，所述第5绝缘体设置在第3导电膜与第4半导体部之间、以及第3绝缘体与第4半导体部之间。第3半导体部的大致第1方向的厚度比第2导电膜的大致第1方向的厚度厚。
附图说明
图1(a)是图示第1实施方式的半导体存储装置的一例的示意立体图。图1(b)是表示第1积层体的示意俯视图。
图2(a)及图2(b)是图示三维结构的存储单元的一例的示意剖视图。
图3(a)是图示第1实施方式的半导体存储装置的一例的示意剖视图。图3(b)是图示第1实施方式的半导体存储装置的一例的示意俯视图。
图4是与图3(a)所图示的配线层及栅极电极膜的部分有关的区域放大图。
图5(a)是表示第1实施方式的半导体存储装置的制造方法的剖视图。图5(b)是表示第1实施方式的半导体存储装置的制造方法的俯视图。
图6(a)是表示继图5(a)后的第1实施方式的半导体存储装置的制造方法的剖视图。图6(b)是表示继图5(b)后的第1实施方式的半导体存储装置的制造方法的俯视图。
图7(a)是表示继图6(a)后的第1实施方式的半导体存储装置的制造方法的剖视图。图7(b)是表示继图6(b)后的第1实施方式的半导体存储装置的制造方法的俯视图。
图8是表示继图7(a)后的第1实施方式的半导体存储装置的制造方法的剖视图。
图9是表示继图8后的第1实施方式的半导体存储装置的制造方法的剖视图。
图10是表示继图9后的第1实施方式的半导体存储装置的制造方法的剖视图。
图11(a)是表示继图10后的第1实施方式的半导体存储装置的制造方法的剖视图。图11(b)是表示第1实施方式的半导体存储装置的制造方法的俯视图，且是图11(a)所图示的半导体存储装置的制造步骤中的俯视图。
图12(a)是表示继图11(a)后的第1实施方式的半导体存储装置的制造方法的剖视图。图12(b)是表示继图11(b)后的第1实施方式的半导体存储装置的制造方法的俯视图。
图13(a)是表示继图12(a)后的第1实施方式的半导体存储装置的制造方法的剖视图。图13(b)是表示继图12(b)后的第1实施方式的半导体存储装置的制造方法的俯视图。
图14是表示继图13(a)后的第1实施方式的半导体存储装置的制造方法的剖视图。
图15是表示继图14后的第1实施方式的半导体存储装置的制造方法的剖视图。
图16是表示继图15后的第1实施方式的半导体存储装置的制造方法的剖视图。
图17A是表示继图16后的第1实施方式的半导体存储装置的制造方法的剖视图。
图17B是表示继图17A后的第1实施方式的半导体存储装置的制造方法的剖视图。
图17C是表示继图17B后的第1实施方式的半导体存储装置的制造方法的剖视图。
图18A是表示继图17C后的第1实施方式的半导体存储装置的制造方法的剖视图。
图18B是表示继图18A后的第1实施方式的半导体存储装置的制造方法的剖视图。
图18C是表示继图18B后的第1实施方式的半导体存储装置的制造方法的剖视图。
具体实施方式
以下，参照附图对本发明的实施方式进行说明。本实施方式并不限定本发明。在以下的实施方式中，半导体衬底的上下方向表示使设置半导体元件的面朝上时的相对方向，有时与依据重力加速度的上下方向不同。附图是示意图或概念图，各部分的比率等未必与实物相同。在说明书与附图中，对与上文中关于已提出的附图所叙述的要素相同的要素标注相同符号并适当省略详细说明。
〔第1实施方式〕
(半导体存储装置的结构)
在图1(a)～图2(b)中图示第1实施方式的半导体存储装置100的整体结构。图1(a)是图示第1实施方式的半导体存储装置100的一例的示意立体图。图1(b)是图示第1积层体1的一例的示意俯视图。本说明书中，将该第1积层体1的积层方向设为Z轴方向。图2(a)及图2(b)分别是图示三维结构的存储单元的一例的示意剖视图。
图1(a)中所图示的半导体存储装置100是具有三维结构的存储单元的非易失性存储器。该半导体存储装置100包含第1积层体1、第2积层体2、基体部3、多个第1柱状体CL1(参照图2(a)及(b))、多个第2柱状体CL2、多个第3柱状体CL3及多个第4柱状体CL4。此外，多个第1柱状体CL1及第2柱状体CL2设置在第1积层体1的内部，多个第3柱状体CL3及第4柱状体CL4设置在第2积层体2的内部。
第1积层体1是由多个第1导电膜11与多个第1绝缘膜12在第1方向上交替地积层而构成。此外，本说明书中，将Z轴方向设为第1方向。另外，将与Z轴垂直的Y轴方向设为第2方向，将与Z轴及Y轴垂直的X轴方向设为第3方向。第1积层体1设置在下述基体部3的上方。第1导电膜11含有导电性金属，例如包含钨等。第1绝缘膜12例如包含硅氧化物。该第1绝缘膜12使在Z轴方向的上下邻接的第1导电膜11彼此绝缘。此外，第1导电膜11及第1绝缘膜12的积层数可以是任意的。第1绝缘膜12例如也可以是硅氧化物(SiO2)。在第1积层体1与基体半导体部33之间，例如设置着绝缘膜1g。绝缘膜1g例如包含硅氧化物。
第2积层体2包含积层在第1积层体1的上方的配线层21、第2绝缘膜22及第3绝缘膜23。配线层21设置在第2绝缘膜22之上，且设置在第3绝缘膜23之下。另外，配线层21包含第2导电膜21A与第3导电膜21B。第2积层体2是以配线层21由第2绝缘膜22与第3绝缘膜23夹入的方式构成。配线层21可以是导电性金属、例如钨(W)。第2绝缘膜22及第3绝缘膜23例如可以是硅氧化物(SiO2)。在第2积层体2与第1积层体1之间设置着层间绝缘膜20。层间绝缘膜20例如可以是硅碳氮化物(SiNC)等。
基体部3设置在第1积层体1的下方，且包含衬底30、基体绝缘膜31、基体导电膜32及基体半导体部33。衬底30具有第1面及第2面，且将作为第1方向的Z轴方向设为第1面。基体绝缘膜31设置在衬底30的第1面之上。基体导电膜32设置在基体绝缘膜31之上。基体半导体部33设置在基体导电膜32之上。衬底30包括半导体衬底，例如可以是硅衬底。硅(Si)的导电型例如可以是p型。在衬底30的表面区域，例如设置着元件分离区域30i。元件分离区域30i例如是包含硅氧化物的绝缘区域，在衬底30的表面区域划分出主动区AA。在主动区AA设置晶体管Tr的源极及漏极区域。晶体管Tr构成非易失性存储器的周边电路。基体绝缘膜31例如包含硅氧化物(SiO2)，使晶体管Tr绝缘。在基体绝缘膜31内设置着配线31a。配线31a是与晶体管Tr电连接的配线。基体导电膜32包含导电性金属、例如钨(W)。基体半导体部33例如包含硅。硅的导电型例如可以是n型。基体半导体部33的一部分也可以包含未掺杂的硅。
此外，像图1(a)所图示的那样，在本实施方式的半导体存储装置100中，在第1积层体1的上方积层第2积层体2，从而构成为一个积层体。因此，第1积层体1的靠近基体部3的下部区域的导电膜14中包含源极侧选择栅极SGS，远离基体部3的上部区域的第2积层体2中包含漏极侧选择栅极SGD。此外，字线WL设置在该源极侧选择栅极SGS与漏极侧选择栅极SGD之间。另外，源极侧选择栅极SGS是源极侧选择晶体管STS的栅极电极。字线WL是存储单元MC的栅极电极。漏极侧选择栅极SGD是漏极侧选择晶体管STD的栅极电极。
所述存储单元MC串联连接在源极侧选择晶体管STS与漏极侧选择晶体管STD之间。像这样，源极侧选择晶体管STS、存储单元MC及漏极侧选择晶体管STD串联连接而成的结构被称为存储器串或NAND串。该存储器串例如经由接点CH及VY而连接于位线BL。位线BL设置在第2积层体2的上方，且沿第2方向延伸。
设置着贯通第1积层体1及第2积层体2的深狭缝ST、及贯通第2积层体2的上方区域的浅狭缝SHE。深狭缝ST沿第3方向延伸，从第2积层体2的上端贯通第2积层体2及第1积层体1直到基体部3，并且设置在第2积层体2及第1积层体1内(图1(b))。板状部4包含第1绝缘物。第1绝缘物例如是硅氧化物。板状部4通过第1绝缘物而与第1积层体1及第2积层体2电绝缘，并且也可以包含与基体半导体部33电连接的导电物。如图1(b)所示，浅狭缝SHE沿第3方向延伸，且从第2积层体2的上端设置到第2积层体2的中途。详细来说，像图3(a)所图示的那样，贯通第2积层体2的第3绝缘膜23及配线层21，将配线层21分离。在该浅狭缝SHE设置着第3绝缘体40，且包含第2绝缘物。第2绝缘物例如是硅氧化物。
其次，像图1(b)所图示的那样，包括第1积层体1及第2积层体2的积层体包含阶梯部分1s与存储单元阵列1m。阶梯部分1s设置在积层体的缘部。存储单元阵列1m由阶梯部分1s夹着或包围。深狭缝ST从积层体的一端的阶梯部分1s经过存储单元阵列1m设置到积层体的另一端的阶梯部分1s。由2个板状部4夹着的积层体的部分被称为指部(Finger)。将一个该指部或者多个该指部合并所得者称为区块(Block)。在指部内，通过隔着浅狭缝SHE进行划分或者将漏极侧选择栅极SGD接线而设置着串(String)。在本实施方式中，通过将2根漏极侧选择栅极SGD接线而设置串，4个存储器孔MH属于各串，它们与不同的位线BL连接。
多个第1柱状体CL1及多个第2柱状体CL2分别设置在第1积层体1内所设置的存储器孔MH内。存储器孔MH沿着第1方向从第1积层体1的上端贯通第1积层体1，并设置到衬底30(图3(a))。因此，对应于第1积层体1的第1导电膜11与第1柱状体CL1的交点、及第1导电膜11与第2柱状体CL2的交点而设置着多个存储单元MC。多个第1柱状体CL1分别包含：第1绝缘体柱101，在第1积层体1内沿第1方向延伸；第1半导体部102A，设置在第1绝缘体柱101的外周；及第1绝缘体103A，设置在第1半导体部102A的外周。多个第2柱状体CL2分别包含：第1绝缘体柱101，在第1积层体1内沿第1方向延伸；第2半导体部102B，设置在第1绝缘体柱101的外周；及第2绝缘体103B，设置在第2半导体部102B的外周。第1半导体部102A及第2半导体部102B与基体部3的基体半导体部33电连接。此外，第1绝缘体103A及第2绝缘体103B包含多个存储单元MC的覆盖绝缘膜103a、电荷捕获膜103b、及隧道绝缘膜103c。
其次，如图2(a)及图2(b)所示，X-Y平面上的存储器孔MH的形状为大致圆形。换句话说，第1柱状体CL1及第2柱状体CL2的相对于第1方向大致垂直的方向的截面呈大致圆形。也可以在第1导电膜11与第1绝缘膜12之间设置构成第1绝缘体103A及第2绝缘体103B的一部分的阻挡绝缘膜11a。阻挡绝缘膜11a例如是硅氧化物膜或金属氧化物膜。金属氧化物膜例如也可以是铝氧化物。也可以在第1导电膜11与第1绝缘膜12之间、及第1导电膜11与第1绝缘体103A/第2绝缘体103B之间设置障壁膜11b。例如，第1导电膜11为钨时，障壁膜11b例如也可以是氮化钛与钛的积层结构膜。阻挡绝缘膜11a抑制电荷从第1导电膜11向第1绝缘体103A/第2绝缘体103B侧的反向穿隧。障壁膜11b使第1导电膜11与阻挡绝缘膜11a的密接性提高。
第1半导体部102A及第2半导体部102B的形状例如为有底筒状。第1半导体部102A及第2半导体部102B例如包含硅。硅例如也可以是使非晶硅结晶化所得的多晶硅。第1半导体部102A及第2半导体部102B例如是未掺杂的硅。另外，第1半导体部102A及第2半导体部102B也可以是p型硅。第1半导体部102A及第2半导体部102B作为存储单元MC及源极侧选择晶体管STS的通道区域发挥功能。
第1绝缘体103A及第2绝缘体103B中，除阻挡绝缘膜11a以外的部分设置在存储器孔MH的内壁与第1半导体部102A及第2半导体部102B之间。第1绝缘体103A及第2绝缘体103B例如呈筒状。多个存储单元MC在第1半导体部102A及第2半导体部102B与成为字线WL的第1导电膜11之间具有存储区域，且积层在Z轴方向上。第1绝缘体103A及第2绝缘体103B例如包含覆盖绝缘膜103a、电荷捕获膜103b及隧道绝缘膜103c。第1半导体部102A、电荷捕获膜103b及隧道绝缘膜103c分别沿第1方向延伸。
覆盖绝缘膜103a设置在第1绝缘膜12与电荷捕获膜103b之间。覆盖绝缘膜103a例如包含硅氧化物。覆盖绝缘膜103a在下述的半导体存储装置的制造步骤中，在将第1牺牲层5替换成第1导电膜11的替换步骤中，保护电荷捕获膜103b使它不被刻蚀。覆盖绝缘膜103a也可以在替换步骤中，从第1导电膜11与第1绝缘体103A及第2绝缘体103B之间被去除。如图2(a)及图2(b)所示，在第1导电膜11与电荷捕获膜103b之间，例如设置着阻挡绝缘膜11a。另外，形成第1导电膜11时不进行替换步骤的情况下，也可以不设置该覆盖绝缘膜103a。
电荷捕获膜103b设置在阻挡绝缘膜11a及覆盖绝缘膜103a与隧道绝缘膜103c之间。电荷捕获膜103b例如包含硅氮化物，在膜中具有捕获电荷的捕获点。电荷捕获膜103b中夹在成为字线WL的第1导电膜11与第1半导体部102A及第2半导体部102B之间的部分作为电荷捕获部而构成存储单元MC的存储区域。存储单元MC的阈值电压根据电荷捕获部有无电荷或被捕获到电荷捕获部中的电荷的量而变化。以这种方式，存储单元MC保存信息。
隧道绝缘膜103c设置在第1半导体部102A及第2半导体部102B与电荷捕获膜103b之间。隧道绝缘膜103c例如包含硅氧化物或硅氧化物与硅氮化物。隧道绝缘膜103c是第1半导体部102A与电荷捕获膜103b之间的电位障壁。例如，从第1半导体部102A及第2半导体部102B向电荷捕获部注入电子时(写入动作)、及从第1半导体部102A及第2半导体部102B向电荷捕获部注入电洞时(抹除动作)，电子及电洞分别通过(穿隧)隧道绝缘膜103c的电位障壁。
像所述那样，第1绝缘体103A及第2绝缘体103B包括覆盖绝缘膜103a、电荷捕获膜103b、及隧道绝缘膜103c。因此，第1绝缘体103A及第2绝缘体103B由氧化硅膜、氮化硅膜、氧化硅膜的积层膜构成。
第1绝缘体柱101将筒状的第1半导体部102A及第2半导体部102B的内部空间埋入。第1绝缘体柱101的形状例如为柱状。第1绝缘体柱101例如包含硅氧化物，且为绝缘性。
接下来，参照图3(a)、(b)及图4，对第1实施方式的半导体存储装置100的漏极侧选择栅极SGD区域(第2积层体2及第3柱状体CL3、第4柱状体CL4的部分)详细地进行说明。
如图3(a)所示，第3柱状体CL3及第4柱状体CL4分别设置在第2积层体2内。具体来说，第3柱状体CL3及第4柱状体CL4沿着第1方向从第2积层体2的上端贯通第2积层体2及层间绝缘膜20，并设置到第1积层体1。此外，如图3(a)所示，第3柱状体CL3也可以设置在第1柱状体CL1的上方，第4柱状体CL4也可以设置在第2柱状体CL2的上方。另外，第3柱状体CL3的下表面的面积也可以小于第1柱状体CL1的上表面的面积，第4柱状体CL4的下表面的面积也可以小于第2柱状体CL2的上表面的面积。另外，像图3(b)所图示的那样，第3柱状体CL3及第4柱状体CL4的相对于积层方向大致垂直的方向的截面也可以呈大致圆形。并且，对应于第2积层体2的配线层21与第3柱状体CL3及第4柱状体CL4的交点而设置着漏极侧选择栅极SGD。也就是说，设置在第1积层体1的下方区域的源极侧选择栅极SGS所对应的漏极侧选择栅极SGD设置在第2积层体2的区域中。具体来说，对应于第2导电膜21A与第3半导体部202A的交点、及第3导电膜21B与第4半导体部202B的交点而分别设置着漏极侧选择栅极SGD。
多个第3柱状体CL3分别包含第2绝缘体柱201、第3半导体部202A、第4绝缘体203A、栅极电极膜204、及顶盖硅层205。多个第4柱状体CL4分别包含第2绝缘体柱201、第4半导体部202B、第5绝缘体203B、栅极电极膜204、及顶盖硅层205。第2绝缘体柱201设置在第1绝缘体柱101上，且在第2积层体2内沿第1方向延伸。第3半导体部202A及第4半导体部202B分别设置在第2绝缘体柱201的外周上。第4绝缘体203A设置在第3半导体部202A的外周上，第5绝缘体203B设置在第4半导体部202B的外周上。栅极电极膜204设置在第4绝缘体203A及第5绝缘体203B的外周上。顶盖硅层205设置在第2绝缘体柱201的上方。
第3半导体部202A及第4半导体部202B的形状例如为筒状。第3半导体部202A及第4半导体部202B作为漏极侧选择栅极SGD的通道区域发挥功能。
此外，第3半导体部202A也可以与第1半导体部102A连续且具有相同构成，第4半导体部202B也可以与第2半导体部102B连续且具有相同构成。第3半导体部202A及第4半导体部202B例如也可以使用硅。硅例如也可以是使非晶硅结晶化所得的多晶硅。第3半导体部202A及第4半导体部202B例如是未掺杂的硅。另外，第1半导体部102A也可以是p型硅。
第4绝缘体203A设置在第3半导体部202A的外周上，第5绝缘体203B设置在第4半导体部202B的外周上。此外，第4绝缘体203A也可以与第1绝缘体103A连续且具有相同构成，第5绝缘体203B也可以与第2绝缘体103B连续且具有相同构成。
第4绝缘体203A及第5绝缘体203B也可以由将氧化硅膜、氮化硅膜及氧化硅膜积层所得的积层膜(ONO膜)构成。第1绝缘体103A及第2绝缘体103B设置在作为存储单元阵列的第1积层体1，作为存储单元的电荷储存膜发挥功能。也就是说，对应于第1导电膜11与第1柱状体CL1的交点、第1导电膜11与第2柱状体CL2的交点而设置着多个存储单元。
栅极电极膜204设置在第4绝缘体203A及第5绝缘体203B的外周上，构成漏极侧选择栅极SGD。栅极电极膜204例如包含硅。硅也可以是使非晶硅结晶化所得的掺杂磷(P)的多晶硅。另外，栅极电极膜204也可以是n型硅。进而，栅极电极膜204可以是氮化钛(TiN)。
顶盖硅层205设置在第2绝缘体柱201的上方，且连接于第3半导体部202A及第4半导体部202B。进而，也与设置在顶盖硅层205的上方的配线结构51及52连接。顶盖硅层205例如包含硅。硅例如也可以是使非晶硅结晶化所得的掺杂多晶硅。另外，顶盖硅层205也可以是n型硅。
像所述那样，分别构成第3柱状体CL3及第4柱状体CL4。此外，像图3(a)所图示的那样，在邻接的第3柱状体CL3与第4柱状体CL4之间设置着配线层21(第2导电膜21A及第3导电膜21B)，且连接于栅极电极膜204。另外，第3柱状体的下表面的面积也可以小于第1柱状体的上表面的面积，第4柱状体的下表面的面积也可以小于第2柱状体的上表面的面积。
此处，参照图4，对第2导电膜21A与栅极电极膜204的关系进行详细叙述。此外，图4将图3(a)中的虚线部分IV所包围的区域放大而进行图示。如图4所示，漏极侧选择栅极SGD的通道长度方向上的栅极电极膜204的厚度(长度)比该通道长度方向上的第2导电膜21A的厚度厚(长)。此处，通道长度方向是指用作漏极侧选择栅极SGD的晶体管的通道长度方向，是沿着大致第1方向的孔SH的内壁的方向。通道长度方向上的栅极电极膜204的厚度T204(上端E204t与下端E204b的距离)比第2导电膜21A的厚度T21厚。因此，即使第2导电膜21A的厚度T21小于漏极侧选择栅极SGD的通道长度，也能够遍及漏极侧选择栅极SGD的通道长度的大致整个区域设置栅极电极膜204。由此，能够使充分的单元电流选择性地在每一个栅极电极膜204中流通。
另外，图4中，图示为第2导电膜21A的上端与栅极电极膜204的上端E204t的高度为同等。另一方面，本实施方式中，栅极电极膜204的上端E204t的高度也可以比第2导电膜21A的上端低。但是，栅极电极膜204的上端E204t的高度比第2导电膜21A的下端高。换句话说，只要栅极电极膜204电连接于第2导电膜21A即可。通过第2导电膜21A与栅极电极膜204电连接，如果对第2导电膜21A施加电压，则也对栅极电极膜204施加电压，从而能够使单元电流流通。
再次参照图3(a)。第2绝缘体柱201将筒状的第3半导体部202A的内部空间埋入。此外，第2绝缘体柱201也可以与第1绝缘体柱101连续且含有相同材料。第2绝缘体柱201的形状例如也可以是柱状。第2绝缘体柱201例如包含硅氧化物，且为绝缘性。
第4绝缘体203A与第1绝缘体103A连续且含有相同材料，第3半导体部202A与第1半导体部102A连续且含有相同材料，进而，第2绝缘体柱201与第1绝缘体柱101连续且含有相同材料。由此，第4绝缘体203A及第2绝缘体柱201与第1半导体部102A及第3半导体部202A在第1积层体1侧的第1柱状体CL1与漏极侧选择栅极SGD侧的第3柱状体CL3中共通，可以同时形成。
以如上方式，构成包含多个第3柱状体CL3及第4柱状体CL4与第2导电膜21A及第3导电膜21B(配线层21)的选择栅极部。也就是说，构成漏极侧选择栅极SGD。
也可以在第3柱状体CL3及第4柱状体CL4的上方设置配线结构51、52。例如，配线结构51含有钛(Ti)、氮化钛(TiN)或钨(W)，配线结构52含有TiN或W等导电性物质。进而，配线结构51、52在上方与未图示的位线BL连接。像这样，使位线BL、配线结构51、52、顶盖硅层205、第3半导体部202A及第4半导体部202B电连接。此外，在第3柱状体CL3、第4柱状体CL4及第2积层体2的上方设置着层间绝缘膜60。层间绝缘膜60例如可以是硅氧化物。
接下来，对第3柱状体CL3及第4柱状体CL4的平面布局中的排列进行说明。
图3(b)是图示本实施方式的半导体存储装置100中的第3柱状体CL3及第4柱状体CL4的排列的示意俯视图。也就是说，是从Z轴方向观察图3(a)所图示的半导体存储装置100所得的图。此外，为了图示第3柱状体CL3及第4柱状体CL4的排列，而未图示层间绝缘膜60。
多个第3柱状体CL3及第4柱状体CL4二维地排列在X-Y平面(第2方向及第3方向)上。也就是说，在从积层方向观察的俯视下，多个第3柱状体CL3及第4柱状体CL4二维地排列。第3柱状体CL3及第4柱状体CL4的排列例如也可以是错位排列。
同样地，配线层21(第2导电膜21A及第3导电膜21B)及第3绝缘体40也二维地排列在X-Y平面上。具体来说，配线层21及第3绝缘体40在X轴方向上交替地设置。也就是说，配线层21与第3绝缘体40在X轴方向上交替地配置成条纹状。另一方面，在Y方向上，配线层21及第3绝缘体40分别呈直线状延伸。配线层21设置在邻接的第3柱状体CL与第4柱状体CL4的排列间。换句话说，在配线层21与第3绝缘体40的边界线上设置着第3柱状体CL3及第4柱状体CL4，第3柱状体CL3及第4柱状体CL4的半圆左右的侧面连接于配线层21。设置成覆盖第3柱状体CL3及第4柱状体CL4的外周的栅极电极膜204的一半左右与配线层21相接。但是，栅极电极膜204本身遍及第3半导体部202A及第4半导体部202B的全周而设置。由此，能够遍及第3半导体部202A及第4半导体部202B的全周而确保用于使单元电流流通的漏极侧选择栅极SGD部分，从而能够提高单元电流。另外，通过遍及第3半导体部202A及第4半导体部202B的全周而设置漏极侧选择栅极SGD部分，可以抑制漏极侧选择栅极SGD产生截止泄漏。
另一方面，第3绝缘体40设置在邻接的第3柱状体CL3与第4柱状体CL4的排列间。该情况下的邻接的第3柱状体CL3及第4柱状体CL4通过配线结构51、52而连接。换句话说，通过设置在第3柱状体CL3及第4柱状体CL4的上方的配线结构51、52，将隔着第3绝缘体40而邻接的多个第3柱状体CL3及第4柱状体CL4电连接。具体来说，配线结构51、52连接于第3柱状体CL3及第4柱状体CL4的顶盖硅层205。顶盖硅层205连接于第3半导体部202A及第4半导体部202B。因此，通过配线结构51、52，将邻接的第3柱状体CL3的第3半导体部202A与第4柱状体CL4的第4半导体部202B电连接。
位线BL沿Y方向延伸，且设置在配线结构51、52中作为通孔接点的配线结构52上。位线BL经由配线结构51、52而电连接于第3柱状体CL3的第3半导体部202A、进而第1柱状体CL1的第1半导体部102A。
如上所述，根据本实施方式的半导体存储装置100，在漏极侧选择栅极SGD中，通道长度方向上的栅极电极膜204的厚度比配线层21(第2导电膜21A及第3导电膜21B)的厚度厚。因此，能够遍及漏极侧选择栅极SGD的通道区域的大致整个区域而设置栅极电极膜204，因此，能够使充分的单元电流选择性地在每一个栅极电极膜204中流通。另外，由于栅极电极膜204遍及第3半导体部202A及第4半导体部202B的全周而设置，所以能够减少漏极侧选择栅极SGD中的截止漏电流。
此外，通过在顶盖硅层205的上方设置配线结构51、52，能够将邻接的第3柱状体CL3与第4柱状体CL4电连接。也就是说，关于邻接于第3绝缘体40的两侧的第3柱状体CL3及第4柱状体CL4，也可以通过配线结构51、52与顶盖硅层205而连接。通过像这样设置配线结构51、52，配置的配线结构52的所需数量可以设为所配置的第3柱状体CL3及第4柱状体CL4的数量的大致一半。
(半导体存储装置的制造方法)
接下来，参照图5(a)～图18C，对本实施方式的半导体存储装置100的制造方法进行说明。
如图5(a)所示，在包含利用众所周知的方法所形成的衬底30的基体部3上，形成第1积层体1a，所述第1积层体1a由多个材料膜11c及第1绝缘膜12交替地积层而成。材料膜11c例如可以是硅氮化物(SiN)，第1绝缘膜12例如可以是硅氧化物(SiO2)。此外，在半导体存储装置100的制造方法的说明中，也将Z轴方向设为第1方向，将Y轴方向设为第2方向，将X轴方向设为第3方向。
接着，从第1积层体1a的上方，使用光刻技术及刻蚀技术等，形成第1积层体1a的多个存储器孔MH。此外，多个存储器孔MH也可以形成为错位排列(图5(b))。另外，存储器孔MH的直径及与邻接的存储器孔MH的距离是任意的。进而，在所形成的多个存储器孔MH中填充第1牺牲层5。由此，形成柱状的多个第1牺牲层5，所述柱状的多个第1牺牲层5在第1积层体1a内在第1积层体1a的积层方向即Z轴方向上延伸。第1牺牲层5例如可以使用碳(carbon)。
碳的柔软性相对较高，不会产生翘曲。另外，碳可以通过之后的步骤中的灰化(Asher)而相对容易地剥离。也就是说，通过使用碳，容易去除第1牺牲层5。另外，如上所述，有时对栅极电极膜204使用非晶硅。在该情况下，可以使用灰化而容易且选择性地去除第1牺牲层5。也就是说，栅极电极膜204可以在去除第1牺牲层5的灰化时保留。因此，通过对第1牺牲层5使用碳，可以容易且选择性地去除存储器孔MH的第1牺牲层5。
接着，在第1积层体1a及第1牺牲层5之上形成层间绝缘膜20。层间绝缘膜20是之后的步骤中进行第2积层体2中的氧化膜加工时的刻蚀终止层。因此，使用具有加工选择比以及在刻蚀时所使用的磷酸溶液等中不溶解的材质。因此，层间绝缘膜20例如可以是硅碳氮化物(SiNC)等。
接着，在层间绝缘膜20之上形成第2积层体2。第2积层体2从层间绝缘膜20侧即下方起依序积层有第2绝缘膜22、配线层21、第3绝缘膜23。此外，配线层21可以是导电性金属、例如钨(W)。第2绝缘膜22及第3绝缘膜23例如可以是硅氧化物(SiO2)。通过像第2积层体2这样预先形成包含导电性金属的配线层21，可以省略之后的第2积层体2中的替换步骤。
例如，为了形成配线层21，有以下方法，即，在第2绝缘膜22与第3绝缘膜23之间预先设置牺牲膜(未图示)，将该牺牲膜替换成配线层21的材料，由此，形成配线层21。这种方法中，必须追加第2积层体2中的替换步骤，而且，也担心会因替换步骤而导致在配线层21内产生空隙。
与此相对，在本实施方式中，预先使配线层21与第2绝缘膜22及第3绝缘膜23一起积层，因此，容易调整具有栅极电压的传输功能的配线层21的厚度。进而，形成配线层21时，无需替换步骤。因此，可以抑制在配线层21内产生空隙。由此，可以降低配线层21的配线电阻，从而可以抑制单元选择动作时的RC(Resistance Capacitance，电阻电容)延迟。
接着，使用光刻技术及RIE(Reactive Ion Etching，反应离子刻蚀)法等，在第2积层体2形成浅狭缝SHE(图6(a))。如图6(b)所示，浅狭缝SHE形成为沿第2方向延伸的多个线型图案(条纹状)。第1牺牲层在从第1方向观察的俯视下，沿第2方向排列，且呈线状排列。将第1牺牲层形成的线的X方向的排列间隔设为1个间距时，浅狭缝SHE的X方向的排列间隔相当于2个间距。也就是说，像图6(b)所图示的那样，从第1方向观察第2积层体2时，浅狭缝SHE是以每隔2个间距间断地位于第1牺牲层5的第2方向的排列间的方式设置，且设置成与第1牺牲层5以半圆左右重叠。图6(b)中，为了说明而图示成能看见第1牺牲层5。此外，如图6(a)所示，浅狭缝SHE形成到贯通第3绝缘膜23及配线层21的深度。另外，也可以对浅狭缝SHE进行矩形加工。通过像这样将浅狭缝SHE形成到贯通配线层21的深度，能够将配线层21分离。并且，配线层21与第3绝缘体40在X轴方向上交替地配置成条纹状。在所形成的浅狭缝SHE中填充第3绝缘体40。第3绝缘体40例如可以是硅氧化物。
接着，使用光刻技术及RIE法等，在第2积层体2中形成作为贯通孔的孔SH(图7(a))。孔SH形成在相当于第1积层体1a中所形成的第1牺牲层5的上方的部分。也就是说，像图7(b)所图示的那样，在X-Y平面上，孔SH与第1牺牲层5设置在大致相同的部位，以在Z轴方向上重叠的方式形成孔SH。通过形成该孔SH，将位于第1牺牲层5的上方的第3绝缘体40的一部分去除。在图7(b)中，也为了说明而图示成能看见第1牺牲层5。此外，较深地形成孔SH，直至贯通第2绝缘膜22并到达层间绝缘膜20为止。也就是说，形成孔SH直至到达作为刻蚀终止层的层间绝缘膜20为止。另外，孔SH与第1牺牲层5的存储器孔同样地，以确保真圆度的方式形成。
接着，使栅极电极膜204的材料沉积在第2积层体2的上表面、孔SH的内壁且第3绝缘膜23、配线层21、第2绝缘膜22的侧面、以及作为孔SH的底面的层间绝缘膜20上(图8)。栅极电极膜204的材料例如包含硅。硅也可以是使非晶硅结晶化所得的掺杂磷(P)的多晶硅。另外，栅极电极膜204的材料也可以是n型硅。进而，栅极电极膜204的材料也可以是氮化钛(TiN)。
接着，使第2牺牲层6沉积在孔SH内(图9)。第2牺牲层6例如可以是碳(carbon)。第2牺牲层6在沉积后，通过回蚀而形成至到达配线层21的高度。具体来说，第2牺牲层6的高度形成为在配线层21的下表面以上(下限)且在第3绝缘膜23的上表面以下(上限)。
在下述步骤中，规定下限的高度，使得在加工栅极电极膜204之后，栅极电极膜204也与配线层21接触。还规定上限的高度，以确保栅极电极膜204与配线结构51能保持包括耐压在内的电绝缘性的距离。
接着，将所沉积的第2牺牲层6作为掩模，通过反应性干法刻蚀(CDE：Chemical DryEtching，化学干法刻蚀)或湿法刻蚀(Wet Etching)，对所沉积的栅极电极膜204的材料进行加工(图10)。也就是说，将未被第2牺牲层6遮蔽的栅极电极膜204的材料去除。去除的栅极电极膜204的材料是沉积在第3绝缘膜23的上表面的部分、及沉积在位于第2积层体2的上表面部分的孔SH的内壁且第3绝缘膜23的侧面的部分。因此，被第2牺牲层6遮蔽而保留的栅极电极膜204的材料作为栅极电极膜204发挥功能。栅极电极膜204保留在配线层21及第2绝缘膜22的侧面。此外，在该加工时，有时会进行侧蚀。也就是说，存在以下情况，即，第2牺牲层6的上表面部分的一部分也被去除，从而沉积在配线层21的侧面的栅极电极膜204的材料的一部分也被去除。因此，栅极电极膜204的上端E204t(参照图3(a)或图4)优选位于与配线层21的上表面相同的高度，但并非必须为相同高度。如上所述，栅极电极膜204的上端E204t可以高于配线层21的上表面，也可以低于配线层21的上表面。但是，栅极电极膜204的上端E204必须位于比配线层21的底面高的位置，以与配线层21电连接。
接着，使绝缘膜213的材料沉积在孔SH的内壁且第3绝缘膜23的侧面部分(图11(a)及(b))。绝缘膜213的材料例如使用氧化硅膜。此外，在之前的步骤中发生侧蚀时，使该绝缘膜213的材料以填埋所发生的侧蚀的方式沉积。由此，抑制从第3半导体部202A及第4半导体部202B经由发生侧蚀的部分朝向配线层21的漏电流。
接着，通过灰化(Asher)将第2牺牲层6去除。进而，通过进行回蚀，将沉积在孔SH的底面且层间绝缘膜20上的栅极电极膜204的材料去除(图12(a)及(b))，而将孔SH形成为贯通层间绝缘膜20并到达第1牺牲层5(图13(a)及(b))。在该步骤中，注意不要将沉积在孔SH的侧壁的栅极电极膜204去除。
接着，通过灰化将第1牺牲层5去除。由此，孔SH与存储器孔MH连通(图14)。也就是说，贯通孔使第1积层体1a与第2积层体2连通。
接着，如图15所示，使第4绝缘体203A及第5绝缘体203B的材料沉积在孔SH与存储器孔MH连通所得的贯通孔的内壁。此外，第4绝缘体203A及第5绝缘体203B的材料在存储器孔MH中作为第1绝缘体103A及第2绝缘体103B发挥功能。换句话说，第4绝缘体203A也可以与第1积层体1a中的第1绝缘体103A连续且具有相同材料，第5绝缘体203B也可以与第2绝缘体103B连续且具有相同材料。第4绝缘体203A及第5绝缘体203B与第1绝缘体103A及第2绝缘体103B例如也可以由将氧化硅膜、氮化硅膜及氧化硅膜积层所得的积层膜(ONO膜)构成。
接着，使第3半导体部202A及第4半导体部202B的材料沉积在孔SH及存储器孔MH内的第4绝缘体203A及第5绝缘体203B的材料的上表面。此外，第3半导体部202A及第4半导体部202B的材料在存储器孔MH中作为第1半导体部102A及第2半导体部102B发挥功能。第1半导体部102A及第2半导体部102B在第1积层体1a中作为存储单元的通道发挥功能。第3半导体部202A及第4半导体部202B作为漏极侧选择栅极SGD的通道部发挥功能。像这样，第3半导体部202A也可以与第1积层体1a中的第1半导体部102A连续且含有相同材料，第4半导体部202B也可以与第2半导体部102B连续且含有相同材料。第3半导体部202A及第4半导体部202B与第1半导体部102A及第2半导体部102B包含硅。硅例如也可以是使非晶硅结晶化所得的多晶硅。第3半导体部202A及第4半导体部202B与第1半导体部102A及第2半导体部102B例如是未掺杂的硅，也可以是p型硅。
接着，在孔SH与存储器孔MH连通所得的贯通孔且所残留的空间内填充第2绝缘体柱201的材料。进而，对位于孔SH的上部的第2绝缘体柱201进行回蚀。第2绝缘体柱201的高度也可以与第2积层体2的配线层21的上表面的高度大致相同。第2绝缘体柱201的材料在存储器孔MH中作为第1绝缘体柱101发挥功能。第2绝缘体柱201也可以与第1积层体1a中的第1绝缘体柱101连续且含有相同材料。第2绝缘体柱201及第1绝缘体柱101例如使用包含硅氧化物的绝缘性材料。此外，在除了存在孔SH以外的区域中的第2积层体2的上表面残存有第3半导体部202A及第4半导体部202B或第4绝缘体203A及第5绝缘体203B时，通过回蚀而去除。
以如上方式，在第1积层体1a部分设置第1柱状体CL1及第2柱状体CL2，在第2积层体2部分设置第3柱状体CL3及第4柱状体CL4。
接着，使顶盖硅层205沉积在孔SH的上部的贯通孔且通过所述步骤填充的第2绝缘体柱201的上表面。顶盖硅层205以与第3半导体部202A及第4半导体部202B连接的方式沉积。顶盖硅层205例如也可以是n型硅。顶盖硅层205与第3半导体部202A及第4半导体部202B电连接。此外，除了存在孔SH以外的区域中的第2积层体2的上表面的顶盖硅层205通过回蚀而去除。
接着，使用光刻技术及RIE法等，形成贯通第1积层体1a及第2积层体2并到达基体部3的深狭缝ST(未图示)。接着，经由该深狭缝ST，将第1积层体1a的多个材料膜11c去除而在第1绝缘膜12间形成空间。然后，进行将第1导电膜11埋入到该多个空间的替换步骤(图16)。第1导电膜11含有导电性金属，例如包含钨等。
通过所述替换步骤，对应于第1导电膜11与第1柱状体CL1及第2柱状体CL2的交点而形成多个存储单元MC。并且，第1绝缘体103A及第2绝缘体103B作为图2(a)、图2(b)的电荷捕获膜103b发挥功能。电荷捕获膜103b例如可以是氧化硅膜、氮化硅膜、氧化硅膜的积层膜。
接着，在邻接的第3柱状体CL3及第4柱状体CL4的顶盖硅层205的上方设置配线结构51、52。例如，配线结构51也可以是钛(Ti)、氮化钛(TiN)或钨(W)，配线结构52也可以含有TiN或W等导电性物质。
以下，对配线结构51、52的制造进行说明。首先，如图17A所示，在第2积层体2的上表面成膜层间绝缘膜59。接着，如图17B所示，对隔着第3绝缘体40而邻接的第3柱状体CL3及第4柱状体CL4的上方且要设置配线结构51的部分进行刻蚀，形成孔H1。该孔H1形成至到达第3柱状体CL3及第4柱状体CL4的顶盖硅层205的上表面的深度，在从第1方向来看的俯视下，也可以形成为大致椭圆形。接着，如图17C所示，在孔H1中填充Ti、TiN或W并对上表面进行CMP(Chemical Mechanical Polishing，化学机械抛光)，形成配线结构51。
接着，如图18A所示，在层间绝缘膜59的上表面成膜层间绝缘膜58。接着，如图18B所示，对配线结构51的上方且要设置配线结构52的部分进行刻蚀，形成孔H2。该孔H2形成至到达配线结构51的上表面的深度，在从第1方向来看的俯视下，也可以形成为大致椭圆形。此外，孔H2的平面面积形成为小于所述孔H1的平面面积。接着，如图18C所示，在孔H2中填充TiN或W并对上表面进行CMP，形成配线结构52。
此外，层间绝缘膜58与层间绝缘膜59也可以含有相同材质，例如可以是氧化硅膜。
通过所述步骤，制造图3所示的半导体存储装置100。
如上所述，根据本实施方式的半导体存储装置100的制造方法，栅极电极膜204在通道长度方向上的厚度可以形成得比配线层21(第2导电膜21A及第3导电膜21B)厚。也就是说，栅极电极膜204的通道长度方向(大致第1方向)的厚度比配线层21的通道长度方向(大致第1方向)的厚度厚。由此，能够使选择栅极晶体管的截止特性提高。
此外，栅极电极膜204遍及第3半导体部202A及第4半导体部202B的全周而设置。由此，能够遍及第3半导体部202A及第4半导体部202B的全周而确保用于使单元电流流通的漏极侧选择栅极SGD部分，进而，同样地，能够使选择栅极晶体管的截止特性提高。也就是说，可以抑制漏极侧选择栅极SGD产生截止泄漏。
进而，在邻接的2个第3柱状体CL3及第4柱状体CL4的上方所设置的顶盖硅层205的上方，以与各第2柱状体CL2桥接的方式设置配线结构51，并在配线结构51的上方设置配线结构52。因此，可以将邻接的第3柱状体CL3与第4柱状体CL4电连接，配线结构52的所需数量可以设为所配置的第3柱状体CL3及第4柱状体CL4的数量的大致一半。据此，本实施方式的半导体存储装置100的制造工艺可以更加效率化。
另外，在本实施方式中，形成第2积层体2时，预先将具有导电性的配线层21(例如钨(W))积层在第2绝缘膜22与第3绝缘膜23之间。因此，可以省略在第2积层体2中从牺牲层替换成配线层21的替换步骤。因此，可以缩短半导体存储装置100的制造步骤，并且可以抑制在配线层21内产生空隙。另外，由于可以预先积层任意厚度的配线层21，所以容易调整配线层21的厚度。
已对本发明的若干实施方式进行了说明，但这些实施方式是作为示例而提出的，并不意图限定发明的范围。这些实施方式能以其它多种方式实施，可以在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式或其变化包含在发明的范围或主旨中，且同样包含在权利要求书所记载的发明及其均等的范围内。
[符号的说明]
100 半导体存储装置
1 第1积层体
1g 绝缘膜
2 第2积层体
3 基体部
4 板状部
5 第1牺牲层
6 第2牺牲层
11 第1导电膜
11a 阻挡绝缘膜
11b 障壁膜
11c 材料膜
12 第1绝缘膜
14 导电膜
20、60 层间绝缘膜
30 衬底
30i 元件分离区域
31 基体绝缘膜
31a 配线
32 基体导电膜
33 基体半导体部
40 第3绝缘体
51、52 配线结构
21 配线层
21A 第2导电膜
21B 第3导电膜
22 第2绝缘膜
23 第3绝缘膜
101 第1绝缘体柱
102A 第1半导体部
102B 第2半导体部
103A 第1绝缘体
103B 第2绝缘体
103a 覆盖绝缘膜
103b 电荷捕获膜
103c 隧道绝缘膜
201 第2绝缘体柱
202A 第3半导体部
202B 第4半导体部
203A 第4绝缘体
203B 第5绝缘体
204 栅极电极膜
205 顶盖硅层
1s 阶梯部分
1m 存储单元阵列
AA 主动区
BL 位线
CH、VY 接点
CL1 第1柱状体
CL2 第2柱状体
CL3 第3柱状体
CL4 第4柱状体
MC 存储单元
MH 存储器孔
SH 孔
ST、SHE 狭缝
Tr 晶体管
SGS 源极侧选择栅极
SGD 漏极侧选择栅极。

Claims (12)

1.一种半导体存储装置，具备：
第1积层体，由第1绝缘膜与第1导电膜在第1方向上交替地积层而成；
第1柱状体，在所述第1积层体内沿所述第1方向延伸，且包含第1半导体部、及设置在多个所述第1导电膜与所述第1半导体部之间的第1绝缘体；
第2柱状体，设置在所述第1柱状体的与所述第1方向交叉的第2方向上，在所述第1积层体内沿所述第1方向延伸，且包含第2半导体部、及设置在多个所述第1导电膜与所述第2半导体部之间的第2绝缘体；
第2导电膜，设置在所述第1积层体的上方，且沿与所述第1方向及所述第2方向交叉的第3方向延伸；
第3绝缘体，设置在所述第2导电膜的所述第2方向上，且沿所述第3方向延伸；
第3导电膜，设置在第4绝缘体的所述第2方向上，且沿所述第3方向延伸；
第3柱状体，设置在所述第1柱状体上，且包含第3半导体部及第4绝缘体，所述第4绝缘体设置在所述第2导电膜与所述第3半导体部之间、以及所述第3绝缘体与所述第3半导体部之间；及
第4柱状体，设置在所述第2柱状体上，且包含第4半导体部及第5绝缘体，所述第5绝缘体设置在所述第3导电膜与所述第4半导体部之间、以及所述第3绝缘体与所述第4半导体部之间；且
所述第3半导体部的大致所述第1方向的厚度比所述第2导电膜的大致所述第1方向的厚度厚。
2.根据权利要求1所述的半导体存储装置，其还具备第2积层体，
所述第2积层体包括：第2绝缘膜，积层在所述第1积层体的上方；配线层，包含所述第2导电膜及所述第3导电膜；及第3绝缘膜。
3.根据权利要求1或2所述的半导体存储装置，其中
所述第1积层体形成在具有第1面与第2面的衬底的任一面的上方。
4.根据权利要求1或2所述的半导体存储装置，其中
所述第1绝缘体与所述第4绝缘体连续且具有相同构成，所述第2绝缘体与所述第5绝缘体连续且具有相同构成。
5.根据权利要求4所述的半导体存储装置，其中
对应于所述第1导电膜与所述第1柱状体的交点、及所述第1导电膜与所述第2柱状体的交点而设置着多个存储单元，
所述第1绝缘体及所述第2绝缘体作为所述多个存储单元的电荷储存膜发挥功能，且
所述第1绝缘体与所述第4绝缘体、及所述第2绝缘体与所述第5绝缘体是将氧化硅膜、氮化硅膜及氧化硅膜积层所得的积层膜。
6.根据权利要求1或2所述的半导体存储装置，其中
所述第1半导体部与所述第3半导体部连续且具有相同构成，
所述第2半导体部与所述第4半导体部连续且具有相同构成。
7.根据权利要求6所述的半导体存储装置，其中
对应于所述第1导电膜与所述第1柱状体的交点、及所述第1导电膜与所述第2柱状体的交点而设置着多个存储单元，
所述第1半导体部及所述第2半导体部作为所述多个存储单元的主体区域发挥功能，且
所述第3半导体部及所述第4半导体部作为选择栅极部的通道区域发挥功能。
8.根据权利要求2所述的半导体存储装置，其中所述第3绝缘体在所述第3柱状体与所述第4柱状体之间设置到所述配线层的所述第1方向的大致下表面的深度，作为将所述配线层分离的分离部发挥功能，且
在从所述第1方向观察的俯视下，所述配线层与所述第3绝缘体交替地配置成条纹状。
9.根据权利要求8所述的半导体存储装置，其还具备配线结构，
所述配线结构设置在所述第3柱状体及所述第4柱状体的上方，将所述第3半导体部与所述第4半导体部电连接。
10.根据权利要求8或9所述的半导体存储装置，其中
在从所述第1方向观察的俯视下，第3柱状体及第4柱状体分别设置有多个，且二维地排列，且
所述配线层设置在所述第3柱状体与所述第4柱状体之间。
11.一种半导体存储装置的制造方法，形成第1积层体及柱状的多个第1牺牲层，所述第1积层体由包含第1绝缘膜的多个材料膜积层而成，所述柱状的多个第1牺牲层在所述第1积层体内在所述第1积层体的积层方向上延伸，
在所述第1积层体上，将第2绝缘膜、配线层及第3绝缘膜按照该顺序积层而形成第2积层体，
形成第3绝缘体，所述第3绝缘体贯通位于所述多个第1牺牲层间的所述第1积层体的上方的所述第3绝缘膜及所述配线层并将所述配线层分离，
在所述多个第1牺牲层的上方形成贯通所述第2积层体的贯通孔，
在所述贯通孔的内壁形成栅极电极膜，并在所述贯通孔内形成上表面到达所述配线层的第2牺牲层，
将所述第2牺牲层作为掩模而对所述栅极电极膜进行加工，
将所述第2牺牲层及所述第1牺牲层去除，使所述贯通孔与所述第1积层体及所述第2积层体连通，
在所述贯通孔的内壁及所述栅极电极膜上形成第4绝缘体及第3半导体部。
12.根据权利要求11所述的半导体存储装置的制造方法，其还包含如下步骤，即，
形成所述第4绝缘体及所述第3半导体部时，同时在与所述贯通孔不同的贯通孔内形成第5绝缘体及第4半导体部。
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