CN114203714A - 半导体存储装置 - Google Patents

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Abstract

实施方式的半导体存储装置具备：积层体，将多个导电层在第1方向上相互隔开积层而成，具有包含多个上升部及多个阶台部的阶梯状端部，且包含最上层的导电层在内的连续的多层第1导电层作为对于NAND串的选择栅极线发挥功能，位于所述多层第1导电层的下层侧的多层第2导电层作为对于NAND串的字线发挥功能；多个柱结构，分别包含沿所述第1方向在所述积层体内延伸的半导体层；及第1触点，连接于与所述多个上升部中最上方的第1上升部对应设置的所述最上层的导电层，且贯通所述最上层的导电层进而连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接，且与位于所述第1上升部的下层侧的第2上升部对应设置。

Description

半导体存储装置
[相关申请的交叉参考]
本申请案享有以日本专利申请案2020-157696号(申请日：2020年9月18日)为基础申请案的优先权。本申请案通过参照该基础申请案而包含基础申请案的全部内容。
技术领域
实施方式主要涉及一种半导体存储装置。
背景技术
对于多个存储单元在垂直方向上积层(stacked)而成的三维型非易失性(nonvolatile)存储器来说，随着积层数增加，用来设置触点的区域增加，所述触点连接于从存储单元延伸的配线。
发明内容
实施方式提供一种能够实现用来设置触点的区域的减少及制造工序的减少的半导体存储装置。
实施方式的半导体存储装置具备：积层体，将多个导电层在第1方向上相互隔开积层而成，具有包含多个上升部及多个阶台部的阶梯状端部，且包含最上层的导电层在内的连续的多层第1导电层作为对于NAND串的选择栅极线发挥功能，位于所述多层第1导电层的下层侧的多层第2导电层作为对于NAND串的字线发挥功能；多个柱结构，分别包含沿所述第1方向在所述积层体内延伸的半导体层；及第1触点，连接于与所述多个上升部中最上方的第1上升部对应设置的所述最上层的导电层，且贯通所述最上层的导电层进而连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接，且与位于所述第1上升部的下层侧的第2上升部对应设置。
附图说明
图1是示意性表示第1实施方式的半导体存储装置的整体配置构成的图。
图2A是示意性表示第1实施方式的半导体存储装置的存储器区域的构成的剖视图。
图2B是示意性表示第1实施方式的半导体存储装置的阶梯区域的构成的剖视图。
图3是示意性表示第1实施方式的半导体存储装置的存储器区域中所含的柱结构的配置的一例的俯视图。
图4是示意性表示第1实施方式的半导体存储装置的存储单元部的详细构成的剖视图。
图5是示意性表示第1实施方式的半导体存储装置的存储单元部的详细构成的剖视图。
图6A～D是示意性表示第1实施方式的半导体存储装置的制造方法的一部分的剖视图。
图7是示意性表示第1实施方式的半导体存储装置中的触点与导电层的第1连接例的剖视图。
图8是示意性表示第1实施方式的半导体存储装置中的触点与导电层的第2连接例的剖视图。
图9是示意性表示第1实施方式的半导体存储装置中的触点与导电层的第3连接例的剖视图。
图10是示意性表示第1实施方式的半导体存储装置中的触点与导电层的第4连接例的剖视图。
图11是示意性表示第1实施方式的半导体存储装置中的触点与导电层的第5连接例的剖视图。
图12是示意性表示第1实施方式的半导体存储装置的存储器区域及阶梯区域的边界附近的配置构成的图。
图13是示意性表示第2实施方式的半导体存储装置的阶梯区域的构成的图。
图14A～D是示意性表示第2实施方式的半导体存储装置的制造方法的一部分的剖视图。
图15是示意性表示第2实施方式的半导体存储装置中的触点与导电层的第1连接例的剖视图。
图16是示意性表示第2实施方式的半导体存储装置中的触点与导电层的第2连接例的剖视图。
图17是示意性表示第2实施方式的半导体存储装置中的触点与导电层的第3连接例的剖视图。
图18是示意性表示第2实施方式的半导体存储装置中的触点与导电层的第4连接例的剖视图。
图19是示意性表示第2实施方式的半导体存储装置中的触点与导电层的第5连接例的剖视图。
具体实施方式
以下，参照附图对实施方式进行说明。
(实施方式1)
图1是示意性表示第1实施方式的非易失性半导体存储装置的整体配置构成的图。另外，图1及图1以后的图中所示的X方向、Y方向及Z方向为相互垂直的方向。
如图1所示，本实施方式的半导体存储装置包含存储器区域100、阶梯区域(stairsregion)200及外围电路区域(peripheral circuit region)300，这些存储器区域100、阶梯区域200及外围电路区域300配置在同一半导体衬底上。
在存储器区域100中设置着具有三维结构的NAND(Not AND，与非)型非易失性存储单元阵列。具体而言，由排列在与半导体衬底的主面垂直的方向(Z方向，第1方向)上的多个存储单元及多个选择晶体管构成NAND串。
阶梯区域200与存储器区域100邻接设置。如下所述，多个触点连接于阶梯区域200的端部，这些触点用来对存储器区域100供给信号。
在外围电路区域300中设置着外围电路，所述外围电路是对于设置在存储器区域100中的存储单元阵列的电路。
图2A及图2B分别是示意性表示存储器区域100及阶梯区域200的构成的剖视图。
存储器区域100及阶梯区域200中，在半导体衬底10上设置着积层体(stackedlayer body)20。该积层体20在存储器区域100与阶梯区域200之间连续设置。
积层体20具有多个导电层21与多个绝缘层22在Z方向上交替积层而成的结构，且具有由多个台阶30规定的阶梯状端部。另外，1个台阶30由上升部31与阶台部(阶台面)32规定，该上升部31与Z方向大致平行，该阶台部(阶台面)32从上升部31的上端与XY平面(与Z方向垂直的平面)大致平行地延伸。即，积层体20具有包含多个上升部31及多个阶台部32(除最上方的阶台部32a以外)的阶梯状端部。另外，本说明书中，将阶台部(阶台面)32朝向的方向规定为上方向。
导电层21作为字线或选择栅极线(select gate line)发挥功能，绝缘层22将导电层21间隔开、绝缘。导电层21由钨(W)等金属材料形成，绝缘层22由氧化硅等绝缘材料形成。
与积层体20邻接设置着绝缘区域40，包含阶梯状端部的积层体20上由绝缘区域40覆盖。绝缘区域40由氧化硅等绝缘材料形成。
在存储器区域100中设置着多个柱结构50，这些柱结构50分别沿Z方向在积层体20内延伸。如下所述，各柱结构50包含：半导体层，在Z方向上延伸；及电荷储存层(chargestorage layer)，包围半导体层的侧面。贯通绝缘区域40的触点60连接于各柱结构50。
柱结构50由多个导电层21及多个绝缘层22包围。由柱结构50与包围柱结构50的多个导电层21构成NAND串。
NAND串包含：多个存储单元，串联连接；2个以上的上部选择晶体管(漏极侧选择晶体管)，设置在多个存储单元的上层侧，且与多个存储单元串联连接；及1个以上的下部选择晶体管(源极侧选择晶体管)，设置在多个存储单元的下层侧，且与多个存储单元串联连接。
在图示的例子中，由柱结构50的第1部分50a及包围第1部分50a的多个导电层21构成串联连接的多个存储单元晶体管(存储单元)，且在柱结构50的第1部分50a形成存储单元晶体管的通道。此外，由柱结构50的位于比第1部分50a更靠上层侧的第2部分50b、和最上层的导电层21U1及与最上层的导电层21U1在Z方向上邻接的第2个导电层21U2，构成选择串联连接的多个存储单元的2个上部选择晶体管，且在柱结构50的第2部分50b形成上部选择晶体管的通道。此外，由柱结构50的位于比第1部分50a更靠下层侧的第3部分50c、和最下层的导电层21L1及与最下层的导电层21L1在Z方向上邻接的第2个导电层21L2，构成选择串联连接的多个存储单元的2个下部选择晶体管，且在柱结构50的第3部分50c形成下部选择晶体管的通道。
根据以上所述可知，本实施方式中，最上层的导电层21U1作为对于最上层的上部选择晶体管的选择栅极线(上部选择栅极线)发挥功能。与最上层的导电层21U1在Z方向上邻接的第2个导电层21U2作为对于从最上层数第2个上部选择晶体管的选择栅极线发挥功能。对于这两个上部选择晶体管的选择栅极线通用地受到控制。
同样，最下层的导电层21L1作为对于最下层的下部选择晶体管的选择栅极线(下部选择栅极线)发挥功能，与最下层的导电层21L1在Z方向上邻接的第2个导电层21L2作为对于从最下层数第2个下部选择晶体管的选择栅极线发挥功能。对于这两个下部选择晶体管的选择栅极线通用地受到控制。
此外，与第2个导电层21U2邻接的从上层数第3个导电层21至与第2个导电层21L2邻接的从下层数第3个导电层21，作为对于存储单元晶体管的字线发挥功能。
另外，在图示的例子中，1个NAND串包含6个存储单元、2个上部选择晶体管、及2个下部选择晶体管，但实际上，1个NAND串包含多个存储单元。此外，如上文所述，只要上部选择晶体管的个数为2个以上，且下部选择晶体管的个数为1个以上即可。
如果从导电层21的观点一般性地说明以上所述事项，则包含最上层的导电层21U1在内的连续的多层第1导电层21作为对于NAND串的上部选择栅极线发挥功能，位于这些多层第1导电层21的下层侧的多层第2导电层21作为对于NAND串的字线发挥功能，位于这些多层第2导电层21的更下层侧且包含最下层的导电层21L1在内的至少1层第3导电层21作为对于NAND串的下部选择栅极线发挥功能。
图3是示意性表示存储器区域100中所含的柱结构50的配置的一例的俯视图。如图3所示，与XY平面平行地排列着多个柱结构50，各柱结构50由积层体20包围。
图4及图5分别是示意性表示由导电层21与柱结构50构成的存储单元部的详细构成的剖视图。图4是与Z方向平行的方向的剖视图，图5是与Z方向垂直的方向的剖视图。
在存储单元部中，柱结构50包含半导体层51、隧道绝缘层52、电荷储存层53、阻挡绝缘层54及核心绝缘层55。半导体层51、隧道绝缘层52、电荷储存层53及阻挡绝缘层54均具有圆筒状的形状，核心绝缘层55具有圆柱状的形状。更具体而言，半导体层51包围核心绝缘层55的侧面，隧道绝缘层52包围半导体层51的侧面，电荷储存层53包围隧道绝缘层52的侧面，阻挡绝缘层54包围电荷储存层53的侧面。半导体层51由硅形成，隧道绝缘层52由氧化硅形成，电荷储存层53由氮化硅形成，阻挡绝缘层54由氧化硅形成，核心绝缘层55由氧化硅形成。
包围柱结构50的导电层21作为栅极电极发挥功能，由导电层21的作为栅极电极发挥功能的部分及柱结构50的被导电层21包围的部分构成存储单元。
另外，选择晶体管部(上部选择晶体管及下部选择晶体管)的构成也与图4及图5所示的存储单元部的构成相同。在选择晶体管部中，隧道绝缘层52、电荷储存层53及阻挡绝缘层54整体作为栅极绝缘层发挥功能。
如上文所述，图2B所示的阶梯区域200具有由多个台阶30规定的阶梯状端部。在图2B所示的例子中，相对于1个导电层21形成有1个台阶30。即，针对由导电层21形成的每一条字线设置台阶30。
积层体20的端部由终止绝缘层70覆盖，所述终止绝缘层70在绝缘区域40与积层体20之间沿积层体20的阶梯状端部设置。终止绝缘层70作为形成下述接触孔时的蚀刻终止层发挥功能。终止绝缘层70未形成在最上层的绝缘层22U1的上表面上。即，终止绝缘层70未延伸至绝缘区域40与对应于最上方的上升部(第1上升部)31a而设置的最上层的导电层21U1之间。终止绝缘层70包含下部终止绝缘层71及设置在下部终止绝缘层71上的上部终止绝缘层72。下部终止绝缘层71由氧化硅形成，上部终止绝缘层72由氮化硅形成。由氧化硅等形成的绝缘区域40的形成接触孔时的蚀刻速率，大于由氮化硅形成的上部终止绝缘层72的蚀刻速率。
触点(第1触点)80a～80j连接于导电层21的与台阶30对应的部分。各触点80a～80j贯通绝缘区域40在Z方向上延伸。在对应的每一台阶30设置触点80a～80j，且这些触点80a～80j连接于对应的导电层21。
触点80a贯通最上层的导电层21U1上的最上层的绝缘层22U1，连接于与最上方的上升部31a对应设置的最上层的导电层21U1。进而，触点80a贯通最上层的导电层21U1及最上层的导电层U1正下方的从上层数第2个绝缘层22U2，连接于第2个导电层21U2，所述第2个导电层21U2是与位于最上方的上升部31a的下层侧的从上层数第2个上升部(第2上升部)31b对应设置。
此外，从Z方向观察，触点80a～80j以大致等间隔配置在X方向上。因此，从Z方向观察，最上方的上升部31a与触点80a之间的距离短于最上方的上升部31a与第2个上升部31b之间的距离。
与触点80a在X方向上邻接的触点80b贯通终止绝缘层70及从上层数第2个绝缘层22U2，连接于第2个导电层21U2。
根据以上所述可知，本实施方式中，触点80a及80b经由作为上部选择栅极线发挥功能的2个导电层21U1及21U2，而与设置在存储器区域100中的2个上部选择晶体管的栅极电极电连接。
进而，触点80c～80j贯通终止绝缘层70及对应的绝缘层22而连接于对应的导电层21。
触点80c～80h分别经由作为字线发挥功能的对应的导电层21，而与对应的存储单元晶体管的栅极电极电连接。
触点80i及80j分别经由作为下部选择栅极线发挥功能的导电层21L2及21L1，而与2个下部选择晶体管的栅极电极电连接。
接下来，参照图6A～图6D所示的剖视图对本实施方式的半导体存储装置的制造方法进行说明。
图6A的工序中，在半导体衬底10上形成积层膜，所述积层膜是多个绝缘层22与多个牺牲层(sacrificial layer)23交替积层而成。此时，以最上层的绝缘层22的厚度厚于其它绝缘层22的方式形成积层膜。进而，在积层膜上形成掩模层91，所述掩模层91在将积层膜的端部加工成阶梯状后进行的下述平坦化处理时作为掩模发挥功能。掩模层91使用氮化硅，绝缘层22使用氧化硅，牺牲层23使用氮化硅。接着，使用光刻及RIE(reactive ionetching，反应性离子蚀刻)等蚀刻，将掩模层91与最上层的绝缘层22及最上层的牺牲层23图案化。由此，在其后加工成阶梯状的积层膜的区域中，露出从上层数第2个绝缘层22的表面。
在图6B的工序中，将下层侧的绝缘层22及牺牲层23图案化而形成具有阶梯状端部的积层体20a。本实施方式中，绝缘层22位于积层体20a的各台阶的上层侧，牺牲层23位于积层体20a的各台阶的下层侧。
在图6C的工序中，在整个面上形成终止绝缘层70(下部终止绝缘层71及上部终止绝缘层72)。由此，积层体20a的阶梯状端部以及掩模层91的上表面及侧面由终止绝缘层70覆盖。
在图6D的工序中，在整个面上形成绝缘层41之后，使用掩模层91作为掩模将绝缘层41平坦化，并且将形成在掩模层91上的终止绝缘层70及掩模层91去除。接着，在存储器区域100(图6D中未图示)中形成存储器孔，在该存储器孔内形成存储单元晶体管用及选择晶体管用的半导体层等。之后，在积层体20a形成狭缝(未图示)，从该狭缝导入蚀刻液而选择性地蚀刻牺牲层23。通过该选择性蚀刻，而在形成有牺牲层23的部分形成空隙。进而，通过用钨(W)等金属材料填埋该空隙而形成导电层21。这样一来，获得多个导电层21与多个绝缘层22交替积层且具有阶梯状端部的积层体20。
之后，形成包含所述绝缘层41的绝缘区域40。进而，在绝缘区域40、终止绝缘层70及绝缘层22形成接触孔，并在接触孔内形成触点80a～80j。关于触点80a，是在形成接触孔后，在该接触孔内形成触点80a，所述接触孔贯通最上层的导电层21U1而到达与最上层的导电层21U1邻接的第2个导电层21U2。
这样一来，形成具有图2A及图2B所示的构成的半导体存储装置。
另外，相对于触点80a的接触孔的深度与相对于触点80j的接触孔的深度大不相同。因此，在通过一次性加工形成触点80a～80j的情况下，有如下顾虑，即，不隔着终止绝缘层70而形成的触点80a用接触孔到达作为字线发挥功能的导电层21。在这种情况下，通过适当设定作为上部选择栅极线发挥功能的导电层21的层数，可使触点80a用接触孔不到达作为最上层的字线设定的导电层21。
利用如上所述的构成，本实施方式中能够发挥以下所述的效果。
以往，与最上层的导电层连接的触点在与第2级台阶对应的位置贯通终止绝缘层而连接于最上层的导电层。
与此相对，本实施方式中，触点80a在与最上级的台阶30a对应的位置连接于最上层的导电层21U1。即，本实施方式中，触点80a并不隔着终止绝缘层70，而是贯通积层体20上方的绝缘区域40连接于与最上方的上升部31a对应设置的最上层的导电层22U1。利用这种构成，本实施方式中，相比于以往，可将用来连接触点80a～80j的阶梯区域200的台阶30的数量减少1级的量。结果为，本实施方式中，能够减小用来设置触点80a～80j的阶梯区域200的面积。
此外，本实施方式中，由于可减少台阶30的数量，所以可减少制造工序，从而能够降低制造成本。
此外，本实施方式中，触点80a贯通与最上方的上升部31a对应设置的最上层的导电层21U1进而连接于第2个导电层21U2，所述第2个导电层21U2是与位于最上方的上升部31a的下层侧的上升部31b对应设置。即，本实施方式中，触点80a除连接于导电层21U1以外，还连接于导电层21U2。换个观点来看，本实施方式中，触点80a及80b双方连接于第2个导电层21U2。利用这种构成，本实施方式中，能够抑制针对选择晶体管的开路不良。
另外，所述实施方式中，如图2B所示，触点80a贯通最上层的导电层21U1而连接于第2个导电层21U2的上表面，但也可以如图7～图11所示那样将触点80a与导电层21连接。
图7所示的第1连接例中，触点80a贯通最上层的导电层21U1并延伸至第2个导电层21U2的内部(直至中途深度为止)，连接于第2个导电层21U2。
图8所示的第2连接例中，触点80a贯通最上层的导电层21U1并延伸至最上层的导电层21U1正下方的从上层数第2个绝缘层22U2的内部(直至中途深度为止)。因此，触点80a仅连接于最上层的导电层21U1，而不连接于第2个导电层21U2。
图9所示的第3连接例中，触点80a贯通最上层的导电层21U1，与最上层的导电层21U1正下方的从上层数第2个绝缘层22U2的上表面相接。因此，触点80a仅连接于最上层的导电层21U1，而不连接于第2个导电层21U2。
图10所示的第4连接例中，触点80a延伸至最上层的导电层21U1的内部(直至中途深度为止)而仅连接于最上层的导电层21U1，并不连接于第2个导电层21U2。
图11所示的第5连接例中，触点80a连接于最上层的导电层21U1的上表面，而不连接于第2个导电层21U2。
即便为如图7～图11所示的构成，也能减少用来设置触点80a～80j的阶梯区域200的面积及制造工序。
图12是示意性表示第1实施方式的半导体存储装置的存储器区域及阶梯区域的边界附近的配置构成的图。如图12所示，图1所示的存储器区域100包含阵列区域110、狭缝区域120及半狭缝区域130。在阵列区域110设置着包含柱结构50的存储单元阵列。狭缝区域120具有在从积层体20的上端延伸至下端的狭缝内填埋特定材料而成的结构。半狭缝区域130具有在如下狭缝内填埋绝缘材料而成的结构，所述狭缝从积层体20的上端延伸至特定位置，而将从上层数特定数量的导电层21(此处为最上层的导电层21U1及第2个导电层21U2)在Y方向上分级。在由狭缝区域120及半狭缝区域130划分的各阵列区域110中，上部选择栅极线通用化。
阶梯区域200包含接触区域210、狭缝区域220及半狭缝区域230。狭缝区域220及半狭缝区域230是存储器区域100的狭缝区域120及半狭缝区域130连续延伸而成的区域，在由狭缝区域220及半狭缝区域230划分的各接触区域210中配置着触点80。因此，在由狭缝区域220及半狭缝区域230划分的接触区域210中，触点80连接于由狭缝区域120及半狭缝区域130划分的阵列区域110内的通用的上部选择栅极线。
将如图12所示的阵列区域110、接触区域210、狭缝区域120及220、以及半狭缝区域130及230的配置在Y方向上重复设置而形成图1所示的存储器区域100及阶梯区域200。这样，在共有上部选择栅极线的每一区块中与最上层的导电层21U1连接的触点80a在接触区域210中的较宽区域(图12中未图示)设置着多个。因此，多个触点80a的深度有可能因蚀刻工艺而产生区域偏差。因此，例如对于存在于1个存储器芯片内的多个触点80a，也可为如图2B及图7～图11所示的达到各种深度的触点80a混合存在。
(实施方式2)
接下来，对第2实施方式进行说明。另外，基本事项与所述第1实施方式相同，因而省略第1实施方式中所说明的事项的说明。
图13是示意性表示第2实施方式的半导体存储装置的阶梯区域200的构成的剖视图。另外，存储器区域100的基本构成与第1实施方式所示的构成相同。
本实施方式中，除最上层的导电层21U1以外，多个导电层21各自的厚度在各导电层21端部附近的阶台部32(除阶台部32a以外)上有所增加。由此，除最上层的导电层21U1以外的导电层21的厚度在与所对应的各触点80b～80j连接的部分附近变厚。
此外，本实施方式中，未设置第1实施方式的如图2B所示的终止绝缘层70。因此，本实施方式中，触点80b～80j直接连接于导电层21的厚度增加的部分。
接下来，参照图14A～图14D所示的剖视图对本实施方式的半导体存储装置的制造方法进行说明。
图14A的基本工序与第1实施方式的图6A的工序相同。即，在半导体衬底10上形成多个绝缘层22与多个牺牲层23交替积层而成的积层膜及掩模层91。掩模层91使用氮化硅，绝缘层22使用氧化硅，牺牲层23使用氮化硅。接着，使用光刻及RIE等蚀刻将掩模层91与最上层的绝缘层22及最上层的牺牲层23图案化，而使从上层数第2个绝缘层22的表面露出。
在图14B的工序中，依序将下层侧的绝缘层22及牺牲层23图案化而形成具有阶梯状端部的积层体20a。本实施方式中，牺牲层23位于积层体20a的各台阶的上层侧，绝缘层22位于积层体20a的各台阶的下层侧。
在图14C的工序中，在整个面上形成牺牲层92。牺牲层92的材料与牺牲层23的材料相同。即，牺牲层92使用氮化硅。接着，通过进行将牺牲层92的位于各台阶的上升部附近的部分在X方向及Y方向上选择性地去除的各向异性(anisotropic)蚀刻，而获得如图14C所示的牺牲层92的形状。
在图14D的工序中，在整个面上形成绝缘层41之后，将绝缘层41平坦化，并且将掩模层91及形成在掩模层91上的牺牲层92去除。然后，在存储器区域100(图14D中未图示)中形成存储器孔，在该存储器孔内形成存储单元晶体管用及选择晶体管用的半导体层等。之后，在积层体20a形成狭缝(未图示)，从该狭缝导入蚀刻液而选择性地蚀刻牺牲层23及92。通过该选择性蚀刻，在形成有牺牲层23及92的部分形成空隙。进而，通过用钨(W)等金属材料填埋该空隙而形成导电层21。这样一来，获得多个导电层21与多个绝缘层22交替积层且具有阶梯状端部的积层体20。
之后，形成包含所述绝缘层41的绝缘区域40。进而，形成贯通绝缘区域40而到达导电层21的经厚膜化的部分的接触孔，在接触孔内形成触点80b～80j。关于触点80a，是在形成接触孔后，在该接触孔内形成触点80a，所述接触孔贯通绝缘区域40、最上层的绝缘层22U1、最上层的导电层21U1及从上层数第2个绝缘层22U2，而到达与最上层的导电层21U1邻接的第2个导电层21U2。
这样一来，形成具有图13所示的构成的半导体存储装置。
如上所述，本实施方式也与第1实施方式相同，触点80a在与最上级的台阶30a对应的位置连接于最上层的导电层21U1。即，本实施方式中，触点80a也连接于与最上方的上升部31a对应设置的最上层的导电层21U1。因此，本实施方式也与第1实施方式相同，能够减小用来设置触点80a～80j的阶梯区域200的面积。此外，本实施方式也与第1实施方式相同，由于可减少阶梯区域200的台阶30的数量，所以能够减少制造工序，从而能够降低制造成本。
此外，本实施方式也与第1实施方式相同，触点80a贯通与最上方的上升部31a对应设置的最上层的导电层21U1进而连接于第2个导电层21U2，所述第2个导电层21U2与位于最上方的上升部31a的下层侧的上升部31b对应设置。因此，本实施方式也与第1实施方式相同，能够抑制针对选择晶体管的开路不良。
所述实施方式中，如图13所示，触点80a贯通最上层的导电层21U1而连接于第2个导电层21U2的上表面，如图15～图19所示，也可以与第1实施方式的图7～图11所示的第1～第5连接例同样地将触点80a与导电层21连接。
另外，所述第1及第2实施方式中，对设置2个上部选择晶体管的例子进行了说明，但在设置3个以上的上部选择晶体管的情况下，阶梯区域200的基本构成也与所述第1及第2实施方式的构成相同。即，阶梯区域200本身的构成与所述第1及第2实施方式的构成相同，与上部选择晶体管的数量对应数量的导电层21作为上部选择栅极线发挥功能。例如，在使用4个上部选择晶体管的情况下，最上层的导电层21U1至从上层数第4个导电层21作为上部选择栅极线发挥功能。
此外，所述第1及第2实施方式中，对1个台阶30设置着1个导电层21，但也可以对1个台阶30设置2个以上的导电层21。在该情况下，在图2B及图13的Y方向上设置2个以上的阶梯列。但，即便在这种情况下，在各接触区域中，最上级的台阶30a的构成也与所述第1及第2实施方式相同。即，对最上级的台阶30a设置1个导电层21(最上层的导电层21U1)，且与图2B及图13相同，触点80a连接于最上层的导电层21U1。此外，也可以与图2B及图13相同，触点80a也连接于从上层数第2个导电层21U2。
对本发明的若干实施方式进行了说明，但这些实施方式是作为例子提出的，并未意图限定发明的范围。这些新颖的实施方式能以其它各种方式实施，且可在不脱离发明主旨的范围内进行各种省略、替换、变更。这些实施方式及其变化包含在发明的范围及主旨中，并且包含在权利要求书所记载的发明及与其均等的范围内。

Claims (20)

1.一种半导体存储装置，具备：
积层体，将多个导电层在第1方向上相互隔开积层而成，具有包含多个上升部及多个阶台部的阶梯状端部，包含最上层的导电层在内的连续的多层第1导电层作为对于NAND串的选择栅极线发挥功能，位于所述多层第1导电层的下层侧的多层第2导电层作为对于NAND串的字线发挥功能；
多个柱结构，分别包含沿所述第1方向在所述积层体内延伸的半导体层；及
第1触点，连接于与所述多个上升部中最上方的第1上升部对应设置的所述最上层的导电层，且贯通所述最上层的导电层进而连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接，且与位于所述第1上升部的下层侧的第2上升部对应设置。
2.根据权利要求1所述的半导体存储装置，其中从所述第1方向观察，所述第1上升部与所述第1触点之间的距离短于所述第1上升部与所述第2上升部之间的距离。
3.根据权利要求1所述的半导体存储装置，其中所述积层体在所述最上层的导电层上包含与所述第1上升部对应设置的最上层的绝缘层，所述第1触点贯通所述最上层的绝缘层而连接于所述最上层的导电层。
4.根据权利要求1所述的半导体存储装置，其还具备第2触点，所述第2触点连接于所述最上层的导电层而不连接于如下第1导电层，所述第1导电层与所述最上层的导电层邻接，且与所述第2上升部对应设置。
5.根据权利要求4所述的半导体存储装置，其中所述第2触点延伸至所述最上层的导电层与如下第1导电层之间的位置，所述第1导电层与所述最上层的导电层邻接，且与所述第2上升部对应设置。
6.根据权利要求1所述的半导体存储装置，其中所述积层体具有所述多个导电层与多个绝缘层在所述第1方向上交替积层而成的结构。
7.一种半导体存储装置，具备：
积层体，将多个导电层在第1方向上相互隔开积层而成，具有包含多个上升部及多个阶台部的阶梯状端部，包含最上层的导电层在内的连续的多层第1导电层作为对于NAND串的选择栅极线发挥功能，位于所述多层第1导电层的下层侧的多层第2导电层作为对于NAND串的字线发挥功能；
多个柱结构，分别包含沿所述第1方向在所述积层体内延伸的半导体层；
上层绝缘层，覆盖包含所述阶梯状端部的所述积层体上而设置；
终止绝缘层，在所述上层绝缘层与所述积层体之间沿所述积层体的阶梯状端部设置；及
多个第1触点，分别贯通所述上层绝缘层，且分别连接于所述多个导电层；且
所述终止绝缘层并未延伸至所述上层绝缘层与所述最上层的导电层之间，所述最上层的导电层与所述多个上升部中最上方的第1上升部对应设置，所述多个第1触点除与所述最上层的导电层连接的第1触点以外，贯通所述终止绝缘层而连接于所述多个导电层。
8.根据权利要求7所述的半导体存储装置，其中所述终止绝缘层包含：下部终止绝缘层，由氧化硅形成；及上部终止绝缘层，设置在所述下部终止绝缘层上，且由氮化硅形成。
9.根据权利要求7所述的半导体存储装置，其中所述积层体在所述最上层的导电层上包含与所述第1上升部对应设置的最上层的绝缘层，所述第1触点贯通所述最上层的绝缘层而连接于所述最上层的导电层。
10.根据权利要求7所述的半导体存储装置，其中所述多个第1触点中与所述最上层的导电层连接的第1触点贯通所述最上层的导电层进而连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接。
11.根据权利要求7所述的半导体存储装置，其中所述多个第1触点中与所述最上层的导电层连接的第1触点不连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接。
12.根据权利要求11所述的半导体存储装置，其中与所述最上层的导电层连接的第1触点延伸至所述最上层的导电层与如下第1导电层之间的位置，所述第1导电层与所述最上层的导电层邻接。
13.根据权利要求7所述的半导体存储装置，其中所述积层体具有所述多个导电层与多个绝缘层在所述第1方向上交替积层而成的结构。
14.一种半导体存储装置，具备：
积层体，将多个导电层在第1方向上相互隔开积层而成，具有包含多个上升部及多个阶台部的阶梯状端部，包含最上层的导电层在内的连续的多层第1导电层作为对于NAND串的选择栅极线发挥功能，位于所述多层第1导电层的下层侧的多层第2导电层作为对于NAND串的字线发挥功能；
多个柱结构，分别包含沿所述第1方向在所述积层体内延伸的半导体层；
上层绝缘层，覆盖包含所述阶梯状端部的所述积层体上而设置；及
多个第1触点，分别贯通所述上层绝缘层而分别连接于所述多个导电层；且
除所述最上层的导电层以外，所述多个导电层各自的厚度在与所述多个第1触点连接的部分附近增加。
15.根据权利要求14所述的半导体存储装置，其中所述积层体在所述最上层的导电层上包含与所述多个上升部中最上方的第1上升部对应设置的最上层的绝缘层，所述第1触点贯通所述最上层的绝缘层而连接于所述最上层的导电层。
16.根据权利要求14所述的半导体存储装置，其中所述多个第1触点中与所述最上层的导电层连接的第1触点贯通所述最上层的导电层进而连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接。
17.根据权利要求16所述的半导体存储装置，其中与所述最上层的导电层邻接的第1导电层，在其厚度未增加的部分与连接于所述最上层的导电层的第1触点连接，并且在其厚度增加的部分也与其它第1触点连接。
18.根据权利要求14所述的半导体存储装置，其中所述多个第1触点中与所述最上层的导电层连接的第1触点不连接于如下第1导电层，所述第1导电层与所述多层第1导电层中所述最上层的导电层邻接。
19.根据权利要求18所述的半导体存储装置，其中与所述最上层的导电层连接的第1触点延伸至所述最上层的导电层与如下第1导电层之间的位置，所述第1导电层与所述最上层的导电层邻接。
20.根据权利要求14所述的半导体存储装置，其中所述积层体具有所述多个导电层与多个绝缘层在所述第1方向上交替积层而成的结构。
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