CN112310112A - 非易失性存储器装置 - Google Patents

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Abstract

提供了一种具有改进的操作性能和可靠性的非易失性存储器装置。所述非易失性存储器装置包括：衬底；衬底上的外围电路结构；模塑结构，其包括交替地堆叠在外围电路结构上的多个绝缘图案和多个栅电极；沟道结构，其穿过模塑结构；第一杂质图案，其在模塑结构上与沟道结构的第一部分接触，并且具有第一导电类型；以及第二杂质图案，其在模塑结构上与沟道结构的第二部分接触，并且具有与第一导电类型不同的第二导电类型。

Description

非易失性存储器装置
相关申请的交叉引用
该申请要求于2019年8月1日在韩国知识产权局提交的韩国专利申请No.10-2019-0093632的优先权，该申请的内容全文并入本文中。
技术领域
本发明构思涉及一种非易失性存储器装置及其制造方法。更具体地说，本发明构思涉及一种具有COP(外围上单元)结构的非易失性存储器装置及其制造方法。
背景技术
为了满足消费者对高性能和低成本的要求，非易失性存储器装置的集成度不断提高。在二维存储器装置或平面存储器装置的情况下，集成度由单位存储器单元所占的面积确定。因此，已经开发了单位存储器单元垂直布置的三维存储器装置。
为了进一步提高非易失性存储器装置的集成度，已经研究了一种单元阵列位于外围电路上的COP(外围上单元)结构。
发明内容
本发明构思的一些实施例提供了一种具有提高的操作性能和可靠性的非易失性存储器装置。
本发明构思的一些实施例提供了一种用于制造具有提高的操作性能和可靠性的非易失性存储器装置的方法。
然而，本发明构思的一些实施例不限于本文所阐述的。通过参照下面给出的本发明构思的详细描述，本发明构思的以上和其它方面将对于本发明构思所属领域的普通技术人员之一而言变得更加清楚。
根据本发明构思的一些实施例，提供了一种非易失性存储器装置，该非易失性存储器装置包括：衬底；衬底上的外围电路结构；模塑结构，其包括交替地堆叠在外围电路结构上的多个绝缘图案和多个栅电极；沟道结构，其穿过模塑结构；第一杂质图案，其在模塑结构上与沟道结构的第一部分接触，并且具有第一导电类型；以及第二杂质图案，其在模塑结构上与沟道结构的第二部分接触，并且具有与第一导电类型不同的第二导电类型。
根据本发明构思的一些实施例，提供了一种非易失性存储器装置，该非易失性存储器装置包括：衬底；衬底上的层间绝缘层；位线，其在层间绝缘层中在第一方向上延伸；模塑结构，其包括交替地堆叠在层间绝缘层上的多个绝缘图案和多个栅电极；沟道结构，其穿过模塑结构，并且连接至位线；以及源结构，其与模塑结构上的沟道结构的上部接触。源结构包括与沟道结构的第一区重叠的第一杂质图案、与沟道结构的第二区重叠的第二杂质图案以及与沟道结构的第三区重叠并且将第一杂质图案与第二杂质图案分离的分离图案。
根据本发明构思的一些实施例，提供了一种非易失性存储器装置，该非易失性存储器装置包括：衬底；衬底上的外围电路结构；位线，其在外围电路结构上在第一方向上延伸；模塑结构，其包括交替地堆叠在位线上的多个绝缘图案和多个栅电极；多个沟道结构，其穿过模塑结构，沟道结构中的每一个的下部连接至位线；以及源结构，其连接至模塑结构上的沟道结构中的每一个的上部，其中，源结构包括与沟道结构中的每一个的第一区重叠的第一杂质图案、与沟道结构中的每一个的第二区重叠的第二杂质图案以及与沟道结构中的每一个的第三区重叠并且将第一杂质图案与第二杂质图案分离的分离图案，第一杂质图案包括n型杂质，并且第二杂质图案包括p型杂质。
附图说明
从以下结合附图的实施例的描述中，这些和/或其它方面将变得清楚和更容易理解，在附图中：
图1是用于解释根据一些实施例的非易失性存储器装置的布局图；
图2是沿图1的线A-A截取的剖视图；
图3是图2的区R1的放大图；
图4A至图4E是其中放大了图2的区R2的各种放大图；
图5是沿图1的线B-B截取的剖视图；
图6是沿图1的线C-C截取的剖视图；
图7是用于解释根据一些实施例的非易失性存储器装置的布局图；
图8是用于解释根据一些实施例的非易失性存储器装置的布局图；
图9是用于解释根据一些实施例的非易失性存储器装置的布局图；
图10是用于解释根据一些实施例的非易失性存储器装置的布局图；
图11至图16是用于解释用于制造根据一些实施例的非易失性存储器装置的示例方法的中间阶段图。
具体实施方式
在COP结构中，通过将已经布置在单元阵列周围的外围电路定位在单元阵列与衬底之间，在同一区域内可以集成更多的单元阵列。下文中，将参照图1至图10描述根据一些实施例的非易失性存储器装置。
图1是用于解释根据一些实施例的非易失性存储器装置的布局图。图2是沿图1的线A-A截取的剖视图。图3是图2的区R1的放大图。图4A至图4E是其中放大了图2的区R2的各种放大图。图5是沿图1的线B-B截取的剖视图。图6是沿图1的线C-C截取的剖视图。
参照图1至图6，根据一些实施例的非易失性存储器装置包括衬底10、外围电路结构PS、模塑结构MS、多个沟道结构CS、多条位线BL和源结构200。
例如，衬底10可以包括诸如硅衬底、锗衬底或者硅锗衬底的半导体衬底。在一些实施例中，衬底10可以包括绝缘体上硅(SOI)衬底、绝缘体上锗(GOI)衬底等。例如，衬底10可以是(但不限于)p型半导体衬底。
衬底10可以包括单元阵列区CAR和接触区CTR。
包括多个存储器单元的存储器单元阵列可以形成在单元阵列区CAR中。存储器单元阵列可以包括多个存储器单元以及电连接至各个存储器单元的多条字线和多条位线。例如，下面将描述的位线BL、模塑结构MS、沟道结构CS和源结构200可以形成在单元阵列区CAR中。
接触区CTR可以设置在单元阵列区CAR周围。例如，存储器单元接触件310和穿通通孔THV可以形成在接触区CTR中。
外围电路结构PS可以形成在衬底10上。外围电路结构PS可以包括控制各个存储器单元的操作的外围电路。例如，外围电路结构PS可以包括行解码器、列解码器、页缓冲器、控制电路等。例如，如图5所示，外围电路结构PS可以包括外围电路元件PT和布线结构PW。
在一些实施例中，外围电路元件PT可以包括晶体管。例如，外围电路元件PT可以包括外围电路栅电极12、外围电路栅极绝缘层14、源极/漏极区16和栅极间隔件18。
外围电路栅电极12可以形成在衬底10上。例如，外围电路栅电极12可以包括(但不限于)硅(例如，多晶硅)、金属硅化物(例如，硅化钨(WSi)、硅化镍(NiSi)、硅化钴(CoSi)或硅化钛(TiSi)、硅化钽(TaSi))或者金属(例如，钨(W)或铝(Al))中的至少一种。在一些实施例中，外围电路栅电极12可以由多个导电层形成。
外围电路栅极绝缘层14可以介于衬底10与外围电路栅电极12之间。例如，外围电路栅极绝缘层14可以沿着衬底10的上表面延伸。例如，外围电路栅极绝缘层14可以包括(但不限于)氧化硅、氮化硅、氧氮化硅和/或介电常数高于氧化硅的介电常数的高介电常数材料中的至少一种。
源极/漏极区16可以在外围电路栅电极12的两侧上形成在衬底10中。源极/漏极区16可以掺有杂质。例如，当外围电路元件PT是n型(或p型)晶体管时，源极/漏极区16可以掺有n型(或p型)杂质。
栅极间隔件18可以形成在外围电路栅电极12的两侧表面上。例如，外围电路栅电极12和外围电路栅极绝缘层14可以被形成为填充或者至少部分地填充通过衬底10的上表面和栅极间隔件18的内表面形成的沟槽。
在一些实施例中，外围电路元件PT可以是高电压晶体管。虽然仅将外围电路元件PT描述为晶体管，但这仅是示例，并且本发明构思的技术理念不限于此。例如，外围电路元件PT不仅包括诸如晶体管的各种有源元件，而且包括诸如电容器、电阻器和电感器的各种无源元件。
在一些实施例中，外围电路元件PT可以包括阱偏压驱动器。阱偏压驱动器可以将各个存储器单元的擦除操作所需的擦除电压提供至沟道结构CS。
在一些实施例中，第一层间绝缘层20可以形成在衬底10上。第一层间绝缘层20可以被形成为覆盖衬底10上的外围电路元件PT或者与衬底10上的外围电路元件PT重叠。虽然第一层间绝缘层20被示为单层，但这仅是为了便于解释，并且第一层间绝缘层20当然可以是其中堆叠有多个绝缘层的多层。例如，第一层间绝缘层20可以包括(但不限于)氧化硅。
布线结构PW可以包括外围电路布线22和外围电路接触件24。例如，外围电路布线22和外围电路接触件24可以形成在第一层间绝缘层20中。外围电路布线22可以通过外围电路接触件24连接至外围电路元件PT。
例如，外围电路布线22可以包括(但不限于)金属(例如，铜(Cu)或者铝(Al))。例如，外围电路接触件24可以包括(但不限于)硅(例如，多晶硅)或者金属(例如，钨(W)或者铜(Cu))。
模塑结构MS可以形成在外围电路结构PS上。例如，模塑结构MS可以形成在第一层间绝缘层20上。也就是说，外围电路结构PS可以介于衬底10与模塑结构MS之间。模塑结构MS可以包括堆叠在外围电路结构PS上的多个栅电极SSL、DM1、WL1至WLn、DM2和GSL以及多个绝缘图案110。栅电极SSL、DM1、WL1至WLn、DM2和GSL中的每一个以及各个绝缘图案110可以是在第一方向X和与第一方向X相交的第二方向Y上延伸的层叠结构。
相应的栅电极SSL、DM1、WL1至WLn、DM2和GSL可以与相应的绝缘图案110交替地堆叠。例如，栅电极SSL、DM1、WL1至WLn、DM2和GSL沿着与衬底10的上表面相交的第三方向Z彼此间隔开，并且可以按次序堆叠。此时，绝缘图案110可以介于栅电极SSL、DM1、WL1至WLn、DM2和GSL之间。也就是说，栅电极SSL、DM1、WL1至WLn、DM2和GSL可以通过绝缘图案110彼此电分隔开。
在图2、图5和图6中，虽然栅电极SSL、DM1、WL1至WLn、DM2和GSL被示为具有相同厚度，但这仅是示例。例如，栅电极SSL、DM1、WL1至WLn、DM2和GSL可以具有彼此不同的厚度。
在一些实施例中，栅电极SSL、DM1、WL1至WLn、DM2和GSL可以包括串选择线SSL、多条字线WL1至WLn和地选择线GSL。串选择线SSL、多条字线WL1至WLn和地选择线GSL可以顺序地堆叠在衬底10上。
串选择线SSL可以用作控制位线BL与各个沟道结构CS之间的电连接的串选择晶体管的栅电极。多条字线WL1至WLn可以用作控制相应的存储器单元的存储器单元晶体管的栅电极。也就是说，多条字线WL1至WLn可以与沟道结构CS一起构成多个存储器单元。地选择线GSL可以用作控制源结构200与各个沟道结构CS之间的电连接的地选择晶体管的栅电极。
虽然示出了在串选择线SSL与地选择线GSL之间有三条字线，但这仅是为了便于解释。例如，在串选择线SSL与地选择线GSL之间当然可以堆叠八条、十六条、三十二条、六十四条或更多条字线。
另外，虽然模塑结构MS被简单地示为具有一条串选择线SSL和一条地选择线GSL，但是这是为了便于解释。例如，当然，模塑结构MS可以具有两条或更多条串选择线SSL或者两条或更多条地选择线GSL。
在一些实施例中，模塑结构MS还可以包括第一虚设线DM1和/或第二虚设线DM2。例如，第一虚设线DM1可以介于串选择线SSL与多条字线WL1至WLn之间。例如，第二虚设线DM2可以介于地选择线GSL与多条字线WL1至WLn之间。在根据一些实施例的非易失性存储器装置中，第一虚设线DM1和第二虚设线DM2可以不用作串选择线、字线或者地选择线。
栅电极SSL、DM1、WL1至WLn、DM2和GSL中的每一个可以包括导电材料。例如，栅电极SSL、DM1、WL1至WLn、DM2和GSL中的每一个可以包括(但不限于)诸如钨(W)、钴(Co)和镍(Ni)的金属或者诸如硅的半导体材料。
各个绝缘图案110可以包括绝缘材料。例如，各个绝缘图案110可以包括(但不限于)氧化硅。
在一些实施例中，第二层间绝缘层30可以形成在第一层间绝缘层20上。第二层间绝缘层30可以被形成为覆盖模塑结构MS的至少一部分或者与模塑结构MS的至少一部分重叠。虽然第二层间绝缘层30被示为单层，但这仅是为了便于解释，并且第二层间绝缘层30当然可以为其中堆叠有多个绝缘层的多层。例如，第二层间绝缘层30可以包括(但不限于)氧化硅。
在一些实施例中，如图2所示，可以形成连接至相应的栅电极SSL、DM1、WL1至WLn、DM2和GSL的存储器单元接触件310和第一上布线315。存储器单元接触件310可以形成在栅电极SSL、DM1、WL1至WLn、DM2和GSL中的每一个的端部上。例如，存储器单元接触件310可以形成在接触区CTR上。
存储器单元接触件310可以被形成为连接至相应的栅电极SSL、DM1、WL1至WLn、DM2和GSL。例如，存储器单元接触件310可以穿过第二层间绝缘层30，并且连接至相应的栅电极SSL、DM1、WL1至WLn、DM2和GSL。
第一上布线315可以形成在存储器单元接触件310上。例如，第一上布线315可以形成在第二层间绝缘层30上的第三层间绝缘层40中。因此，第一上布线315可以电连接至相应的栅电极SSL、DM1、WL1至WLn、DM2和GSL，以将栅极电压施加至相应的栅电极SSL、DM1、WL1至WLn、DM2和GSL。
在一些实施例中，可以形成连接至外围电路结构PS的穿通通孔THV和第二上布线325。例如，穿通通孔THV可以穿过第二层间绝缘层30，并且连接至布线结构PW。第二上布线325可以形成在穿通通孔THV上。例如，第二上布线325可以形成在第三层间绝缘层40中。
例如，第一上布线315和第二上布线325可以包括(但不限于)金属(例如，铜(Cu)或者铝(Al))。例如，存储器单元接触件310和穿通通孔THV可以包括(但不限于)硅(例如，多晶硅)或者金属(例如，钨(W)或者铜(Cu))。
在一些实施例中，模塑结构MS可以被字线切割区WLc切割。例如，如图1、图5和图6所示，字线切割区WLc可以在第二方向Y上延伸并且切割模塑结构MS。
在一些实施例中，可以在字线切割区WLc中形成绝缘结构150。绝缘结构150可以被形成为填充字线切割区WLc。如图5和图6所示，绝缘结构150可以穿过模塑结构MS，并且延伸至第一层间绝缘层20。因此，绝缘结构150在第二方向Y上延伸，并且可以切割模塑结构MS。
例如，绝缘结构150可以包括(但不限于)氧化硅、氮化硅、氧氮化硅和/或介电常数高于氧化硅的介电常数的高介电常数材料中的至少一种。
多个沟道结构CS可以穿过模塑结构MS。另外，多个沟道结构CS可以在与多个栅电极SSL、DM1、WL1至WLn、DM2和GSL相交的方向上延伸。例如，各个沟道结构CS可以具有在第三方向Z上延伸的柱形(例如，圆柱形)。各个沟道结构CS可以包括半导体图案120和信息存储层130。
半导体图案120可以穿过模塑结构MS。例如，半导体图案120可以在第三方向Z上延伸。虽然半导体图案120被示为杯形，但这仅是示例。例如，半导体图案120可以具有诸如圆柱形、方筒形和实心柱形的各种形状。
例如，半导体图案120可以包括(但不限于)诸如单晶硅、多晶硅、有机半导体材料和碳纳米结构的半导体材料。
信息存储层130可以介于半导体图案120与栅电极SSL、DM1、WL1至WLn、DM2和GSL中的每一个之间。例如，信息存储层130可以沿着半导体图案120的侧表面延伸。
例如，信息存储层130可以包括氧化硅、氮化硅、氧氮化硅和介电常数高于氧化硅的介电常数的高介电常数材料中的至少一种。高介电常数材料可以包括氧化铝、氧化铪、氧化镧、氧化钽、氧化钛、氧化镧铪、氧化镧铝、氧化镝钪和/或它们的组合中的至少一个。
在一些实施例中，信息存储层130可以包括多个层。例如，如图3所示，信息存储层130可以包括顺序地堆叠在半导体图案120上的隧道绝缘层132、电荷存储层134和第一阻挡绝缘层136。
例如，隧道绝缘层132可以包括氧化硅或者介电常数高于氧化硅的介电常数的高介电常数材料(例如，氧化铝(Al2O3)和氧化铪(HfO2))。例如，电荷存储层134可以包括氮化硅。例如，第一阻挡绝缘层136可以包括氧化硅或者介电常数高于氧化硅的介电常数的高介电常数材料(例如，氧化铝(Al2O3)和氧化(HfO2))。
在一些实施例中，各个沟道结构CS还可包括第二阻挡绝缘层138。第二阻挡绝缘层138可以介于信息存储层130与相应的栅电极SSL、DM1、WL1至WLn、DM2和GSL之间。例如，第二阻挡绝缘层138可以沿着栅电极SSL、DM1、WL1至WLn、DM2和GSL中的每一个的侧表面延伸。
在一些实施例中，第二阻挡绝缘层138可以沿着栅电极SSL、DM1、WL1至WLn、DM2和GSL中的每一个的上表面和下表面延伸。因此，第二阻挡绝缘层138可以介于栅电极SSL、DM1、WL1至WLn、DM2和GSL中的每一个与各个绝缘图案110之间。
在一些实施例中，各个沟道结构CS还可包括填充的绝缘图案140。填充的绝缘图案140可以被形成为填充杯形的半导体图案120的内部。例如，半导体图案120可以沿着填充的绝缘图案140的侧表面和底表面延伸。例如，填充的绝缘图案140可以包括(但不限于)氧化硅。
在一些实施例中，多个沟道结构CS可以沿着第一方向X和第二方向Y重复布置。例如，如图1所示，多个沟道结构CS的一些部分可以沿着第一方向X布置并且形成第一沟道组CG1。此外，多个沟道结构CS的一些其它部分可以沿着第一方向X布置并且形成第二沟道组CG2。第一沟道组CG1和第二沟道组CG2可以并排布置以彼此相邻。例如，第二沟道组CG2可以在第二方向Y上与第一沟道组CG1相邻。
在一些实施例中，多个沟道结构CS可以按照之字形布置。例如，如图1所示，构成第一沟道组CG1的沟道结构CS和构成第二沟道组CG2的沟道结构CS可以被布置为在第二方向Y上彼此交叉。按照之字形布置的多个沟道结构CS可以进一步提高根据一些实施例的非易失性存储器装置的集成度。
在图1中，虽然构成或组成第一沟道组CG1的沟道结构CS的数量(例如，四个)被示为小于构成或组成第二沟道组CG2的沟道结构CS的数量(例如，五个)，但这仅是示例。例如，即使多个沟道结构CS按照之字形布置，构成或组成第一沟道组CG1的沟道结构CS的数量也可以等于构成或组成第二沟道组CG2的沟道结构CS的数量。
多条位线BL可以二维地布置。例如，相应的位线BL可以彼此间隔开并且在第一方向X上并排延伸。由于字线切割区WLc可以在第二方向Y上延伸，因此各条位线BL可以与字线切割区WLc相交。
沟道结构CS可以连接至各条位线BL。例如，各条位线BL可以通过位线接触件BLc连接至各个沟道结构CS。
在一些实施例中，位线BL可以形成在模塑结构MS下方。也就是说，位线BL可以介于衬底10与模塑结构MS之间。例如，位线BL和位线接触件BLc可以形成在第一层间绝缘层20中。位线接触件BLc可以介于沟道结构CS与位线BL之间并且将半导体图案120与位线BL连接。因此，各条位线BL可以连接至半导体图案120的下部。
在一些实施例中，立柱105可以形成在沟道结构CS与位线BL之间。例如，立柱105可以形成在第一层间绝缘层20中。立柱105可以将沟道结构CS与位线BL连接。例如，立柱105的上表面可以与半导体图案120的下表面接触，立柱105的下表面可以与位线接触件BLc的上表面接触。例如，立柱105可以包括(但不限于)多晶硅。
在一些实施例中，立柱105的宽度可以大于沟道结构CS的宽度和位线接触件BLc的宽度。因此，立柱105可以将半导体图案120与位线接触件BLc稳定地连接。
源结构200可以形成在模塑结构MS上。另外，源结构200形成在单元阵列区CAR上，并且可以连接至各个沟道结构CS的上部。
源结构200可以包括第一杂质图案210和第二杂质图案220。第一杂质图案210可以连接至各个沟道结构CS的一些部分，并且第二杂质图案220可以连接至各个沟道结构CS的其它一些部分。在一些实施例中，第一杂质图案210和第二杂质图案220可以与半导体图案120的上表面接触。
在一些实施例中，第一杂质图案210可以具有第一导电类型，第二杂质图案220可以具有与第一导电类型不同的第二导电类型。下文中，为了便于解释，假设第一杂质图案210包括n型杂质，第二杂质图案220包括p型杂质。然而，这仅是示例，本发明构思的技术理念不限于此。例如，理所当然，第一杂质图案210可以包括p型杂质，第二杂质图案220可以包括n型杂质。
在一些实施例中，第一杂质图案210的上表面可以与第二杂质图案220的上表面设置在同一平面上。在本说明书中，术语“相同”不仅意指完全相同，而且意指可以由于处理裕量等而导致的细小差别。换句话说，术语“相同”可以包括基本上相同或者相似的元件。
在一些示例中，源结构200还可包括分离图案230。分离图案230可以介于第一杂质图案210与第二杂质图案220之间，以分离第一杂质图案210和第二杂质图案220。
分离图案230可以包括绝缘材料。例如，分离图案230可以包括(但不限于)氧化硅、氮化硅和/或氧氮化硅中的至少一种。
在一些实施例中，第一杂质图案210的上表面和第二杂质图案220的上表面可以与分离图案230的上表面设置在同一平面上。
在一些实施例中，第一杂质图案210可以与各个沟道结构CS的一些部分重叠，第二杂质图案220可以与各个沟道结构CS的一些其它部分重叠。这里，术语“重叠”意指在与衬底10的上表面相交的第三方向Z上重叠。
例如，如图1和图4A所示，各个沟道结构CS可以包括从平面视角彼此区分的第一区CSa、第二区CSb和第三区CSc。第三区CSc可以介于第一区CSa与第二区CSb之间。此时，第一杂质图案210可以与各个沟道结构CS的第一区CSa重叠，并且第二杂质图案220可以与各个沟道结构CS的第二区CSb重叠。分离图案230可以与各个沟道结构CS的第三区CSc重叠。
在一些实施例中，具有第一导电类型(例如，n型)的第一杂质图案210可以用作共源极线CSL。例如，在根据一些实施例的非易失性存储器装置的读操作或写操作时，可以将地电压施加至第一杂质图案210。
在一些实施例中，具有第二导电类型(例如，p型)的第二杂质图案220可以用于根据一些实施例的非易失性存储器装置的擦除操作。例如，在根据一些实施例的非易失性存储器装置的擦除操作时，可以将擦除电压施加至第二杂质图案220。
在根据一些实施例的非易失性存储器装置中，由于第二杂质图案220具有与第一杂质图案210的第一导电类型(例如，n型)不同的第二导电类型(例如，p型)，因此会有可能减小非易失性存储器装置的擦除操作的功耗并提高擦除可靠性。例如，在根据一些实施例的非易失性存储器装置的擦除操作时，可以通过包括p型杂质的第二杂质图案220将空穴平稳地供应至各个沟道结构CS。结果，可以提供具有改进的操作性能和可靠性的非易失性存储器装置。
在根据一些实施例的非易失性存储器装置中，分离图案230可以防止具有不同导电类型的第一杂质图案210和第二杂质图案220形成P-N结。也就是说，分离图案230可以防止在第一杂质图案210与第二杂质图案220之间产生结漏电流，从而减小第二杂质图案220的阻抗。例如，在根据一些实施例的非易失性存储器装置的擦除操作时，可以通过包括p型杂质的第二杂质图案220将空穴快速地供应至各个沟道结构CS。结果，可以提供具有改进的操作性能和可靠性的非易失性存储器装置。
在一些实施例中，第一杂质图案210的侧表面可以具有弯曲表面。例如，如图4B所示，第一杂质图案210可以包括第一侧表面210S，其包括弯曲表面。在一些实施例中，第一侧表面210S可以为凹面。
在一些实施例中，分离图案230和第二杂质图案220可以具有对应于第一侧表面210S的形状。例如，分离图案230可以沿着凹的第一侧表面210S的轮廓延伸，并且具有弯曲形状。另外，例如，第二杂质图案220可以包括面对第一侧表面210S的第二侧表面220S。第二侧表面220S可以沿着凹的第一侧表面210S的轮廓延伸，并且具有凸出形状。
在一些实施例中，第一杂质图案210的侧表面可以具有斜面。例如，如图4C所示，第一杂质图案210的第一侧表面210S可以相对于沟道结构CS的上表面具有斜面。在一些实施例中，第一侧表面210S可以相对于沟道结构CS的上表面形成锐角。
在一些实施例中，分离图案230和第二杂质图案220可以具有对应于第一侧表面210S的形状。例如，分离图案230可以沿着具有斜面的第一侧表面210S的轮廓延伸并且具有斜面。另外，例如，第二侧表面220S可以沿着相对于沟道结构CS的上表面形成锐角的第一侧表面210S的轮廓延伸，并且相对于沟道结构CS的上表面形成钝角。
在一些实施例中，其中第一杂质图案210与沟道结构CS重叠的区的大小可以与其中第二杂质图案220与沟道结构CS重叠的区的大小不同。例如，如图4D和图4E所示，与第一杂质图案210重叠的第一区CSa的大小可以同与第二杂质图案220重叠的第二区CSb的大小不同。
例如，如图4D所示，在第二方向Y上，第一杂质图案210与沟道结构CS重叠的第一重叠长度OL1可以小于第二杂质图案220与沟道结构CS重叠的第二重叠长度OL2。
或者，例如，如图4E所示，在第二方向Y上，第一杂质图案210与沟道结构CS重叠的第一重叠长度OL1可以大于第二杂质图案220与沟道结构CS重叠的第二重叠长度OL2。
在一些实施例中，如图5和图6所示，可以形成连接至源结构200的第一上接触件48、第三上布线46、第二上接触件44和第四上布线42。
第一上接触件48可以被形成为连接至第一杂质图案210。例如，第一上接触件48可以穿透第三层间绝缘层40并且连接至第一杂质图案210。第三上布线46可以形成在第一上接触件48上。例如，第三上布线46可以形成在第三层间绝缘层40中。
在一些实施例中，第一上接触件48可以形成在字线切割区WLc上。然而，第一上接触件48的位置不受限制，只要其连接至第一杂质图案210即可。
在一些实施例中，第一高浓度杂质区215可以形成在第一杂质图案210与第一上接触件48之间。例如，第一高浓度杂质区215形成在第一杂质图案210中，并且可以与第一上接触件48接触。第一高浓度杂质区215可以与第一杂质图案210具有相同的第一导电类型(例如，n型)，并且可以比第一杂质图案210具有更高的杂质浓度。
在一些实施例中，第三上布线46可以连接至图2的第二上布线325。因此，第一杂质图案210可以连接至图2的外围电路结构PS。在根据一些实施例的非易失性存储器装置的读操作或者写操作时，外围电路结构PS可以通过第一上接触件48和第三上布线46将地电压施加至第一杂质图案210。
第二上接触件44可以被形成为连接至第二杂质图案220。例如，第二上接触件44可以穿过第三层间绝缘层40并且连接至第二杂质图案220。第四上布线42可以形成在第二上接触件44上。例如，第四上布线42可以形成在第三层间绝缘层40中。
在一些实施例中，第二上接触件44可以形成在第二杂质图案220的中心部分上。然而，第二上接触件44的位置不受限制，只要其连接至第二杂质图案220即可。
在一些实施例中，第二高浓度杂质区225可以形成在第二杂质图案220与第二上接触件44之间。例如，第二高浓度杂质区225形成在第二杂质图案220中，并且可以与第二上接触件44接触。第二高浓度杂质区225可以具有与第二杂质图案220相同的第二导电类型(例如，p型)，并且可以具有比第二杂质图案220更高的杂质浓度。
在一些实施例中，第四上布线42可以连接至图2的第二上布线325。因此，第二杂质图案220可以连接至图2的外围电路结构PS。在根据一些实施例的非易失性存储器装置的擦除操作时，外围电路结构PS可以将擦除电压通过第二上接触件44和第四上布线42施加至第二杂质图案220。
例如，第三上布线46和第四上布线42可以包括(但不限于)金属(例如，铜(Cu)或者铝(Al))。例如，第一上接触件48和第二上接触件44可以包括(但不限于)硅(例如，多晶硅)或者金属(例如，钨(W)或者铜(Cu))。
再参照图1，在一些实施例中，分离图案230的至少一部分可以在第一方向X上延伸，并且在平面图中与多个沟道结构CS交叉。另外，如上所述，各个沟道结构CS可以具有圆柱形。在这种情况下，沟道结构CS的与第一杂质图案210重叠的第一区CSa和沟道结构CS的与第二杂质图案220重叠的第二区CSb二者可以具有半圆形(或者弧形)。
在一些实施例中，第二杂质图案220可以形成在第一沟道组CG1的一部分和第二沟道组CG2的一部分上方。例如，第二杂质图案220在第一方向X上延伸，并且可以与第一沟道组CG1的第二区CSb和第二沟道组CG2的第二区CSb二者重叠。在这种情况下，可以同时执行用于第一沟道组CG1的擦除操作和用于第二沟道组CG2的擦除操作。
在一些实施例中，分离图案230可以从平面视角包围第二杂质图案220。例如，分离图案230可以沿着第二杂质图案220的侧表面延伸。因此，第二杂质图案220可以从平面视角被分离图案230隔离。在一些实施例中，第二杂质图案220可以形成多个隔离区。
在一些实施例中，第一杂质图案210可以从平面视角包围分离图案230。例如，第一杂质图案210可以沿着分离图案230的侧表面延伸。在一些实施例中，第一杂质图案210可以被形成为填充单元阵列区CAR的除第二杂质图案220和分离图案230以外的其余区。
在一些实施例中，形成隔离区的单个分离图案230可以在平面图中与第一沟道组CG1和第二沟道组CG2二者交叉。例如，如图1所示，一个分离图案230可以在字线切割区WLc之间形成矩形隔离区。形成矩形隔离区的一个分离图案230可以与构成第一沟道组CG1的沟道结构CS和构成第二沟道组CG2的沟道结构CS2二者交叉。
图7是用于解释根据一些实施例的非易失性存储器装置的布局图。为了便于解释，将简要描述或者省略以上利用图1至图6解释的内容的重复部分。
参照图7，在根据一些实施例的非易失性存储器装置中，分离图案230可以在第一方向X上延伸，并且在平面图中与多个沟道结构CS交叉。
例如，可以形成彼此间隔开并且在第一方向X上并排延伸的多个分离图案230。此时，一个分离图案230可以与构成第一沟道组CG1的沟道结构CS交叉，并且另一分离图案230可以与构成第二沟道组CG2的沟道结构CS交叉。
在一些实施例中，在第一方向X上延伸的多个分离图案230可以与字线切割区WLc相交。
图8是用于解释根据一些实施例的非易失性存储器装置的布局图。为了便于解释，将简要描述或者省略以上利用图1至图6解释了的内容的重复部分。
参照图8，在根据一些实施例的非易失性存储器装置中，分离图案230的至少一部分可以按照之字形与多个沟道结构CS交叉。
例如，沟道结构CS的与分离图案230重叠的第三区CSc可以具有V形。在这种情况下，沟道结构CS的与第二杂质图案220重叠的第二区CSb可以具有弧形。虽然弧形的圆心角仅被示为小于180°，但这仅是示例。例如，弧形的圆心角可以大于180°。
在一些实施例中，其中第一杂质图案210与沟道结构CS重叠的区的大小可以与其中第二杂质图案220与沟道结构CS重叠的区的大小不同。
图9是用于解释根据一些实施例的非易失性存储器装置的布局图。为了便于解释，将简要描述或者省略以上利用图1至图6解释了的内容的重复部分。
参照图9，在根据一些实施例的非易失性存储器装置中，一个第二杂质图案220可以形成仅在第一沟道组CG1和第二沟道组CG2之一上方。
例如，形成所述多个隔离区的多个第二杂质图案220中的一个第二杂质图案220可以与第一沟道组CG1的一部分重叠，并且可以不与第二沟道组CG2重叠。
或者，例如，形成所述多个隔离区的多个第二杂质图案220中的另一第二杂质图案220可以与第二沟道组CG2的一部分重叠，并且可以不与第一沟道组CG1重叠。
在这种情况下，可以分开执行用于第一沟道组CG1的擦除操作和用于第二沟道组CG2的擦除操作。
图10是用于解释根据一些实施例的非易失性存储器装置的布局图。为了便于解释，将简要描述或者省略以上利用图1至图6解释了的内容的重复部分。
参照图10，在根据一些实施例的非易失性存储器装置中，一个第二杂质图案220可以与彼此相邻的三个沟道结构CS重叠。
例如，分离图案230从平面视角看可以具有三角形。在这种情况下，沟道结构CS的与分离图案230重叠的第三区CSc可以具有V形。此外，沟道结构CS的与第二杂质图案220重叠的第二区CSb可以具有弧形。
在一些实施例中，可以同时执行用于与一个第二杂质图案220重叠的三个沟道结构CS的擦除操作。
以下将参照图11至图16描述根据一些实施例的非易失性存储器装置。
图11至图16是用于解释用于制造根据一些实施例的非易失性存储器装置的示例方法的中间阶段图。为了便于解释，将简要描述或者省略以上利用图1至图10解释的内容的重复部分。
参照图11，在衬底10上形成外围电路结构PS、模塑结构MS和多个沟道结构CS。
例如，可以在衬底10上的第一层间绝缘层20中形成外围电路结构PS。外围电路结构PS可以包括布线结构PW。
在一些实施例中，还可以在第一层间绝缘层20中形成在第一方向X上延伸的位线BL和连接至位线BL的位线接触件BLc。在一些实施例中，还可以在第一层间绝缘层20中形成连接至位线接触件BLc的立柱105。
接着，可以在外围电路结构PS上形成模塑结构MS。例如，可以在第一层间绝缘层20上形成模塑结构MS。模塑结构MS可以包括堆叠在外围电路结构PS上的多个栅电极SSL、DM1、WL1至WLn、DM2和GSL以及多个绝缘图案110。多个绝缘图案110可以与多个栅电极SSL、DM1、WL1至WLn、DM2和GSL交错(即，交替)布置。
接着，可以形成穿过模塑结构MS的多个沟道结构CS。在一些实施例中，各个沟道结构CS可以包括半导体图案120和信息存储层130。
在一些实施例中，可以在第一层间绝缘层20上形成第二层间绝缘层30。第二层间绝缘层30可以被形成为覆盖模塑结构MS的至少一部分或者与模塑结构MS的至少一部分重叠。
参照图12，在模塑结构MS上形成第一杂质层210L。
在单元阵列区CAR上形成第一杂质层210L并且可以将第一杂质层210L连接至各个沟道结构CS的上部。在一些实施例中，第一杂质层210L可以与半导体图案120的上表面接触。
在一些实施例中，第一杂质层210L可以具有第一导电类型。下文中，为了便于描述，第一杂质层210L将被描述为包括n型杂质。
参照图13，将第一杂质层210L图案化以形成第一杂质图案210。
可以将第一杂质图案210图案化以暴露出各个沟道结构CS的一部分。也就是说，第一杂质图案210可以与沟道结构CS的一部分重叠，并且可以暴露出沟道结构CS的另一部分。在一些实施例中，第一杂质图案210可以被形成为暴露出半导体图案120的上表面的一部分。
例如，可以通过(但不限于)光刻工艺来执行第一杂质图案210的形成。
参照图14，在第一杂质图案210的侧表面上形成分离图案230。
例如，可以形成沿着第一杂质图案210、模塑结构MS和第二层间绝缘层30的轮廓延伸的分离层。接着，可以去除分离层的形成在第一杂质图案210的上表面、模塑结构MS的上表面以及第二层间绝缘层30上的一部分。例如，可以通过(但不限于)各向异性蚀刻工艺来执行去除分离层的一部分。因此，可以在第一杂质图案210的侧表面上形成分离图案230。
在一些实施例中，分离图案230可以被形成为暴露出各个沟道结构CS的一部分。也就是说，第一杂质图案210和分离图案230可以与沟道结构CS的一部分重叠，并且可以暴露出沟道结构CS的另一部分。在一些实施例中，分离图案230可以被形成为暴露出半导体图案120的上表面的一部分。
分离图案230可以包括绝缘材料。例如，分离图案230可以包括(但不限于)氧化硅、氮化硅和氧氮化硅中的至少一种。
参照图15，在第一杂质图案210和分离图案230上形成第二杂质层220L。
例如，可以形成沿着第一杂质图案210、分离图案230、模塑结构MS和第二层间绝缘层30的轮廓延伸的第二杂质层220L。
第二杂质层220L可以连接至通过第一杂质图案210和分离图案230暴露的各个沟道结构CS。在一些实施例中，第二杂质层220L可以与半导体图案120的上表面的通过第一杂质图案210和分离图案230暴露的一部分接触。
在一些实施例中，第二杂质层220L可以具有与第一导电类型不同的第二导电类型。例如，第二杂质层220L可以包括p型杂质。
参照图16，执行平面化工艺以形成第二杂质图案220。
例如，可以执行平面化工艺，直至去除分离图案230的上部为止。因此，第二杂质图案220可以通过分离图案230与第一杂质图案210分离。此外，可以相应地形成包括第一杂质图案210、第二杂质图案220和分离图案230的源结构200。
例如，平面化工艺可以包括(但不限于)化学机械抛光(CMP)工艺。
接着，参照图1至图6，在源结构200和第二层间绝缘层30上形成第三层间绝缘层40。此外，在接触区CTR中形成存储器单元接触件310和穿通通孔THV。另外，形成连接至第一杂质图案210的第一上接触件48和连接至第二杂质图案220的第二上接触件44。
在一些实施例中，如图2所示，可以在第三层间绝缘层40中形成连接至存储器单元接触件310的第一上布线315和连接至穿通通孔THV的第二上布线325。
另外，在一些实施例中，如图5和图6所示，可以在第三层间绝缘层40中形成连接至第一上接触件48的第三上布线46和连接至第二上接触件44的第四上布线42。
虽然已经参照本发明构思的示例实施例特别地示出和描述了本发明构思，但是本领域的普通技术人员将理解，在不脱离如由所附权利要求限定的本发明构思的精神和范围的情况下，可以在其中作出形式和细节上的各种改变。因此，应仅按照说明性意义看待上面描述的示例实施例，而不是为了限制的目的。

Claims (20)

1.一种非易失性存储器装置，包括：
衬底；
所述衬底上的外围电路结构；
模塑结构，其包括交替地堆叠在所述外围电路结构上的多个绝缘图案和多个栅电极；
沟道结构，其穿过所述模塑结构；
第一杂质图案，其在所述模塑结构上与所述沟道结构的第一部分接触，并且具有第一导电类型；以及
第二杂质图案，其在所述模塑结构上与所述沟道结构的第二部分接触，并且具有与所述第一导电类型不同的第二导电类型。
2.根据权利要求1所述的非易失性存储器装置，还包括：
分离图案，其在所述模塑结构上将所述第一杂质图案和所述第二杂质图案分离。
3.根据权利要求1所述的非易失性存储器装置，其中，所述第一杂质图案的上表面与所述第二杂质图案的上表面共面。
4.根据权利要求2所述的非易失性存储器装置，
其中，从平面视角看，所述第一杂质图案与所述沟道结构的第一部分重叠，并且所述第二杂质图案与所述沟道结构的第二部分重叠。
5.根据权利要求4所述的非易失性存储器装置，其中，所述沟道结构的与所述第一杂质图案重叠的第一区以及所述沟道结构的与所述第二杂质图案重叠的第二区各自具有半圆形或者弧形。
6.根据权利要求4所述的非易失性存储器装置，其中，所述沟道结构的与所述第一杂质图案重叠的第一区的大小与所述沟道结构的与所述第二杂质图案重叠的第二区的大小不同。
7.根据权利要求1所述的非易失性存储器装置，其中，所述沟道结构包括穿过所述模塑结构的半导体图案和位于所述半导体图案与所述多个栅电极中的栅电极之间的信息存储层。
8.根据权利要求7所述的非易失性存储器装置，其中，所述第一杂质图案和所述第二杂质图案与所述半导体图案的上表面接触。
9.根据权利要求7所述的非易失性存储器装置，其中，所述信息存储层包括堆叠在所述半导体图案上的隧道绝缘层、电荷存储层和阻挡绝缘层。
10.一种非易失性存储器装置，包括：
衬底；
所述衬底上的层间绝缘层；
位线，其在所述层间绝缘层中在第一方向上延伸；
模塑结构，其包括交替地堆叠在所述层间绝缘层上的多个绝缘图案和多个栅电极；
沟道结构，其穿过所述模塑结构，并且连接至所述位线；以及
源结构，其与所述模塑结构上的沟道结构的上部接触，
其中，所述源结构包括第一杂质图案、第二杂质图案和分离图案，所述第一杂质图案与所述沟道结构的第一区重叠，所述第二杂质图案与所述沟道结构的第二区重叠，所述分离图案与所述沟道结构的第三区重叠并且将所述第一杂质图案与所述第二杂质图案分离。
11.根据权利要求10所述的非易失性存储器装置，其中，所述分离图案在与所述第一方向相交的第二方向上延伸。
12.根据权利要求10所述的非易失性存储器装置，还包括：
立柱，其连接至所述沟道结构的下部；以及
位线接触件，其将所述立柱与所述位线连接。
13.根据权利要求12所述的非易失性存储器装置，其中，所述立柱包括多晶硅。
14.根据权利要求10所述的非易失性存储器装置，还包括：
所述层间绝缘层中的外围电路结构，
其中，所述外围电路结构包括所述衬底上的外围电路元件以及将所述外围电路元件与所述位线连接的布线结构。
15.根据权利要求10所述的非易失性存储器装置，其中，所述第一杂质图案的上表面、所述第二杂质图案的上表面以及所述分离图案的上表面共面。
16.根据权利要求10所述的非易失性存储器装置，
其中，所述沟道结构具有圆柱形，并且
其中，与所述第一杂质图案重叠的第一区在平面图中具有半圆形或者弧形。
17.一种非易失性存储器装置，包括：
衬底；
所述衬底上的外围电路结构；
位线，其在所述外围电路结构上在第一方向上延伸；
模塑结构，其包括交替地堆叠在所述位线上的多个绝缘图案和多个栅电极；
多个沟道结构，其穿过所述模塑结构，其中所述沟道结构中的每一个的下部连接至所述位线；以及
源结构，其连接至所述模塑结构上的沟道结构中的每一个的上部，
其中，所述源结构包括第一杂质图案、第二杂质图案和分离图案，所述第一杂质图案与所述沟道结构中的每一个的第一区重叠，所述第二杂质图案与所述沟道结构中的每一个的第二区重叠，所述分离图案与所述沟道结构中的每一个的第三区重叠并且分离所述第一杂质图案和所述第二杂质图案，
其中，所述第一杂质图案包括n型杂质，并且
其中，所述第二杂质图案包括p型杂质。
18.根据权利要求17所述的非易失性存储器装置，
其中，所述多个沟道结构的第一部分沿着与所述第一方向相交的第二方向以形成第一沟道组，
其中，所述多个沟道结构的第二部分沿着所述第二方向以形成第二沟道组，
其中，所述第二沟道组在所述第一方向上与所述第一沟道组相邻，并且
其中，所述第二杂质图案与所述第一沟道组的第二区和所述第二沟道组的第二区重叠。
19.根据权利要求18所述的非易失性存储器装置，其中，在平面图中，所述分离图案包围所述第二杂质图案并且所述第一杂质图案包围所述分离图案。
20.根据权利要求17所述的非易失性存储器装置，还包括：
层间绝缘层，其与所述源结构重叠；
第一上接触件，其穿过所述层间绝缘层，并且连接至所述第一杂质图案；以及
第二上接触件，其穿过所述层间绝缘层，并且连接至所述第二杂质图案。
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