JP5284044B2 - 不揮発性半導体記憶装置 - Google Patents

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Description

本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置に関する。
半導体記憶装置の高集積化、大容量化を進めるためには、デザインルールを縮小することが必要となる。デザインルールを縮小するためには、配線パターン等の更なる微細加工が必要となる。配線パターン等の更なる微細加工を実現するためには、非常に高度な加工技術が要求されるため、デザインルールの縮小化が困難になってきている。
そこで、近年、メモリの集積度を高めるために、メモリ素子を３次元的に配置した半導体記憶装置が提案されている（特許文献１参照）。特許文献１において、メモリ素子は、ｐｎダイオードと抵抗変化素子とが直列接続された構成を有する。
しかし、上記ｐｎダイオードを有する半導体記憶装置は、配線抵抗などに問題を有する。そのため、メモリセルからの信号を大きくすることができず、その動作は、十分な信頼性を有していない。
特開２００８−１８１９７８号
本発明は、メモリセルからの信号を大きくすることができ、もって信頼性を向上させた不揮発性半導体記憶装置を提供する。
本発明の一態様に係る不揮発性半導体記憶装置は、メモリ素子を複数有する複数のメモリ素子群を備え、前記メモリ素子群は、積層方向に伸びる第１柱状層と、前記第１柱状層の側面に形成され且つ抵抗変化素子として機能し、所定電圧を印加されることにより破壊される第１絶縁層と、前記第１絶縁層を介して前記第１柱状層を取り囲むように形成された第１導電層とを備え、前記第１導電層は、金属にて構成され、前記第１柱状層は、破壊された第１絶縁層を介して前記第１導電層と接することにより前記第１導電層と共にショットキーダイオードとして機能し、前記ショットキーダイオードを構成するための不純物濃度をもつ半導体にて構成されていることを特徴とする。
また、本発明の一態様に係る不揮発性半導体記憶装置は、メモリ素子を複数有する複数のメモリ素子群を備え、前記メモリ素子群は、積層方向に伸びる第１柱状層と、前記第１柱状層の側面に形成され且つ抵抗変化素子として機能し、所定電圧を印加されることにより破壊される第１絶縁層と、前記第１絶縁層を介して前記第１柱状層を取り囲むように形成された第１導電層とを備え、前記第１柱状層は、金属にて構成され、前記第１導電層は、破壊された第１絶縁層を介して前記第１柱状層と接することにより前記第１柱状層と共にショットキーダイオードとして機能し、前記ショットキーダイオードを構成するための不純物濃度をもつ半導体にて構成されていることを特徴とする。
本発明は、メモリセルからの信号を大きくすることができ、もって信頼性を向上させた不揮発性半導体記憶装置を提供することが可能となる。
以下、図面を参照して、本発明に係る不揮発性半導体記憶装置の一実施形態について説明する。
［第１実施形態］
（第１実施形態に係る不揮発性半導体記憶装置１００の概略構成）
先ず、図１及び図２を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の概略構成について説明する。図１は、本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略構成図である。図２は、後述するメモリ素子領域１を示す回路図である。
不揮発性半導体記憶装置１００は、図１に示すように、メモリ素子領域１、ビット線駆動回路２、ワード線駆動回路３、ソース線駆動回路４、及びセンスアンプ（図示略）等を有する。
メモリ素子領域１は、多数のメモリ素子を配列してなり、各メモリ素子に対しデータを書き込み、又は各メモリ素子からデータを読み出し可能に構成されている。メモリ素子領域１は、図１では図示を省略するが、積層された複数の導電層、それら導電層を貫通するように形成された柱状層、及び柱状層と導電層の間に形成された絶縁層をもって構成されている。なお、上記、導電層、柱状層、及び絶縁層に係る構成は、後ほど詳細に説明する。
メモリ素子領域１は、図１、図２に示すように、複数のメモリ素子群たるメモリストリングＭＳ、複数の選択トランジスタＳＴｒ、複数のソース線ＳＬ、複数のワード線ＷＬ、複数のビット線ＢＬを有する。
図１及び図２に示す例では、メモリストリングＭＳ（ＭＳ（１、１）〜ＭＳ（２０、１０）は、２０行１０列設けられている。同様に、選択トランジスタＳＴｒ（ＳＴｒ（１、１）〜ＳＴｒ（２０、１０））は、２０行１０列設けられている。また、ソース線（ＳＬ１〜ＳＬ４）は、積層方向において４本設けられている。また、ワード線ＷＬ（ＷＬ１〜ＷＬ２０）は、積層方向に直行するカラム方向に沿って２０本設けられている。また、ビット線ＢＬ（ＢＬ１〜ＢＬ１０）は、積層方向、カラム方向に直行するロウ方向に沿って１０本設けられている。
メモリストリングＭＳは、図２に示すように、ロウ方向及びカラム方向にマトリクス状に形成されている。メモリストリングＭＳは、４つのメモリ素子ＭＣ１〜ＭＣ４にて構成されている。各々のメモリ素子ＭＣ１〜ＭＣ４は、抵抗変化素子Ｒ、及びショットキーダイオードＳＢＤにて構成されている。
抵抗変化素子Ｒは、シリコン酸化層等の絶縁層にて構成されている。抵抗変化素子Ｒは、所定電圧を印加され、破壊されることにより、その抵抗値を変化させる。なお、本発明に係る不揮発性半導体記憶装置１００は、抵抗変化素子Ｒが破壊されているか否かに基づき情報を記憶する。抵抗変化素子Ｒの詳細な構成は、後述する。
ショットキーダイオードＳＢＤは、絶縁層（抵抗変化素子Ｒ）を挟むように設けられた金属層、及びｎ型半導体層にて構成される。金属層、及びｎ型半導体層は、絶縁層（抵抗変化素子Ｒ）が破壊され、互いに接触することによりショットキーダイオードＳＢＤとして機能する。ショットキーダイオードＳＢＤの詳細な構成は、後述する。
抵抗変化素子Ｒ、及びショットキーダイオードＳＢＤは、直列に接続されている。抵抗素子Ｒの一端は、ショットキーダイオードＳＢＤのアノードに接続されている。同一のメモリストリングＭＳにて、４つの抵抗変化素子Ｒの他端は、互いに共通接続されている。異なるメモリストリングＭＳ（ＭＳ（１、１）〜ＭＳ（２０、１０））間にて、メモリ素子ＭＣ１のショットキーダイオードＳＢＤのカソードは、ソース線ＳＬ１に共通接続されている。同様に、異なるメモリストリングＭＳ間にて、メモリ素子ＭＣ２のショットキーダイオードＳＢＤのカソードは、ソース線ＳＬ２に共通接続されている。同様に、異なるメモリストリングＭＳ間にて、メモリ素子ＭＣ３のショットキーダイオードＳＢＤのカソードは、ソース線ＳＬ３に共通接続されている。同様に、異なるメモリストリングＭＳ間にて、メモリ素子ＭＣ４のショットキーダイオードＳＢＤのカソードは、ソース線ＳＬ４に共通接続されている。
選択トランジスタＳＴｒの一端は、図２に示すように、メモリストリングＭＳ（抵抗変化素子Ｒ）の他端に接続されている。選択トランジスタＳＴｒの他端は、ビット線ＢＬに接続されている。選択トランジスタＳＴｒの制御ゲートは、ワード線ＷＬに接続されている。選択トランジスタＳＴｒは、メモリストリングＭＳへの導通を制御する。
ソース線ＳＬは、ロウ方向及びカラム方向に２次元的に広がるように形成されている。ビット線ＢＬは、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。ワード線ＷＬは、カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。
ビット線駆動回路２は、複数のビット線ＢＬを駆動する。ワード線駆動回路３は、複数のワード線ＷＬを駆動する。ソース線駆動回路４は、複数のソース線ＳＬを駆動する。センスアンプは、複数のソース線ＳＬからデータを読み出す。
（第１実施形態に係る不揮発性半導体記憶装置１００の具体的構成）
次に、図３、図４Ａ〜図４Ｃを参照して、第１実施形態に係る不揮発性半導体記憶装置１００の具体的構成について説明する。図３は、メモリ素子領域１の概略斜視図である。図４Ａは、図３の上面図であり、図４Ｂは、図４ＡのＡ−Ａ’断面図であり、図４Ｃは、図４ＡのＢ−Ｂ’断面図である。なお、図３は、ソース線ＳＬ（ビット線ＢＬ、ワード線ＷＬ）として機能する層の間に形成された層間絶縁層を省略して示している。図４Ａの右側は、後述する配線層１０、及び選択トランジスタ２０の一部の層の上面を示している。また、図４Ｂの左側は、後述するメモリ部３０の上面を示している。
メモリ素子領域１は、図３、図４Ｂ、及び図４Ｃに示すように、基板Ｂａ上に順次積層された配線層１０、選択トランジスタ層２０、及びメモリ層３０を有する。選択トランジスタ層２０は、選択トランジスタＳＴｒとして機能する。メモリ層３０は、メモリストリングＭＳとして機能する。
配線層１０は、図３、図４Ｂ、及び図４Ｃに示すように、順次積層された第１絶縁層１１、及びビット線導電層１２を有する。
第１絶縁層１１は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。ビット線導電層１２は、第１絶縁層１１上に形成され、ロウ方向に所定ピッチをもってカラム方向に延びるように形成されている。第１絶縁層１１、及びビット線導電層１２の側壁の間には、層間絶縁層１３が形成されている。
第１絶縁層１１、層間絶縁層１３は、酸化シリコン（ＳｉＯ２）にて構成されている。ビット線導電層１２は、タングステン（Ｗ）にて構成されている。
ビット線導電層１２は、上述したビット線ＢＬとして機能する。
選択トランジスタ層２０は、順次積層された第１保護層２１、第２絶縁層２２、ワード線導電層２３、及び第３絶縁層２４を有する。
第１保護層２１は、ロウ方向及びカラム方向にて構成される所定領域に２次元的に広がるように形成されている。第２絶縁層２２、ワード線導電層２３、及び第３絶縁層２４は、カラム方向に所定ピッチをもってロウ方向に延びるように形成されている。第２絶縁層２２、ワード線導電層２３、及び第３絶縁層２４の側壁には、層間絶縁層２５が形成されている。
第１保護層２１は、窒化シリコン（ＳｉＮ）にて構成されている。第２絶縁層２２、及び第３絶縁層２４は、酸化シリコン（ＳｉＯ２）にて構成されている。ワード線導電層２３は、ｎ＋型の不純物イオンがドープされたポリシリコン（ｐ−Ｓｉ）（ｎ＋型半導体）にて構成されている。
また、選択トランジスタ層２０は、トランジスタホール２６を有する。
トランジスタホール２６は、第１保護層２１、第２絶縁層２２、ワード線導電層２３、及び第３絶縁層２４を貫通するように形成されている。トランジスタホール２６は、ビット線導電層１２と整合する位置に形成されている。トランジスタホール２６は、上方からみてマトリクス状に形成されている。
また、選択トランジスタ層２０は、選択ゲート絶縁層２７、及び柱状層２８を有する。
選択ゲート絶縁層２７は、トランジスタホール２６に面する側壁に所定の厚みをもって形成されている。柱状層２８は、積層方向に延びるように柱状に形成されている。柱状層２８は、選択ゲート絶縁層２７に接し、トランジスタホール２６を埋めるように形成されている。
選択ゲート絶縁層２７は、酸化シリコン（ＳｉＯ２）にて構成されている。柱状層２８は、ｐ＋型の不純物がドープされたポリシリコン（ｐ−Ｓｉ）（ｐ＋型半導体）にて構成されている。
以上のような選択トランジスタ層２０の構成において、ワード線導電層２３は、上記ワード線ＷＬとして機能する。また、ワード線導電層２３、選択ゲート絶縁層２７、及び柱状層２８は、選択トランジスタＳＴｒとして機能する。また、ワード線導電層２３の端部は、選択トランジスタＳＴｒの制御ゲートとして機能する。
メモリ層３０は、第２保護層３１、第４〜第８絶縁層３２ａ〜３２ｅ、及びソース線導電層３３ａ〜３３ｄを有する。
第２保護層３１、第４〜第８絶縁層３２ａ〜３２ｅ、及び第１〜第４ソース線導電層３３ａ〜３３ｄは、ロウ方向及びカラム方向にて構成される所定領域に２次元的に広がるように形成されている。第４〜第８絶縁層３２ａ〜３２ｅは、第２保護層３１の上層に形成されている。第１〜第４ソース線導電層３３ａ〜３３ｄは、第４〜第８絶縁層３２ａ〜３２ｅの間に形成されている。
第２保護層３１は、窒化シリコン（ＳｉＮ）にて構成されている。第４〜第８絶縁層３２ａ〜３２ｅは、酸化シリコン（ＳｉＯ２）にて構成されている。第１〜第４ソース線導電層３３ａ〜３３ｄは、金属層にて構成されている。第１〜第４ソース線導電層３３ａ〜３３ｄは、例えば、ＴｉＢ、ＴａＢ、ＨｆＳｉｘ、ＴｉＮ、Ｔａのいずれかで構成されている。
また、メモリ層３０は、メモリホール３４を有する。
メモリホール３４は、第２保護層３１、第４〜第８絶縁層３２ａ〜３２ｅ、及び第１〜第４ソース線導電層３３ａ〜３３ｄを貫通するように形成されている。メモリホール３４は、トランジスタホール２６と整合する位置に形成されている。メモリホール３４は、上方からみてマトリクス状に形成されている。
また、メモリ層３０は、メモリゲート絶縁層３５、及び柱状層３６を有する。
メモリゲート絶縁層３５は、メモリホール３４に面する側壁に所定の厚みをもって形成されている。柱状層３６は、積層方向に延びる柱状に形成されている。柱状層３６は、メモリゲート絶縁層３５に接し、メモリホール３４を埋めるように形成されている。
メモリゲート絶縁層３５は、例えば、酸化シリコン（ＳｉＯ２）にて構成されている。メモリゲート絶縁層３５は、所定電圧を印加され、破壊されることにより、その抵抗値を変化させるように構成されている。すなわち、印加される電圧に応じて、その抵抗が変化するように構成されている。柱状層３６は、ｐ型の不純物イオンがドープされたポリシリコン（ｐ−Ｓｉ）（ｐ型半導体）にて構成されている。柱状層３６は、第１〜第４ソース線導電層３３ａ〜３３ｄと共にショットキーダイオードＳＢＤを構成する不純物濃度をもつ半導体にて構成されている。
以上のようなメモリ層３０の構成において、第１〜第４ソース線導電層３３ａ〜３３ｄは、ソース線ＳＬ（ＳＬ１〜ＳＬ４）として機能する。また、第１〜第４ソース線導電層３３ａ〜３３ｄ、メモリゲート絶縁層３５、及び柱状層３６は、メモリストリングＭＳ（メモリ素子ＭＣ１〜ＭＣ４）として機能する。メモリゲート絶縁層３５は、抵抗変化素子Ｒとして機能する。第１〜第４ソース線導電層３３ａ〜３３ｄ、及び柱状層３６は、ショットキーダイオードＳＢＤとして機能する。
（第１実施形態に係る不揮発性半導体記憶装置１００の製造方法）
次に、図５Ａ（図５Ｂ、図５Ｃ）〜図１６Ａ（図１６Ｂ、図１６Ｃ）を参照して、第１実施形態に係る不揮発性半導体記憶装置１００の製造方法について説明する。図５Ａ〜図１６Ａは、第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。図５Ｂ〜図１６Ｂは、図５Ａ〜図１６ＡのＡ−Ａ’断面図であり、図５Ｃ〜図１６Ｃは、図５Ａ〜図１６ＡのＢ−Ｂ’断面図である。
先ず、図５Ａ〜図５Ｃに示すように、基板Ｂａ上に、酸化シリコン（ＳｉＯ２）、タングステン（Ｗ）を堆積させ、層１１ａ、層１２ａを形成する。
次に、図６Ａ〜図６Ｃに示すように、層１１ａ、層１２ａを貫通するように、溝４１を形成する。溝４１は、ロウ方向に所定ピッチをもってカラム方向に延びるように形成する。この工程により、層１１ａは、第１絶縁層１１となる。また、層１２ａは、ビット線導電層１２となる。
続いて、図７Ａ〜図７Ｃに示すように、溝４１を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させる。その後、ＣＭＰ（化学機械研磨）等により平坦化を行い、層間絶縁層１３を形成する。
次に、図８Ａ〜図８Ｃに示すように、ビット線導電層１２（層間絶縁層１３）の上面に、順次、窒化シリコン（ＳｉＮ）（例えば、１５ｎｍ）、酸化シリコン（ＳｉＯ２）（例えば、２０ｎｍ）、ｎ＋型のポリシリコン（ｐ−Ｓｉ）（例えば、２００ｎｍ）、酸化シリコン（ＳｉＯ２）（例えば、２０ｎｍ）を堆積させる。この工程により、ビット線導電層１２（層間絶縁層１３）の上面に、第１保護層２１、層２２ａ、層２３ａ、層２４ａが形成される。
続いて、図９Ａ〜図９Ｃに示すように、第１保護層２１、層２２ａ、層２３ａ、層２４ａを貫通するようにトランジスタホール２６を形成する。トランジスタホール２６は、ビット線導電層１２と整合する位置に形成する。トランジスタホール２６は、上方からみてマトリクス状に配置されるように形成する。
次に、図１０Ａ〜図１０Ｃに示すように、ＣＶＤ（化学蒸着）により、トランジスタホール２６に面する表面、及び層２４ａの上面を覆うように酸化シリコン（ＳｉＯ２）（２〜３ｎｍ）を堆積させ、層２７ａを形成する。
続いて、図１１Ａ〜図１１Ｃに示すように、トランジスタホール２６に面する表面、及び層２４ａの上面の層２７ａを選択的にエッチングし、除去する。この工程により、選択ゲート絶縁層２７が形成される。
次に、図１２Ａ〜図１２Ｃに示すように、トランジスタホール２６を埋めるようにｐ＋型のポリシリコン（ｐ−Ｓｉ）を堆積させ、その後にエッチバックを行う。この工程により、柱状層２８が形成される。
続いて、図１３Ａ〜図１３Ｃに示すように、層２２ａ〜２４ａを貫通するように溝４２を形成する。溝４２は、カラム方向に所定ピッチをもってロウ方向に延びるように形成する。この工程により、層２２ａは、第２絶縁層２２となる。層２３ａは、ワード線導電層２３となる。層２４ａは、第３絶縁層２４となる。
次に、図１４Ａ〜図１４Ｃに示すように、溝４２を埋めるように、酸化シリコン（ＳｉＯ２）を堆積させる。その後、ＣＭＰ等により平坦化を行い、層間絶縁層２５を形成する。
続いて、図１５Ａ〜図１５Ｃに示すように、ＣＶＤにより、窒化シリコン（ＳｉＮ）を堆積させ、第２保護層３１を形成する。そして、第２保護層３１上に、ＣＶＤにより、酸化シリコン（ＳｉＯ２）、金属層（ＴｉＢ、ＴａＢ、ＨｆＳｉｘ、ＴｉＮ、Ｔａのいずれか）を順次積層させ、第４〜第８絶縁層３２ａ〜３２ｅ、及び第１〜第４ソース線導電層３３ａ〜３３ｄを形成する。
次に、図１６Ａ〜図１６Ｃに示すように、第２保護層３１、第４〜第８絶縁層３２ａ〜３２ｅ、及び第１〜第４ソース線導電層３３ａ〜３３ｄを貫通するようにメモリホール３４を形成する。メモリホール３４は、トランジスタホール２６と整合する位置に形成する。メモリホール３４は、上方からみてマトリクス状に位置するように形成する。さらに、メモリホール３４に面する側壁に、酸化シリコン（ＳｉＯ２）を堆積させ、メモリゲート絶縁層３５を形成する。
続いて、メモリホール３４を埋めるように、ｐ型のポリシリコン（ｐ−Ｓｉ）を堆積させ、柱状層３６を形成する。以上の製造工程を経て、図３、図４Ａ〜図４Ｃに示す第１実施形態に係る不揮発性半導体記憶装置１００が形成される。
（第１実施形態に係る不揮発性半導体記憶装置１００の効果）
第１実施形態に係る不揮発性半導体記憶装置１００の効果について説明する。第１実施形態に係る不揮発性半導体記憶装置１００は、上記積層構造に示したように高集積化可能である。
また、不揮発性半導体記憶装置１００は、上記製造工程にて説明したように、メモリストリングＭＳ、選択トランジスタＳＴｒとして機能する各層を、積層数に関係なく所定のリソグラフィ工程数で製造することができる。すなわち、安価に不揮発性半導体記憶装置１００を製造することが可能である。
また、不揮発性半導体記憶装置１００において、第１〜第４ソース線導電層３３ａ〜３３ｄは、金属層にて構成されている。したがって、第１実施形態に係る不揮発性半導体記憶装置１００は、その配線抵抗を低減させ、メモリセルからの信号を大きくすることができ、もって動作の信頼性を高めることができる。
次に、図１７Ａ及び図１７Ｂを参照して、比較例（従来例）Ｄ１と比べつつ第１実施形態Ｄ２に係る不揮発性半導体記憶装置１００の効果を説明する。図１７Ａは、読み出し動作時における比較例Ｄ１を示す図であり、図１７Ｂは、読み出し動作時における第１実施形態Ｄ２を示す図である。ここで、比較例Ｄ１は、ｎ＋型半導体層にて構成された第１〜第４ソース線導電層３３Ｂａ〜３３Ｂｄ、及びｐ−型半導体層にて構成された柱状層３６Ｂを有するものとする。比較例の他の構成は、第１実施形態と同様とする。
また、図１７Ａ、図１７Ｂにおいては、メモリ素子ＭＣ２〜ＭＣ４のメモリゲート絶縁層３５（３５Ｂ）が、破壊されているものとする。一方、メモリ素子ＭＣ１のメモリゲート絶縁層３５（３５Ｂ）は、破壊されていないものとする。さらに、図１７Ａ、図１７Ｂにおいては、メモリ素子ＭＣ３からデータを読み出すものとする。ここで、読み出すメモリ素子ＭＣ３には、順方向のバイアスが印加され、読み出さないメモリ素子ＭＣ１、ＭＣ２、ＭＣ４には、逆方向バイアスが印加される。
比較例Ｄ１の柱状層３６Ｂの不純物濃度は、第１実施形態Ｄ２よりも低い。したがって、図１７Ａに示すように、比較例Ｄ１においては、読み出し時、柱状層３６Ｂ内に空乏層Ｅ１が広範囲にわたって広がる。したがって、比較例Ｄ１では、読み出すメモリ素子ＭＣ３に電圧が伝わらないおそれがある。
一方、第１実施形態Ｄ２の柱状層３６の不純物濃度は、比較例Ｄ１よりも高い。したがって、図１７Ｂに示すように、第１実施形態Ｄ２においては、読み出し時、空乏層Ｅ２の形成される範囲は、比較例Ｄ１よりも抑制される。したがって、第１実施形態Ｄ２に係る不揮発性半導体記憶装置１００は、上記の比較例Ｄ１のような問題を解消することができる。
また、比較例Ｄ１において、第１〜第４ソース線導電層３３Ｂａ〜３３Ｂｄ（ｎ＋型半導体層）、及び柱状層３６Ｂ（ｐ−型半導体層）は、ｐｎダイオードを構成する。これに対し、第１実施形態Ｄ２において、第１〜第４ソース線導電層３３ａ〜３３ｄ（金属層）、及び柱状層３６（ｐ型半導体層）は、ショットキーダイオードＳＢＤを構成する。ここで、ショットキーダイオードＳＢＤは、ｐｎダイオードよりも順方向の電圧降下が低く、速いスイッチング速度を持つ。すなわち、第１実施形態Ｄ２は、比較例Ｄ１よりも優れたスイッチング特性を有する。また、電圧降下が低いので、第１実施形態Ｄ２は、メモリセルからの信号を大きくすることができ、もって動作の信頼性を向上させることができる。
[第２実施形態]
（第２実施形態に係る不揮発性半導体記憶の概略構成）
次に、図１８を参照して、第２実施形態に係る不揮発性半導体記憶装置の概略構成について説明する。図１８は、第２実施形態に係る不揮発性半導体記憶装置のメモリ素子領域１Ａを示す回路図である。なお、第２実施形態において、第１実施形態と同様の構成については、同一符号を付し、その説明を省略する。
第２実施形態に係るメモリ素子領域１Ａは、図１８に示すように、第１実施形態と異なるメモリストリングＭＳａ（ＭＳａ（１，１）〜ＭＳ（１０、２０））を有する。メモリストリングＭＳａは、第１実施形態と異なるメモリ素子ＭＣａ１〜ＭＣａ４にて構成されている。
メモリ素子ＭＣａ１〜ＭＣａ４は、第１実施形態と同様に、抵抗変化素子Ｒ、及びショットキーダイオードＳＢＤを有する。
メモリ素子ＭＣａ１〜ＭＣａ４にて、抵抗変化素子Ｒ、及びショットキーダイオードＳＢＤは、第１実施形態と同様に、直列に接続されている。一方、第２実施形態においては、第１実施形態と異なり、抵抗素子Ｒの一端は、ショットキーダイオードＳＢＤのカソードに接続されている。第２実施形態において、同一のメモリストリングＭＳａにて、４つの抵抗変化素子Ｒの他端は、互いに共通接続されている。異なるメモリストリングＭＳａ（ＭＳａ（１、１）〜ＭＳａ（２０、１０））間にて、メモリ素子ＭＣａ１のショットキーダイオードＳＢＤのアノードは、ソース線ＳＬ１に共通接続されている。同様に、異なるメモリストリングＭＳａ間にて、メモリ素子ＭＣａ２のショットキーダイオードＳＢＤのアノードは、ソース線ＳＬ２に共通接続されている。同様に、異なるメモリストリングＭＳａ間にて、メモリ素子ＭＣ３ａのショットキーダイオードＳＢＤのアノードは、ソース線ＳＬ３に共通接続されている。同様に、異なるメモリストリングＭＳａ間にて、メモリ素子ＭＣ４ａのショットキーダイオードＳＢＤのアノードは、ソース線ＳＬ４に共通接続されている。
（第２実施形態に係る不揮発性半導体記憶の具体的構成）
次に、第２実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。第２実施形態において、第１〜第４ソース線導電層３３ａ〜３３ｄは、例えば、Ｐｔ、ＷＣ、ＷＢ、ＴａＣ、Ｗ、Ｐｔ、ＴｉＮ、ＣｏＳｉ、Ｃｏのいずれかで構成されている。また、柱状層３６は、ｎ型の不純物がドープされたポリシリコン（ｐ−Ｓｉ）（ｎ型半導体）にて構成されている。柱状層３６は、第１〜第４ソース線導電層３３ａ〜３３ｄと共にショットキーダイオードＳＢＤを構成する不純物濃度をもつ半導体にて構成されている。
（第２実施形態に係る不揮発性半導体記憶の効果）
第２実施形態に係る不揮発性半導体記憶の効果について説明する。第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有し、第１実施形態と同様の効果を奏する。
[第３実施形態]
（第３実施形態に係る不揮発性半導体記憶の具体的構成）
次に、図１９Ａ〜図１９Ｃを参照して、第３実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図１９Ａは、第３実施形態に係るメモリ素子領域１Ｂの上面図である。図１９Ｂは、図１９ＡのＡ−Ａ’断面図であり、図１９Ｃは、図１９ＡのＢ−Ｂ’断面図である。図１９Ａの右側は、配線層１０、及び選択トランジスタ２０の一部の層の上面を示している。また、図１９Ｂの左側は、後述するメモリ部３０Ａの上面を示している。なお、第３実施形態において、第１及び第２実施形態と同様の構成については、同一符号を付し、その説明を省略する。
メモリ素子領域１Ｂは、図１９Ｂ、図１９Ｃに示すように、第１及び第２実施形態と異なるメモリ層３０Ａを有する。メモリ層３０Ａは、第１実施形態異なる第１〜第４ソース線導電層３３Ａａ〜３３Ａｄ、及び柱状層３６Ａを有する。
第１〜第４ソース線導電層３３Ａａ〜３３Ａｄは、ｎ型の不純物がドープされたポリシリコン（ｐ−Ｓｉ）（ｎ型半導体）にて構成されている。第１〜第４ソース線導電層３３Ａａ〜３３Ａｄは、柱状層３６Ａと共にショットキーダイオードＳＢＤを構成する不純物濃度をもつ半導体にて構成されている。
柱状層３６Ａは、金属層にて構成されている。柱状層３６Ａは、例えば、Ｐｔ、ＷＣ、ＷＢ、ＴａＣ、Ｗ、Ｐｔ、ＴｉＮ、ＣｏＳｉ、Ｃｏのいずれかで構成されている。
上記メモリ層３０Ａの構成において、第１〜第４ソース線導電層３３Ａａ〜３３Ａｄ、及び柱状層３６Ａは、ショットキーダイオードＳＢＤとして機能する。
（第３実施形態に係る不揮発性半導体記憶の効果）
次に、第３実施形態に係る不揮発性半導体記憶の効果について説明する。第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態と同様に、高集積化可能であり、且つ低コストで製造可能である。
さらに、第３実施形態に係る不揮発性半導体記憶装置において、柱状層３６Ａは、金属層にて構成されたている。したがって第３実施形態に係る不揮発性半導体記憶装置、その配線抵抗を低減させ、動作の信頼性を高めることができる。
[第４実施形態]
（第４実施形態に係る不揮発性半導体記憶の具体的構成）
次に、図２０を参照して、第４実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２０は、第４実施形態に係るメモリ素子領域１Ｃの断面図である。なお、第４実施形態において、第１〜第３実施形態と同様の構成については、同一符号を付し、その説明を省略する。
メモリ素子領域１Ｃにおいて、図２０に示すように、選択トランジスタ層２０は、第１実施形態と異なり、メモリ層３０の上層に位置する。また、配線層１０は、選択トランジスタ層２０の上層に位置する。
（第４実施形態に係る不揮発性半導体記憶の効果）
次に、第４実施形態に係る不揮発性半導体記憶の効果について説明する。第４実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有し、第１実施形態と同様の効果を奏する。
さらに、第４実施形態に係る不揮発性半導体記憶装置は、配線層１０、及び選択トランジスタ層２０をメモリ層３０の上層に設けている。したがって、第４実施形態に係る不揮発性半導体記憶装置は、ビット線ＢＬ、及びワード線ＷＬの配線の自由度を高めることができる。
[第５実施形態]
（第５実施形態に係る不揮発性半導体記憶の具体的構成）
次に、図２１を参照して、第５実施形態に係る不揮発性半導体記憶装置の具体的構成について説明する。図２１は、第５実施形態に係るメモリ素子領域１Ｄの断面図である。なお、第５実施形態において、第１〜第４実施形態と同様の構成については、同一符号を付し、その説明を省略する。
メモリ素子領域１Ｄは、第１実施形態と同様に、配線層１０、選択トランジスタ層２０、及びメモリ層３０を有する。メモリ素子領域１Ｄは、さらに、基板Ｂａと配線層１０との間に、制御回路層５０を有する。制御回路層５０は、メモリストリングＭＳ、選択トランジスタＳＴｒを制御する制御回路（例えば、センスアンプ、ローデコーダ）として機能する。
基板Ｂａは、その表面にベース領域Ｂａ１、及び一対のソース／ドレイン領域Ｂａ２、Ｂａ３を有する。例えば、ベース領域Ｂａ１が、ｐ型半導体にて構成され、ソース／ドレイン領域Ｂａ２、Ｂａ３が、ｎ型半導体にて構成されている。また、ベース領域Ｂａ１が、ｎ型半導体にて構成され、ソース／ドレイン領域Ｂａ２、Ｂａ３が、ｐ型半導体にて構成されていても良い。
制御回路層５０は、基板Ｂａの上面であって、ソース／ドレイン領域Ｂａ２、Ｂａ３を跨いで形成されたゲート絶縁層５１と、そのゲート絶縁層５１上に形成されたゲート導電層５２を有する。
また、制御回路層５０は、第１コンタクト層５３ａ、５３ｂ、５３ｃ、及び第１配線層５４ａ、５４ｂ、５４ｃを有する。第１コンタクト層５３ａ、５３ｂ、５３ｃは、各ソース／ドレイン領域Ｂａ２、Ｂａ３、ゲート導電層５２の上面に接して設けられ且つ積層方向に延びるように形成されている。第１配線層５４ａ、５４ｂ、５４ｃは、第１コンタクト層５３ａ，５３ｂ、５３ｃのそれぞれに接続されている。
また、制御回路層５０は、第２コンタクト層５５ａ、５５ｂ、及び第２配線層５６ａ、５６ｂを有する。第２コンタクト層５５ａ、５５ｂは、第１配線層５４ａ、５４ｂの上面に接して設けられ且つ積層方向に延びるように形成されている。第２配線層５６ａ、５６ｂは、第２コンタクト層５５ａ、５５ｂのそれぞれに接続されている。
上記制御回路層５０の構成において、ソース／ドレイン領域Ｂａ２、Ｂａ３、ゲート絶縁層５１、及びゲート導電層５２は、トランジスタＴｒとして機能する。
（第５実施形態に係る不揮発性半導体記憶の効果）
次に、第５実施形態に係る不揮発性半導体記憶の効果について説明する。第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態と略同様の構成を有し、第１実施形態と同様の効果を奏する。
さらに、第５実施形態に係る不揮発性半導体記憶装置は、基板Ｂａと配線層１０との間に制御回路層５０を有する。したがって、第５実施形態に係る不揮発性半導体記憶装置は、第１実施形態よりも、その占有面積を縮小化することができる。
［その他実施形態］
以上、不揮発性半導体記憶装置の一実施形態を説明してきたが、本発明は、上記実施形態に限定されるものではなく、発明の趣旨を逸脱しない範囲内において種々の変更、追加、置換等が可能である。
本発明の第１実施形態に係る不揮発性半導体記憶装置１００の概略構成図である。 メモリ素子領域１を示す回路図である。 メモリ素子領域１の概略斜視図である。 図３の上面図である。 図４ＡのＡ−Ａ’断面図である。 図４ＡのＢ−Ｂ’断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図５ＡのＡ−Ａ’断面図である。 図５ＡのＢ−Ｂ’断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図６ＡのＡ−Ａ’断面図である。 図６ＡのＢ−Ｂ’断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図７ＡのＡ−Ａ’断面図である。 図７ＡのＢ−Ｂ’断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図８ＡのＡ−Ａ’断面図である。 図８ＡのＢ−Ｂ’断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図９ＡのＡ−Ａ’断面図である。 図９ＡのＢ−Ｂ’断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図１０ＡのＡ−Ａ’断面図である。 図１０ＡのＢ−Ｂ’断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図１１ＡのＡ−Ａ’断面図である。 図１１ＡのＢ−Ｂ’断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図１２ＡのＡ−Ａ’断面図である。 図１２ＡのＢ−Ｂ’断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図１３ＡのＡ−Ａ’断面図である。 図１３ＡのＢ−Ｂ’断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図１４ＡのＡ−Ａ’断面図である。 図１４ＡのＢ−Ｂ’断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図１５ＡのＡ−Ａ’断面図である。 図１５ＡのＢ−Ｂ’断面図である。 第１実施形態に係る不揮発性半導体記憶装置１００の製造工程を示す上面図である。 図１６ＡのＡ−Ａ’断面図である。 図１６ＡのＢ−Ｂ’断面図である。 読み出し動作時における比較例Ｄ１を示す図である。 読み出し動作時における第１実施形態Ｄ２を示す図である。 本発明の第２実施形態に係る不揮発性半導体記憶装置のメモリ素子領域１Ａを示す回路図である。 本発明の第３実施形態に係るメモリ素子領域１Ｂの上面図である。 図１９ＡのＡ−Ａ’断面図である。 図１９ＡのＢ−Ｂ’断面図である。 本発明の第４実施形態に係るメモリ素子領域１Ｃの断面図である。 本発明の第５実施形態に係るメモリ素子領域１Ｄの断面図である。
符号の説明
１、１Ａ〜１Ｄ…メモリ素子領域、 ２…ビット線駆動回路、 ３…ワード線駆動回路、 ４…ソース線駆動回路、 １０…配線層、 ２０…選択トランジスタ層、 ３０、３０Ａ…メモリ層、 ５０…制御回路層、 Ｂａ…基板、 ＭＳ、ＭＳａ…メモリストリング、 ＭＣ１〜ＭＣ４、ＭＣａ１〜ＭＣａ４…メモリ素子、 ＳＢＤ…ショットキーダイオード、Ｒ…抵抗変化素子、１００…不揮発性半導体記憶装置。

Claims (5)

  1. メモリ素子を複数有する複数のメモリ素子群を備え、
    前記メモリ素子群は、
    積層方向に伸びる第１柱状層と、
    前記第１柱状層の側面に形成され且つ抵抗変化素子として機能し、所定電圧を印加されることにより破壊される第１絶縁層と、
    前記第１絶縁層を介して前記第１柱状層を取り囲むように形成された第１導電層とを備え、
    前記第１導電層は、金属にて構成され、
    前記第１柱状層は、破壊された第１絶縁層を介して前記第１導電層と接することにより前記第１導電層と共にショットキーダイオードとして機能し、前記ショットキーダイオードを構成するための不純物濃度をもつ半導体にて構成されている
    ことを特徴とする不揮発性半導体記憶装置。
  2. 前記メモリ素子群を制御する制御回路を備え、
    前記制御回路は、前記メモリ素子群の下層に形成されている
    ことを特徴とする請求項１記載の不揮発性半導体記憶装置。
  3. 前記メモリ素子群の一端に接続され、前記メモリ素子群への導通を制御する選択トランジスタを備え、
    前記選択トランジスタは、
    前記第１柱状層の上面又は下面から積層方向にのびる第２柱状層と、
    前記第２柱状層の側面に形成された第２絶縁層と、
    前記第２絶縁層を介して前記第２柱状層を取り囲むように形成された第２導電層とを備える
    ことを特徴とする請求項１又は請求項２記載の不揮発性半導体記憶装置。
  4. メモリ素子を複数有する複数のメモリ素子群を備え、
    前記メモリ素子群は、
    積層方向に伸びる第１柱状層と、
    前記第１柱状層の側面に形成され且つ抵抗変化素子として機能し、所定電圧を印加されることにより破壊される第１絶縁層と、
    前記第１絶縁層を介して前記第１柱状層を取り囲むように形成された第１導電層とを備え、
    前記第１柱状層は、金属にて構成され、
    前記第１導電層は、破壊された第１絶縁層を介して前記第１柱状層と接することにより前記第１柱状層と共にショットキーダイオードとして機能し、前記ショットキーダイオードを構成するための不純物濃度をもつ半導体にて構成されている
    ことを特徴とする不揮発性半導体記憶装置。
  5. 前記メモリ素子群を制御する制御回路を備え、
    前記制御回路は、前記メモリ素子群の下層に形成されている
    ことを特徴とする請求項４記載の不揮発性半導体記憶装置。
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