KR101587601B1 - 비휘발성 메모리 장치의 제조 방법 - Google Patents
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Abstract
3차원 구조의 비휘발성 메모리 장치의 제조 방법이 제공된다. 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에 제 1 및 제 2 물질막들을 적어도 2층 이상 번갈아 적층하고, 제 1 식각 공정을 수행하여, 적층된 제 1 및 제 2 물질막들을 관통하는 트렌치들을 형성하고, 제 2 식각 공정을 수행하여, 트렌치에 노출된 제 2 물질막들을 제거하는 것을 포함하며, 제 1 및 제 2 물질막들은, 주성분이 동일하되 불순물 함량의 차이를 갖는 물질들로 각각 형성된다.
3차원, 식각 선택비, 물질막
Description
본 발명은 비휘발성 메모리 장치의 제조 방법에 관한 것으로서, 더욱 상세하게는 전기적 특성을 향상시킬 수 있는 3차원 구조의 비휘발성 메모리 장치의 제조 방법에 관한 것이다.
일반적으로 비휘발성 메모리 장치란, 전기적으로 데이터의 소거(erase) 및 저장(program)이 가능하고 전원이 차단되어도 데이터의 보존이 가능한 소자이다. 이에 따라 최근 다양한 분야에서 비휘발성 메모리 장치의 사용이 증가하고 있다.
이러한 비휘발성 메모리 장치들은 다양한 형태의 메모리 셀 트랜지스터를 구성하고 있으며, 셀 어레이 구조에 따라 크게 낸드형(NAND type)과 노어형(NOR type)으로 구분된다. 낸드형 비휘발성 메모리 장치와 노어형 비휘발성 메모리 장치는 고집적화와 고속성으로 대별되는 각각의 장단점을 가지고 있다.
특히, 낸드형 비휘발성 메모리 장치는 다수의 메모리 셀 트랜지스터들을 직렬적으로 연결한 셀 스트링(string) 구조로 인해, 고집적화에 유리하다. 그리고, 낸드형 비휘발성 메모리 장치는 복수개의 메모리 셀 트랜지스터들에 저장된 정보를 동시에 변경하는 동작 방식을 채택하기 때문에, 정보 갱신(update) 속도가 상기 노어형 비휘발성 메모리 장치에 비해 월등히 빠르다. 이러한 높은 집적도 및 빠른 갱신 속도에 의해, 낸드형 비휘발성 메모리 장치는 디지털 카메라 또는 MP3 플레이어 등과 같이 대용량 저장 장치(mass storage)를 필요로 하는 휴대용 전자 제품에 주로 사용된다.
이와 같은 낸드형 비휘발성 메모리 장치들의 장점들을 계속해서 촉진 및 부각시키는 방향으로 연구 개발되고 있으며, 이에 따라 3차원 구조의 낸드형 비휘발성 메모리 장치가 개발되고 있다.
본원 발명이 해결하고자 하는 과제는 채널 손상을 방지할 수 있는 3차원 구조의 낸드형 비휘발성 메모리 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은 반도체 기판 상에 제 1 및 제 2 물질막들을 적어도 2층 이상 번갈아 적층하고, 제 1 식각 공정을 수행하여, 적층된 제 1 및 제 2 물질막들을 관통하는 트렌치들을 형성하고, 제 2 식각 공정을 수행하여, 트렌치에 노출된 제 2 물질막들을 제거하는 것을 포함하며, 제 1 및 제 2 물질막들은, 주성분이 동일하되 불순물 함량의 차이를 갖는 물질들로 각각 형성된다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 비휘발성 메모리 장치의 제조 방법에 따르면, 3차원 구조의 비휘발성 메모리 장치를 제조하기 위해, 주성분이 동일하되, 불순물 함량의 차이를 갖는 물질들을 각각 제 및 제 2 물질막들로 이용함으로써, 제 1 및 제 2 물질막이 번 갈아 적층된 스택 구조물의 측벽 프로파일을 균일하게 형성할 수 있다. 또한, 금속 패턴을 형성하기 위해, 제 1 물질막의 손상을 방지하면서, 제 2 물질막을 선택적으로 제거할 수 있다.
또한, 제 1 및 제 2 물질막들은 주성분이 동일하므로, 반복적으로 제 1 및 제 2 물질막들을 적층할 때, 불순물을 조절하면서 인시츄로 형성할 수 있어, 제조 효율이 향상될 수 있다.
또한, 제 1 및 제 2 물질막들의 주성분을 실리콘 산화막으로 형성할 경우, 제 2 물질막을 제거시, 비휘발성 메모리 장치의 채널 반도체가 손상되는 것을 방지할 수 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다. 또한, 본 명세서에서, 어떤 막이 다른 막 또는 기판 상에 있다고 언급되는 경우에 그것은 다른 막 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 막이 개재될 수도 있다는 것을 의미한다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여, 본 발명의 실시예들에 대해 상세히 설명하기로 한다. 본 발명의 실시예들에 따른 비휘발성 메모리 장치는 3차원 구조를 갖는다.
도 1은 본 발명의 실시예에 따른 비휘발성 메모리 장치를 나타내는 회로도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 다수의 스트링(STR)들을 포함하는 셀 어레이를 포함한다. 셀 어레이는 복수 개의 비 트 라인들(BL1~BL3), 워드 라인들(WL1~WL4), 상부 및 하부 선택 라인들(USL1~USL3, LSL) 및 공통 소오스 라인(CSL)을 포함한다. 그리고, 비트 라인들(BL1~BL3)과 공통 소오스 라인(CSL) 사이에 복수 개의 스트링(STR)들을 포함한다.
각각의 스트링(STR)은, 상부 및 하부 선택 트랜지스터들(UST, LST)과, 상부 및 하부 선택 트랜지스터들(UST, LST) 사이에 직렬로 연결된 복수 개의 메모리 셀 트랜지스터(MC)들을 포함한다. 그리고, 상부 선택 트랜지스터들(UST)의 드레인은 비트 라인들(BL1~BL3)과 연결되며, 하부 선택 트랜지스터들(LST)의 소오스는 공통 소오스 라인(CSL)과 연결된다. 공통 소오스 라인(CSL)은 하부 선택 트랜지스터들(LST)의 소오스가 공통으로 연결된 라인이다.
또한, 상부 선택 트랜지스터들(UST)은 상부 선택 라인들(USL1~USL3)과 연결되며, 하부 선택 트랜지스터(LST)들은 각각 하부 선택 라인(LSL)과 연결된다. 또한, 각각의 메모리 셀들(MC)은 워드 라인들(WL1~WL4)에 연결된다.
이와 같은 셀 어레이는 3차원 구조로 배열되어 있어, 스트링(STR)들은 기판의 상부면과 평행한 xy 평면에 대해 수직인 z축 방향으로 메모리 셀들(MC)이 직렬 연결된 구조를 갖는다. 이에 따라, 선택 트랜지스터들(UST, LST) 및 메모리 셀 트랜지스터(MC)들의 채널이 xy 평면에 대해 수직으로 형성될 수 있다.
3차원 구조를 갖는 비휘발성 메모리 장치는, 각각의 xy 평면마다 m개의 메모리 셀들이 형성될 수 있으며, m개의 메모리 셀들을 갖는 xy 평면이 n개의 층으로 적층될 수 있다. (여기서, m 및 n은 자연수이다.)
이하, 도 2 내지 도 8을 참조하여, 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의제조 방법에 대해 상세히 설명한다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 2를 참조하면, 반도체 기판(100) 상에 제 1 및 제 2 물질막들(110, 120)을 2층 이상 번갈아 적층한다. 여기서, 반도체 기판(100)은 불순물 영역(또는 웰; 102)을 포함할 수 있으며, 불순물 영역(102) 상에 제 1 및 제 2 물질막들(110, 120)이 번갈아 적층될 수 있다. 이 때, 적층되는 제 1 및 제 2 물질막들(110, 120)의 수는 메모리 용량에 따라 달라질 수 있다.
제 1 및 제 2 물질막들(110, 120)은 주성분(main component)이 동일하되, 등방성 식각에서의 식각율 차이와, 이방성 식각에서의 식각율 차이가 서로 다른 특성을 갖는 절연막들로 각각 형성될 수 있다. 구체적으로, 제 1 물질막(110)과 제 2 물질막(120)은, 주성분이 동일하되, 불순물 함량(content)의 차이를 갖는 물질들로 각각 형성될 수 있다. 제 1 및 제 2 물질막(110, 120)들은 서로 다른 비율로 포함된 다양한 원자들을 포함할 수 있다. 이 때, 제 1 물질막(110)을 구성하는 전체 원자들이, 제 2 물질막(120)을 구성하는 원자들과 50% 이상의 비율로 동일할 경우, 제 1 및 제 2 물질막들(110, 120)에 공통으로 존재하는 원자들을 주성분(main component)이라 지칭한다. 예를 들어, 알려진 것처럼, USG와 BPSG는 모두 화학적으로 결합된 실리콘 원자들 및 산소 원자들을 포함하고 있으며, 실리콘 및 산소 원자들의 총 수는 USG와 BPSG 모두 90% 이상이라는 점에서, 이들은 상술한 주성분으로 해석될 수 있다.
이와 같이, 제 1 및 제 2 물질막들(110, 120)을 주성분이 동일하되, 불순물 함량의 차이를 갖는 물질들로 형성함으로써, 서로 다른 특성의 식각 공정들에서, 제 1 및 제 2 물질막들(110, 120)의 식각 선택비가 다르게 나타날 수 있다. 즉, 이방성 식각 공정에서, 제 1 및 제 2 물질막들(110, 120) 간의 식각 선택비보다, 등방성 식각 공정에서 제 1 및 제 2 물질막(110, 120) 간의 식각 선택비가 클 수 있다. 나아가, 등방성 식각 공정에서는 제 1 물질막(110)의 식각율보다 제 2 물질막(120)의 식각율이 더 클 수 있다.
예를 들어, 제 1 및 제 2 물질막들(110, 120)은 주성분이 실리콘 산화물로 이루어지되, 제 1 물질막(110) 내 불순물 함량보다 제 2 물질막(120) 내 불순물 함량이 클 수 있다. 예를 들어, 제 1 물질막(110)은 불순물이 언도우프된(undoped) 실리콘 산화막으로 형성될 수 있으며, 제 2 물질막(120)은 불순물이 도우프된(doped) 실리콘 산화막으로 형성될 수 있다. 보다 구체적으로, 제 1 물질막(110)은, 예를 들어, 열산화막, TEOS(Tetra ethly ortho silicate), USG(Undoped Silicate Glass), PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate) 또는 HDP(High Density Plasma) 산화막으로 형성될 수 있다. 제 2 물질막(120)은, 예를 들어, 보론(boron) 및/또는 인(phosphorous)과 같은 불순물이 도핑된 산화막, 즉, BSG(Borosilicate Glass), PSG(PhosphoSilicate Glass) 또는 BPSG(BoroPhosphoSilicate Glass)로 형성될 수 있다.
다른 실시예로, 주성분이 동일하되 불순물 함량이 다른 물질들로 각각 형성되는 제 1 및 제 2 물질막(110, 120)들은, 불소 또는 탄소와 같은 불순물이 도핑된 저유전막(예를 들어, SiOC, SiOF)일 수도 있다.
한편, 제 1 물질막(110)을 불순물이 언도우프된 실리콘 산화막으로 형성하고, 제 2 물질막(120)을 불순물이 도우프된 실리콘 산화막으로 형성할 경우, 인-시츄(in-situ)로 제 1 및 제 2 물질막들(110, 112)을 반복하여 형성할 수 있다. 다시 말해, 실리콘 산화막 형성시 불순물의 공급을 제어하여 제 1 물질막(110)과 제 2 물질막(120)을 번갈아 형성할 수 있다. 그러므로, 제 1 물질막(110)과 제 2 물질막(120)들을 2층 이상 번갈아 반복적으로 적층할 때, 공정 효율이 향상될 수 있다.
이후, 적층된 제 1 및 제 2 물질막들(110, 120)에 라인 형태의 제 1 트렌치(132)들을 형성한다. 제 1 트렌치(132)들은 제 1 방향으로 신장된 라인 형태로 반도체 기판(100)을 노출시킬 수 있다. 제 1 트렌치(132)들은 서로 소정 간격 이격되 형성되며, 서로 평행하게 형성될 수 있다. 이와 같이, 제 1 트렌치(132)들을 형성함에 따라, 적층된 제 1 및 제 2 물질막들(110, 120)의 측벽이 노출될 수 있다. 보다 구체적으로, 제 1 트렌치(132)들은, 적층된 제 1 및 제 2 물질막들(110, 120) 상에 마스크 패턴(미도시)을 형성하고, 제 1 및 제 2 물질막들(110, 120)을 이방성 식각하여 형성할 수 있다. 제 1 및 제 2 물질막들(110, 120)에 대한 이방성 식각 공정은 CFx 계열의 식각 가스를 사용하여 진행할 수 있다. 제 1 및 제 2 물질막들(110, 120)은 이방성 식각 공정에서 식각 선택비가 낮으므로, 이방성 식각 공정을 통해 균일한 내벽을 갖는 제 1 트렌치(132)들이 형성될 수 있다. 다시 말해, 제 1 트렌치(132)에 의해 노출된 제 1 및 제 2 물질막들(110, 120)의 측벽은 반도체 기판(100)에 대해 수직한 평면을 형성할 수 있다.
도 3을 참조하면, 제 1 트렌치(132)들에 의해 노출된 제 1 및 제 2 물질막들(110, 120)의 제 1 측벽 상에 반도체 패턴(135)을 형성한다. 보다 상세히 설명하면, 제 1 트렌치(132)에 의해 노출된 제 1 및 제 2 물질막들(110, 120)의 측벽을 따라 컨포말하게 반도체층을 증착하고, 이후, 반도체층을 이방성 식각하여 반도체 패턴(135)을 형성할 수 있다. 즉, 제 1 및 제 2 물질막(110, 120)들의 측벽을 덮는 반도체 패턴(135)이 형성될 수 있다. 반도체 패턴(135)은 다결정 반도체로 이루어질 수 있으며, 화학 기상 증착 공정을 이용하여 형성될 수 있다. 한편, 반도체 패턴(135)을 형성하는 것은, 제 1 트렌치(135)들에 의해 노출된 반도체 기판(100)을 씨드층(seed layer)으로 이용하는 에피택시얼 공정을 수행하여, 제 1 트렌치(132)들 내에 단결정 반도체로 이루어진 반도체 패턴(135)을 형성할 수도 있다.
반도체 패턴(135)들을 형성한 다음에는, 제 1 트렌치(132) 내에 절연 물질을 매립하고 평탄화하여, 반도체 패턴(135)들 사이에 절연막(140)을 형성한다.
도 4를 참조하면, 반도체 패턴(135)들이 형성된 제 1 트렌치(132)들 사이에, 제 2 트렌치(152)들을 형성한다. 제 2 트렌치(152)들은 적층된 제 1 및 제 2 물질막들(110, 120)에 대해 사진 및 이방성 식각 공정을 진행하여 형성될 수 있다. 제 2 트렌치(152)들은 라인 형태로 형성될 수 있으며, 제 1 트렌치(132)들과 평행하게 형성될 수 있다. 또한, 제 1 및 제 2 물질막들(110, 120)은 이방성 식각 공정에서 식각 선택비가 낮은 물질로 형성되어 있으므로, 이방성 식각 공정을 통해 형성되는 제 2 트렌치(152)들의 내벽 또한 균일한 프로파일(profile)을 가질 수 있다. 또한, 제 1 및 제 2 트렌치들(132, 152)을 형성함에 따라, 반도체 기판(100) 상의 제 1 및 제 2 물질막들(110, 120)들이 라인 형태로 패터닝될 수 있다.
도 5를 참조하면, 제 1 물질막(110)들 사이에 형성된 제 2 물질막(120)들을 제거하여, 반도체 패턴(135)들의 측벽 일부를 제 2 트렌치(152)에 노출시킨다. 즉, 적층된 제 1 물질막(110)들 사이에 빈 공간(154)이 형성될 수 있다. 보다 상세히 설명하면, 제 1 및 제 2 물질막들(110, 120)은 불순물 함량 차이에 의해 등방성 식각 공정에서 식각 선택비가 클 수 있다. 그리고, 특정 식각액에서, 불순물을 포함하는 실리콘 산화막의 경우, 불순물이 비도핑된 실리콘 산화막에 비해 식각율이 높을 수 있다. 즉, 제 2 트렌치(152) 내로 식각액을 공급하면, 제 2 물질막(120)들이 선택적으로 식각될 수 있다. 이 때, 제 1 물질막(110)과 제 2 물질막(120)은 등방성 식각 공정에서 식각율 차이가 큰 물질들로 형성되므로, 등방성 식각 공정시, 제 1 물질막(110)들의 손상을 줄이면서, 제 2 물질막(120)들을 선택적으로 제거할 수 있다.
보다 구체적으로, 제 2 물질막(120)이, 불순물이 도우프된 실리콘 산화막으로 형성된 경우, 불화수소(HF) 가스를 이용하여, 제 2 물질막(120)을 선택적으로 식각할 수 있다. 다른 실시예로, 제 2 물질막(120)은 불산(HF)과 탈이온수(de-ionized water, H2O)의 혼합액(DHF)을 이용하여 선택적으로 제거될 수도 있다. 또 다른 실시예로는, 카보닐, 카르복실산, 에테르, 에스테르 및 알코올류와 같이, 유전율이 30dyn/㎠ 이하인 저극성 유기 용매와, 불산 및 탈이온수의 혼합액을 이용하여 제 2 물질막(120)이 제거될 수 있다. 또 다른 실시예에서, 제 2 물질막(120)을 제거하기 위해 약 10~99.9%의 질량비를 갖는 저극성 유기 용매와, 0.01~10%의 질량비를 갖는 불산 용액과, 0.1~80%의 질량비를 갖는 탈이온수의 혼합액이 이용될 수 있으며, 약 90 ~ 110도의 온도 조건에서 등방성 식각 공정이 진행될 수 있다. 이 때, 제 1 물질막(110)들은 혼합액에 의한 식각율이 낮은 물질로 형성되어 있으므로, 반도체 기판(100) 상에 제 1 물질막(110)들을 유지하면서 제 2 물질막(120)들이 선택적으로 제거될 수 있다.
이와 같이, 제 2 물질막(120)을 제거하기 위한 등방성 식각 공정은 매엽식의 스핀 방식으로 이루어지거나, 매엽식(single type) 또는 배치식(batch type)의 딥핑(dipping) 방식으로 이루어질 수 있다.
한편, 제 2 물질막(120)으로서, 제 1 물질막(110; 예를 들어, 산화막)과 등방성 식각 선택비 차이가 큰 질화막을 사용할 경우, 제 2 물질막(120)들을 제거하기 위해 인산(H3PO4) 용액이 사용될 수 있다. 이 때, 인산 용액은 제 2 물질막(120)들을 제거함에 따라 노출되는 반도체 패턴(135)들을 손상시킬 수 있다.
반면, 제 2 물질막(120)을, 제 1 물질막(110)과 등방성 식각 공정에서 식각율 차이를 갖는 불순물이 도핑된 실리콘 산화물로 형성함으로써, 제 2 물질막(120)을 제거하기 위해 인산 용액을 사용하지 않으면서 제 2 물질막(120)을 제거할 수 있다. 그러므로, 단결정 반도체 또는 다결정 반도체 물질로 이루어지는 반도체 패턴(135)들이 인산 용액에 의해 손상을 방지할 수 있다. 이에 따라, 비휘발성 메모리 장치의 채널로 이용되는 반도체 패턴(135)들의 손상을 방지할 수 있어, 비휘발 성 메모리 장치의 전기적 특성이 향상될 수 있다.
도 6을 참조하면, 반도체 패턴(135)의 측벽 일부분들을 노출시키는 제 2 트렌치(152)들을 따라, 컨포말하게 전하 저장막(160)을 형성한다. 즉, 전하 저장막(150)은 반도체 패턴(135)의 측벽 일부분과, 제 1 물질막(110)들의 표면을 덮을 수 있다. 그리고, 전하 저장막(160)은 전하 블록킹막, 전하 트랩핑막 및 전하 터널링막을 순서대로 증착하여 형성될 수 있다.
도 7을 참조하면, 제 2 트렌치(152)들 내의 전하 저장막(160) 상에 도전막을 매립한다. 도전막은 도전 물질을 증착하여 형성될 수 있으며, 도전 물질을 증착시 수직으로 인접하는 제 1 물질막(110)들 사이에 도전 물질이 충진(filling)될 수 있다. 이 때, 도전 물질로는 폴리실리콘막 또는 금속막이 이용될 수 있다.
이후, 제 2 트렌치(152) 내에 매립된 도전막을 패터닝하여, 라인 형태의 게이트 전극들로 분리한다. 즉, 수평 방향으로 인접한 제 1 물질막(110)들 사이에 매립된 도전막을 제거하여, 수직적으로 인접하는 제 1 물질막(110)들 사이에 게이트 전극(172)들을 형성할 수 있다. 즉, 도전막을 이방성 식각하여, 반도체 기판(100)을 노출시키는 제 2 트렌치(152)들을 재형성할 수 있다. 이에 따라, 반도체 기판(100) 상에, 제 1 물질막(110)과 게이트 전극(172)들이 번갈아 적층된 구조물이 형성될 수 있으며, 반도체 기판(110) 상에 게이트 전극(172)들이 3차원적으로 배치될 수 있다.
한편, 도전막을 게이트 전극(172)들로 분리할 때, 재형성되는 제 2 트렌치(152)에 제 1 물질막(110)들의 측벽이 노출될 수 있다. 즉, 제 1 물질막(110)의 측벽에 형성된 전하 저장막(160)이 제거될 수 있다. 이에 따라, 제 1 물질막(110)들 사이에 국소적으로 전하 저장막 패턴(162)이 형성될 수도 있다.
도 8을 참조하면, 재형성된 제 2 트렌치(152) 내에, 절연막(180)을 매립하고, 절연막(180)의 상면을 평탄화한다. 이어서, 제 1 물질막(110)들의 측면에 형성된 반도체 패턴(135)을 라인 형태로 패터닝하여, 채널 반도체 패턴(137)들을 형성할 수 있다. 반도체 패턴(135)을 라인 형태로 패터닝하는 공정은, 도 4에 도시된 제 2 트렌치(152)들을 형성하기 전에 수행될 수도 있다. 이에 따라, 적층된 게이트 전극(172)들의 일측벽을 가로지르며, 서로 이격된 라인 형태의 채널 반도체 패턴(137)들이 형성될 수 있다. 그리고, 적층된 게이트 전극(172)들 상부에, 게이트 전극(172)들을 가로지르며 채널 반도체 패턴(137)과 전기적으로 연결되는 비트 라인(190)들을 형성할 수 있다.
도 9는 본 발명의 실시예들의 제조 방법에 따라 제조된 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 9를 참조하면, 메모리 시스템(1100)은 PDA, 포터블(portable) 컴퓨터, 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 소자에 적용될 수 있다.
메모리 시스템(1100)은 컨트롤러(1110), 키패드(keypad), 키보드 및 디스플레이와 같은 입출력 장치(1120), 메모리(1130), 인터페이스(1140), 및 버스(1150)를 포함한다. 메모리(1130)와 인터페이스(1140)는 버스(1150)를 통해 상호 소통된 다.
컨트롤러(1110)는 적어도 하나의 마이크로 프로세서, 디지털 시그널 프로세서, 마이크로 컨트롤러, 또는 그와 유사한 다른 프로세스 장치들을 포함한다. 메모리(1130)는 컨트롤러에 의해 수행된 명령을 저장하는 데에 사용될 수 있다. 입출력 장치(1120)는 시스템(1100) 외부로부터 데이터 또는 신호를 입력받거나 또는 시스템(1100) 외부로 데이터 또는 신호를 출력할 수 있다. 예를 들어, 입출력 장치(1120)는 키보드, 키패드 또는 디스플레이 소자를 포함할 수 있다.
메모리(1130)는 본 발명의 실시예들에 따른 비휘발성 메모리 소자를 포함한다. 메모리(1130)는 또한 다른 종류의 메모리, 임의의 수시 접근이 가능한 휘발성 메모리, 기타 다양한 종류의 메모리를 더 포함할 수 있다.
인터페이스(1140)는 데이터를 통신 네트워크로 송출하거나, 네트워크로부터 데이터를 받는 역할을 한다.
도 10은 본 발명의 실시예들의 제조 방법에 따라 제조된 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 10을 참조하면, 고용량의 데이터 저장 능력을 지원하기 위한 메모리 카드(1200)는 본 발명에 따른 플래시 메모리 장치(1210)를 장착한다. 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와 플래시 메모리 장치(1210) 간의 제반 데이터 교환을 제어하는 메모리 컨트롤러(1220)를 포함한다.
SRAM(1221)은 프로세싱 유닛(1222)의 동작 메모리로써 사용된다. 호스트 인터페이스(1223)는 메모리 카드(1200)와 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러 정정 블록(1224)은 멀티 비트 플래시 메모리 장치(1210)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정한다. 메모리 인터페이스(1225)는 본 발명의 플래시 메모리 장치(1210)와 인터페이싱 한다. 프로세싱 유닛(1222)은 메모리 컨트롤러(1220)의 데이터 교환을 위한 제반 제어 동작을 수행한다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 메모리 카드(1200)는 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
이상의 본 발명의 플래시 메모리 장치 및 메모리 카드 또는 메모리 시스템에 따르면, 더미 셀들의 소거 특성이 개선된 플래시 메모리 장치(1210)를 통해서 신뢰성 높은 메모리 시스템을 제공할 수 있다. 특히, 최근 활발히 진행되는 반도체 디스크 장치(Solid State Disk: 이하 SSD) 장치와 같은 메모리 시스템에서 본 발명의 플래시 메모리 장치가 제공될 수 있다. 이 경우, 더미 셀로부터 야기되는 읽기 에러를 차단함으로써 신뢰성 높은 메모리 시스템을 구현할 수 있다.
도 11은 본 발명의 실시예들의 제조 방법에 따라 제조된 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
도 11을 참조하면, 모바일 기기나 데스크 톱 컴퓨터와 같은 정보 처리 시스템에 본 발명의 플래시 메모리 시스템(1310)이 장착된다. 본 발명에 따른 정보 처리 시스템(1300)은 플래시 메모리 시스템(1310)과 각각 시스템 버스(1360)에 전기적으로 연결된 모뎀(1320), 중앙처리장치(1330), 램(1340), 유저 인터페이스(1350)를 포함한다. 플래시 메모리 시스템(1310)은 앞서 언급된 메모리 시스템 또는 플래 시 메모리 시스템과 실질적으로 동일하게 구성될 것이다. 플래시 메모리 시스템(1310)에는 중앙처리장치(1330)에 의해서 처리된 데이터 또는 외부에서 입력된 데이터가 저장된다. 여기서, 상술한 플래시 메모리 시스템(1310)이 반도체 디스크 장치(SSD)로 구성될 수 있으며, 이 경우 정보 처리 시스템(1300)은 대용량의 데이터를 플래시 메모리 시스템(1310)에 안정적으로 저장할 수 있다. 그리고 신뢰성의 증대에 따라, 플래시 메모리 시스템(1310)은 에러 정정에 소요되는 자원을 절감할 수 있어 고속의 데이터 교환 기능을 정보 처리 시스템(1300)에 제공할 것이다. 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템(1300)에는 응용 칩셋(Application Chipset), 카메라 이미지 프로세서(Camera Image Processor: CIS), 입출력 장치 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다.
또한, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 다양한 형태들의 패키지로 실장 될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 또는 메모리 시스템은 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP) 등과 같은 방식으로 패키지화되어 실장될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
도 1은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 간략 회로도이다.
도 2 내지 도 8은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법을 순서대로 나타내는 도면들이다.
도 9는 본 발명의 실시예들에 따른 비휘발성 메모리 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 10은 본 발명의 일 실시예에 따른 비휘발성 메모리 장치를 구비하는 메모리 카드의 일 예를 나타내는 개략 블록도이다.
도 11은 본 발명에 따른 비휘발성 메모리 장치를 장착하는 정보 처리 시스템의 일 예를 나타내는 개략 블록도이다.
Claims (12)
- 반도체 기판 상에 제 1 및 제 2 물질막들을 적어도 2층 이상 번갈아 적층하는 것으로서, 상기 제 1 및 제 2 물질막들은, 주성분이 동일하되 불순물 함량의 차이를 갖는 물질들로 각각 형성되는 것;제 1 식각 공정을 수행하여, 적층된 상기 제 1 및 제 2 물질막들을 관통하는 제 1 및 제 2 트렌치들을 차례로 형성하는 것;상기 제 1 트렌치를 형성한 후에, 상기 제 1 트렌치의 내벽에 반도체 패턴을 형성하는 것;제 2 식각 공정을 수행하여, 상기 제 2 트렌치에 노출된 상기 제 2 물질막들을 제거하여, 상기 반도체 패턴의 측벽 일부를 노출시키는 것; 및노출된 상기 반도체 패턴 상에 전하 저장막 및 도전 패턴을 형성하는 것을 포함하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 식각 공정에서 상기 제 1 및 제 2 물질막들 간의 식각 선택비보다, 상기 제 2 식각 공정에서, 상기 제 1 및 제 2 물질막들 간의 식각 선택비가 큰 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 2 항에 있어서,상기 제 2 식각 공정에서, 상기 제 1 물질막의 식각율보다 상기 제 2 물질막의 식각율이 큰 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 물질막을 적층하는 것은, 인시츄(in-situ)로 진행되는 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 및 제 2 물질막들은 실리콘 산화막으로 형성되며, 상기 제 2 물질막 내의 상기 불순물 함량이 상기 제 1 물질막 내의 불순물 함량보다 큰 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
- 제 5 항에 있어서,상기 제 1 물질막은 열산화막, TEOS, HDP 산화막 또는 USG로 형성되고, 상기 제 2 물질막은 BPSG, BSG 또는 PSG로 형성되는 휘발성 메모리 장치의 제조 방법.
- 제 6 항에 있어서,상기 제 2 식각 공정은, HF 가스, 불산과 초순수의 혼합액 또는 저극성 유기 용매와 불산과 초순수의 혼합액을 이용하여 상기 제 2 물질막을 제거하는 것인 비휘발성 메모리 장치의 제조 방법.
- 제 1 항에 있어서,상기 제 1 식각 공정은 이방성 식각 공정이고, 상기 제 2 식각 공정은 등방 성 식각 공정인 비휘발성 메모리 장치의 제조 방법.
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- 반도체 기판 상에 제 1 및 제 2 물질막들이 번갈아 반복적으로 적층된 박막 구조체를 형성하는 것;제 1 식각 공정을 수행하여, 상기 박막 구조체를 관통하여 상기 반도체 기판을 노출시키는 제 1 트렌치를 형성하는 것;상기 제 1 트렌치 내벽을 덮으며 상기 반도체 기판과 연결되는 반도체 패턴을 형성하는 것;상기 제 1 식각 공정을 수행하여, 상기 박막 구조체를 관통하여 상기 반도체 기판을 노출시키며 상기 반도체 패턴과 이격되어 배치된 제 2 트렌치를 형성하는 것;제 2 식각 공정을 수행하여 상기 제 2 트렌치에 노출된 상기 제 2 물질막들을 제거함으로써, 상기 반도체 패턴의 일부분들을 노출시키는 리세스 영역들을 형성하는 것; 및상기 리세스 영역들 내에 전하 저장막 및 도전 패턴을 형성하는 것을 포함하되,상기 제 1 및 제 2 물질막들은 주성분이 동일하되 불순물 함량의 차이를 갖는 물질들로 각각 형성되는 비휘발성 메모리 장치의 제조 방법.
- 제 11 항에 있어서,상기 제 1 식각 공정에서 상기 제 1 및 제 2 물질막들 간의 식각 선택비보다, 상기 제 2 식각 공정에서, 상기 제 1 및 제 2 물질막들 간의 식각 선택비가 큰 것을 특징으로 하는 비휘발성 메모리 장치의 제조 방법.
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