KR20120078229A - 비휘발성 메모리 장치 및 그 제조 방법 - Google Patents

비휘발성 메모리 장치 및 그 제조 방법 Download PDF

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Abstract

비휘발성 메모리 장치 및 그 제조 방법이 제공된다. 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판으로부터 수직 방향으로 돌출된 채널; 상기 채널을 따라 상기 기판 상에 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극막을 포함하는 적층 구조물; 및 상기 채널과 상기 적층 구조물 사이에 개재되는 메모리막을 포함하고, 상기 복수의 게이트 전극막 중 최상부에 배치되는 적어도 2층의 게이트 전극막은 상부 선택 트랜지스터의 게이트 전극막이다.

Description

비휘발성 메모리 장치 및 그 제조 방법{NONVOLATILE MEMORY DEVICE AND METHOD FOR FABRICATING THE SAME}
본 발명은 비휘발성 메모리 장치 및 그 제조 방법에 관한 것으로, 보다 상세하게는 기판 상에 메모리 셀이 수직으로 적층되는 비휘발성 메모리 장치 및 그 제조 방법에 관한 것이다.
비휘발성 메모리 장치는 전원공급이 차단되더라도 저장된 데이터가 그대로 유지되는 메모리 장치이다. 현재 다양한 비휘발성 메모리 장치 예컨대, 플래쉬 메모리 등이 널리 이용되고 있다.
최근 실리콘 기판 상에 단층으로 메모리 장치를 제조하는 2차원 구조의 메모리 장치의 집적도 향상이 한계에 도달함에 따라, 실리콘 기판으로부터 수직으로 복수의 메모리 셀을 적층하는 3차원 구조의 비휘발성 메모리 장치가 제안되었다.
도 1은 종래의 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 1을 참조하면, 종래의 3차원 구조의 비휘발성 메모리 장치는, 수직 방향으로 적층된 복수개의 메모리 셀(MC)을 포함하며, 이들 메모리 셀(MC)은 자신의 하부 및 상부에 배치된 선택 트랜지스터(LST 및 UST 참조) 사이에 직렬로 연결되어 하나의 스트링을 구성한다.
여기서, 하부 선택 트랜지스터(LST)는, 복수층의 게이트 전극막(120) 중 최하부층의 게이트 전극막(120), 메모리막(130) 및 채널막(140)으로 구성된다. 상부 선택 트랜지스터(UST)는, 복수층의 게이트 전극막(120) 중 최상부층의 게이트 전극막(120), 메모리막(130) 및 채널막(140)으로 구성된다. 복수개의 메모리 셀(MC) 각각은 최상부층 및 최하부층을 제외한 각 층의 게이트 전극막(120), 메모리막(130) 및 채널막(140)으로 구성된다.
이러한 3차원 구조의 비휘발성 메모리 장치는, 다음과 같은 일련의 과정 즉, 기판(100) 상에 층간 절연막(110) 및 게이트 전극막(120)을 교대로 적층하고, 이 적층 구조물을 선택적으로 식각하여 기판(100)을 노출시키는 트렌치를 형성하고, 트렌치 측벽에 메모리막(130)을 형성하고, 메모리막(130)이 형성된 트렌치 내부를 채널막(140)으로 매립하는 과정에 의하여 형성될 수 있다.
한편, 각 층의 게이트 전극막(120)은 필요한 배선 예컨대, 소스 선택 라인, 드레인 선택 라인, 워드라인 등에 연결될 수 있으며, 이를 위하여 각 층의 게이트 전극막(120) 상에는 콘택(미도시됨)이 형성될 수 있다. 이와 같은 콘택 형성 영역을 확보하기 위해서, 층간 절연막(110) 및 게이트 전극막(120)의 적층 구조물에 대하여 일명 슬리밍(slimming) 공정이라 불리는 식각 공정이 수행된다. 슬리밍 공정에 의하는 경우, 층간 절연막(110) 및 게이트 전극막(120)의 적층 구조물 단부가 전체적으로 계단 형상을 가지며, 그에 따라 어느 한 층의 게이트 전극막(120)은 자신의 바로 상부층의 게이트 전극막(120)보다 돌출된 단부를 갖는다. 이러한 게이트 전극막(120)의 돌출된 단부 상에 콘택 형성이 가능하다.
그러나, 위와 같은 종래 기술은 아래와 같은 문제점을 갖는다.
도시된 바와 같이, 하부 및 상부 선택 트랜지스터(LST, UST)의 게이트 전극막(120)은 메모리 셀(MC)의 게이트 전극막(120)에 비하여 더 두꺼운 두께를 갖는다. 3차원 구조에 있어서 게이트 전극막(120)의 두께는 트랜지스터의 게이트 길이와 대응하는 것이므로, 오프 누설 전류(off leakage current) 특성을 향상시키기 위해서 하부 및 상부 선택 트랜지스터(LST, UST)의 게이트 전극막(120)의 두께를 증가시키는 것이다.
그러나, 이러한 경우, 하부 및 상부 선택 트랜지스터(LST, UST)의 게이트 전극막(120)과 메모리 셀(MC)의 게이트 전극막(120)을 서로 다른 증착 장비에서 증착하여야 하기 때문에, 공정이 번거롭고 공정 시간이 증가하는 문제가 있다.
또한, 슬리밍 공정시 두께가 두꺼운 하부 및 상부 선택 트랜지스터(LST, UST)의 게이트 전극막(120)의 식각이 상대적으로 어려워 식각 과정에서 여러가지 불량이 발생할 수 있다. 식각 불량을 방지하기 위해서는 별도의 마스크를 이용하여 식각하는 것이 요구되는데, 이는 마찬가지로 공정을 복잡하게 하는 문제가 있다.
그렇다고 하여, 하부 및 상부 선택 트랜지스터(LST, UST)의 게이트 전극막(120)의 두께를 감소시키면 전술한 오프 누설 전류 특성이 저하된다.
본 발명이 해결하려는 과제는, 요구되는 전기적 특성을 만족시키면서 공정 단순화가 가능하고 나아가 공정 과정에서 발생하는 문제점들을 해결할 수 있는 비휘발성 메모리 장치 및 그 제조 방법을 제공하는 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치는, 기판으로부터 수직 방향으로 돌출된 채널; 상기 채널을 따라 상기 기판 상에 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극막을 포함하는 적층 구조물; 및 상기 채널과 상기 적층 구조물 사이에 개재되는 메모리막을 포함하고,상기 복수의 게이트 전극막 중 최상부에 배치되는 적어도 2층의 게이트 전극막은 상부 선택 트랜지스터의 게이트 전극막이다.
또한, 상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 비휘발성 메모리 장치의 제조 방법은, 기판 상에 기판으로부터 수직 방향으로 돌출된 채널과, 상기 채널을 따라 상기 기판 상에 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극막을 포함하는 적층 구조물과, 상기 채널과 상기 적층 구조물 사이에 개재되는 메모리막을 형성하는 단계를 포함하고, 상기 복수의 게이트 전극막 중 최상부에 배치되는 적어도 2층의 게이트 전극막은 상부 선택 트랜지스터의 게이트 전극막으로 형성된다.
본 발명의 비휘발성 메모리 장치 및 그 제조 방법에 의하면, 요구되는 전기적 특성을 만족시키면서 공정 단순화가 가능하고 나아가 공정 과정에서 발생하는 문제점들을 해결할 수 있다.
도 1은 종래의 3차원 구조의 비휘발성 메모리 장치를 나타내는 단면도이다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 4a 내지 도 4e는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
이하에서는, 본 발명의 가장 바람직한 실시예가 설명된다. 도면에 있어서, 두께와 간격은 설명의 편의를 위하여 표현된 것이며, 실제 물리적 두께에 비해 과정되어 도시될 수 있다. 본 발명을 설명함에 있어서, 본 발명의 요지와 무관한 공지의 구성은 생략될 수 있다. 각 도면의 구성요소들에 참조 번호를 부가함에 있어서, 동일한 구성 요소들에 한해서는 비록 다른 도면상에 표시되더라도 가능한 한 동일한 번호를 가지도록 하고 있음에 유의하여야 한다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 구체적으로, 도 2f는 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치를 나타내는 단면도이고, 도 2a 내지 도 2e는 도 2f의 장치를 제조하기 위한 중간 단계를 나타내는 단면도이고, 도 2g는 도 2f의 C 부분을 확대한 도면이다.
상기 단면도들에서는, 채널이 배치되어 실질적으로 메모리 셀로서 기능하는 영역(이하, 메모리 셀 영역(A))과, 소정 배선과의 연결을 위하여 각 층의 게이트 전극막과 연결되는 콘택들이 배치되는 영역(이하, 콘택 형성 영역(B))을 구분하여 나란히 도시하였다.
먼저, 도 2f를 참조하여, 본 실시예의 장치에 관하여 설명한다.
도 2f를 참조하면, 소스 라인 등 요구되는 하부 구조물(미도시됨)이 형성된 기판(200) 상에는 복수개의 제1 층간 절연막(210) 및 게이트 전극막(220)이 교대로 적층된 구조물이 배치된다. 여기서, 제1 층간 절연막(210)은 복수층의 메모리 셀(MC) 간 또는 메모리 셀(MC)과 그 상하부에 배치된 선택 트랜지스터(UST 및 LST 참조)를 절연시키기 위한 것으로서, 예컨대, 산화막을 포함할 수 있다. 또한, 게이트 전극막(220)은 각 층의 메모리 셀(MC) 및 상부 및 하부 선택 트랜지스터(UST, LST)의 게이트 전극 형성을 위한 것으로서 예컨대, 불순물이 도핑된 폴리실리콘막을 포함할 수 있다.
메모리 셀 영역(A)에는 기판(200)으로부터 수직 상부를 향하는 방향으로 돌출되어 제1 층간 절연막(210) 및 게이트 전극막(220)의 적층 구조물을 관통하는 채널막(240)과, 제1 층간 절연막(210) 및 게이트 전극막(220)의 적층 구조물과 채널막(240) 사이에 개재되는 메모리막(230)이 배치된다.
여기서, 메모리막(230)은 터널 절연막(230a), 전하 트랩막(230b) 및 전하 차단막(230c)을 포함할 수 있다(도 2g 참조). 터널 절연막(230a)은 채널막(240) 쪽에 배치되어 전하의 터널링을 가능하게 하는 막으로서, 예컨대, 산화막일 수 있다. 전하 트랩막(230b)은 터널링된 전하를 트랩하는 역할을 하는 막으로서, 예컨대, 질화막일 수 있다. 전하 차단막(230c)은 게이트 전극막(220)과 전하 트랩막(230b) 간의 전하 이동을 차단하는 막으로서, 예컨대, 산화막일 수 있다. 이러한 메모리 셀(MC)의 메모리막(230)은 전하를 트랩하여 데이터를 저장하는 기능 및 게이트 절연막으로서의 기능을 수행하고, 상부 및 하부 선택 트랜지스터(UST, LST)의 메모리막(230)은 단순히 게이트 절연막으로서의 기능을 수행한다.
채널막(240)은 예컨대, 불순물이 도핑된 폴리실리콘막을 포함할 수 있다. 채널막(240)은 각 층의 메모리 셀(MC), 상부 선택 트랜지스터(UST) 및 하부 선택 트랜지스터(LST)의 채널로서 이용될 수 있다.
콘택 형성 영역(B)에서 제1 층간 절연막(210) 및 게이트 전극막(220)의 적층 구조물은 전체적으로 계단 형상의 단부를 갖는다. 보다 구체적으로, 어느 한 층의 게이트 전극막(220)은 자신의 바로 상부층의 게이트 전극막(220)보다 수평 방향에서 더 돌출된 단부를 갖는다. 이는 후술하는 바와 같이 각 층의 게이트 전극막(220)에 연결되는 콘택이 배치될 영역을 제공하기 위함이다.
여기서, 각 층의 게이트 전극막(220) 두께는 실질적으로 동일할 수 있다. 나아가, 각 층의 제1 층간 절연막(210) 두께는 실질적으로 동일할 수 있다.
복수층의 게이트 전극막(220) 중 최상부에 배치되는 2층의 게이트 전극막(220)은 상부 선택 트랜지스터(UST)의 게이트 전극막(220)으로 이용될 수 있다. 이를 위하여, 상부 선택 트랜지스터(UST)의 두 층의 게이트 전극막(220)의 돌출된 단부 상에 각각 배치된 두 개의 콘택(260a, 260b)은 동시에 제1 배선(265) 예컨대, 드레인 선택 라인에 연결될 수 있다. 이하, 설명의 편의를 위하여 제1 배선(265)에 연결되는 두 개의 콘택(260a, 260b)을 제1 콘택(260a, 260b)이라 한다.
복수층의 게이트 전극막(220) 중 최하부에 배치되는 2층의 게이트 전극막(220)은 하부 선택 트랜지스터(LST)의 게이트 전극막(220)으로 이용될 수 있다. 이를 위하여, 하부 선택 트랜지스터(LST)의 두 층의 게이트 전극막(220)의 돌출된 단부 상에 각각 배치된 두 개의 콘택(280a, 280b)은 동시에 제2 배선(285) 예컨대, 소스 선택 라인에 연결될 수 있다. 이하, 설명의 편의를 위하여 제2 배선(285)에 연결되는 두 개의 콘택(280a, 280b)을 제2 콘택(280a, 280b)이라 한다.
상부 및 하부 선택 트랜지스터(UST, LST)의 게이트 전극막(220)을 제외한 나머지 게이트 전극막(220)들은 메모리 셀(MC)의 게이트 전극막(220)으로 이용될 수 있다. 메모리 셀(MC)의 게이트 전극막(220)의 돌출된 단부 상에 배치된 콘택(270)은 제3 배선(275) 예컨대, 워드라인에 연결될 수 있다. 본 도면에서는 설명의 편의를 위하여 하나의 콘택(270)을 도시하였으나, 실질적으로 복수층의 메모리 셀(MC) 각각의 게이트 전극막(220)의 돌출된 단부마다 콘택이 배치될 수 있다. 이하, 설명의 편의를 위하여 메모리 셀(MC)의 게이트 전극막(220) 각각의 단부마다 배치된 콘택을 제3 콘택(270)이라 한다.
설명되지 않은 도면부호 250은 제2 층간 절연막으로서, 제1 내지 제3 콘택(260a, 260b, 270, 280a, 280b)은 각각 제2 층간 절연막(250) 및/또는 제1 층간 절연막(210)을 관통하여 게이트 전극막(220)의 돌출된 단부와 연결될 수 있다. 제1 내지 제3 배선(265, 275, 285)은 제2 층간 절연막(250) 상에 배치되어 요구되는 콘택과 연결된다.
한편, 본 실시예에서는, 상부 및 하부 선택 트랜지스터(UST, LST)의 게이트 전극막(220)이 2층인 경우를 도시하고 있으나, 본 발명이 이에 한정되는 것은 아니다. 예컨대, 최상부에 배치되는 3층 또는 그 이상의 게이트 전극막(220)이 상부 선택 트랜지스터(UST)의 게이트 전극막(220)으로 이용될 수도 있고, 이러한 경우, 3층의 게이트 전극막(220)의 각각의 단부 상에 배치된 콘택들이 동시에 제1 배선(265)에 연결될 수 있다. 또는, 최하부에 배치되는 3층 또는 그 이상의 게이트 전극막(220)이 하부 선택 트랜지스터(LST)의 게이트 전극막(220)으로 이용될 수도 있고, 이러한 경우, 3층의 게이트 전극막(220)의 각각의 단부 상에 배치된 콘택들이 동시에 제2 배선(285)에 연결될 수 있다.
요약하자면, 상부 선택 트랜지스터(UST)는, 복수층의 게이트 전극막(220) 중 최상부에 배치되는 적어도 2층의 게이트 전극막(220), 메모리막(230) 및 채널막(240)으로 구성될 수 있다. 또한, 하부 선택 트랜지스터(LST)는, 복수층의 게이트 전극막(220) 중 최하부에 배치되는 적어도 2층의 게이트 전극막(220), 메모리막(230) 및 채널막(240)으로 구성될 수 있다. 또한, 복수층의 메모리 셀(MC) 각각은 상부 및 하부 선택 트랜지스터(UST, LST)의 게이트 전극막(220)을 제외한 각 층의 게이트 전극막(220), 메모리막(230) 및 채널막(240)으로 구성될 수 있다.
이상으로 설명한 본 발명의 제1 실시예에 따른 비휘발성 메모리 장치에 의하면, 적어도 2층의 게이트 전극막(220)을 하부 또는 상부 선택 트랜지스터(LST, UST)의 게이트 전극막(220)으로 이용하기 때문에, 게이트의 유효 채널 길이가 증가하는 효과가 있다. 따라서, 복수층의 게이트 전극막(220) 각각이 실질적으로 동일한 두께를 갖더라도 오프 누설 전류 특성이 저하되지 않는다.
또한, 복수층의 게이트 전극막(220) 각각의 두께가 실질적으로 동일하므로, 공정 불량이 발생하지 않고 공정 단순화가 가능하다. 이에 관하여는 이하에서 제조 방법을 설명하면서 더 상세히 설명하기로 한다.
다음으로, 도 2a 내지 도 2f를 참조하여 본 실시예의 제조 방법을 설명한다.
도 2a를 참조하면, 기판(200) 상에 제1 층간 절연막(210)과 게이트 전극막(220)을 교대로 적층한 후, 메모리 셀 영역(A)의 제1 층간 절연막(210) 및 게이트 전극막(220)의 적층 구조물을 선택적으로 식각함으로써 이 적층 구조물을 관통하여 기판(200)을 노출시키는 채널용 홀(H1)을 형성한다.
여기서, 복수층의 게이트 전극막(220) 각각은 실질적으로 동일한 두께를 가질 수 있다. 그에 따라, 복수층의 게이트 전극막(220)의 증착은 동일한 증착 장비에서 수행될 수 있어 공정이 단순하여진다.
도 2b를 참조하면, 채널용 홀(H1) 측벽에 메모리막(230)을 형성한 후, 메모리막(230)이 형성된 채널용 홀(H1) 내부에 매립되는 채널막(240)을 형성한다.
여기서, 메모리막(230)은, 채널용 홀(H1)를 포함하는 결과물상에 터널 절연막(230a), 전하 트랩막(230b) 및 전하 차단막(230c)(도 2g 참조)을 순차적으로 증착한 후, 전면 식각을 수행함으로써 형성될 수 있다.
채널막(240)은, 메모리막(230)이 형성된 결과물 상에 채널용 홀(H1)를 충분히 매립하는 두께로 채널막(240) 용 물질을 증착한 후, 최상부층의 제1 층간 절연막(210)이 드러나도록 평탄화 공정을 수행함으로써 형성될 수 있다.
도 2e를 참조하면, 콘택 형성 영역(B)의 제1 층간 절연막(210) 및 게이트 전극막(220)의 적층 구조물에 대하여 슬리밍 공정을 수행하여 도시된 바와 같이, 제1 층간 절연막(210) 및 게이트 전극막(220)의 적층 구조물의 단부가 전체적으로 계단 형상을 갖게 한다.
슬리밍 공정에 대해 도 2c 및 도 2d를 참조하여 보다 상세히 설명하면, 아래와 같다.
도 2c를 참조하면, 도 2b의 공정 결과물 상에 메모리 셀 영역(A)을 덮으면서 콘택 형성 영역(B)의 일부를 노출시키는 1차 마스크 패턴(M1)을 형성한다. 이때, 1차 마스크 패턴(M1)은, 콘택 형성 영역(B)의 최외각을 소정 폭으로 예컨대, 도 2e의 최하부층의 게이트 전극막(220)의 돌출된 단부의 폭 정도로 노출시키도록 형성될 수 있다.
이어서, 1차 마스크 패턴(M1)을 식각 베리어로 최상부층의 제1 층간 절연막(210) 및 게이트 전극막(220)을 식각한다.
도 2d를 참조하면, 1차 마스크 패턴(M1)의 폭을 감소시켜, 예컨대 도 2e의 최하부층 바로 상부층의 게이트 전극막(220)의 돌출된 단부를 노출시키는 정도의 폭을 갖는 2차 마스크 패턴(M1')을 형성한다.
이어서, 2차 마스크 패턴(M1')을 식각 베리어로 최상부층의 제1 층간 절연막(210) 및 게이트 전극막(220)을 식각하는데, 이 과정에서 단차가 유지되면서 최상부층 바로 하부에 배치되는 제1 층간 절연막(210) 및 게이트 전극막(220)이 함께 식각된다.
이와 같은 방식으로, 1차 마스크 패턴(M1)의 폭을 점차 감소시키면서 제1 층간 절연막(210) 및 게이트 전극막(220)의 식각 공정을 반복 수행하면, 도 2e에 도시된 것과 같은 계단형 구조물 형성이 가능하다.
전술한 바와 같이 각 층의 게이트 전극막(220) 두께가 실질적으로 동일하므로, 하나의 마스크를 이용하여 슬리밍 공정을 수행하더라도 공정이 용이하고 식각 불량이 거의 발생하지 않는다.
다시, 도 2f를 참조하면, 도 2e의 공정 결과물 상에 제2 층간 절연막(250)을 형성한 후, 콘택 형성 영역(B)의 제2 층간 절연막(250) 및/또는 제1 층간 절연막(210)을 선택적으로 식각하여 각 층의 게이트 전극막(220)의 돌출된 단부를 노출시키는 콘택홀을 형성하고, 이 콘택홀에 도전물질을 매립함으로써, 제1 내지 제3 콘택(260a, 260b, 270, 280a, 280b)을 형성한다.
이어서, 제2 층간 절연막(250) 상에 도전막을 형성한 후 이를 패터닝하여, 제1 콘택(260a, 260b)과 동시에 연결되는 제1 배선(265)을 형성하고, 제2 콘택(280a, 280b)과 동시에 연결되는 제2 배선(285)을 형성하고, 제3 콘택(270)과 연결되는 제3 배선(275)을 형성한다.
한편, 위에서 설명한 본 발명의 개념은 위에서 여러가지 3차원 구조의 비휘발성 메모리 장치에 적용될 수 있다. 이에 관하여는 이하에서 설명하기로 한다. 특히, 전술한 제1 실시예와 설명이 중복되는 부분에 관하여는 설명을 간략히 하거나 생략하기로 한다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다.
도 3a를 참조하면, 기판(300) 상에 제1 층간 절연막(310)과 희생막(325)을 교대로 적층한 후, 메모리 셀 영역(A)의 제1 층간 절연막(310) 및 희생막(325)의 적층 구조물을 선택적으로 식각함으로써 이 적층 구조물을 관통하여 기판(300)을 노출시키는 채널용 홀(H2)을 형성한다.
여기서, 희생막(325)은 후술하는 공정에 의하여 게이트 전극막으로 대체될 부분으로서, 각 층의 희생막(325)은 실질적으로 동일한 두께를 가질 수 있다. 희생막(325)으로는 산화막, 질화막 등의 절연막이 사용될 수 있다.
도 3b를 참조하면, 채널용 홀(H2) 내부에 매립되는 채널막(340)을 형성한다.
이어서, 채널막(340) 사이의 제1 층간 절연막(310) 및 희생막(325)의 적층 구조물을 선택적으로 식각함으로써, 채널막(340) 사이에서 제1 층간 절연막(310) 및 희생막(325)을 서로 분리하여 그 측벽을 노출시키면서 일 방향으로 연장되는 슬릿(S1)을 형성한다. 이때, 슬릿(S1) 형성을 위한 식각 공정은, 최하부층의 제1 층간 절연막(310)을 식각 정지막으로 하여 수행된다.
위와 같은 슬릿(S1)은 메모리 셀 영역(A) 뿐만 아니라 콘택 형성 영역(B)에도 형성되어 있다. 그러나, 콘택 형성 영역(B)은 후술하는 계단형 구조물의 설명을 위하여 슬릿(S1)의 연장 방향과 평행한 방향의 단면을 도시하고 있으므로, 콘택 형성 영역(B)에서 슬릿(S1)은 표시되지 않았다.
도 3c를 참조하면, 슬릿(S1)에 의하여 노출되는 희생막(325)을 제거한다. 그 결과, 제1 층간 절연막(310) 사이마다 채널막(340)을 노출시키는 공간이 형성된다.
도 3d를 참조하면, 희생막(325)이 제거된 구조물 표면 즉, 제1 층간 절연막(310) 및 채널막(340)의 표면을 따라 메모리막(330)을 형성한다.
이어서, 메모리막(330)이 형성된 제1 층간 절연막(310) 사이의 공간에 매립되는 게이트 전극막(320)을 형성한다. 보다 구체적으로는, 메모리막(330) 상에 제1 층간 절연막(310) 사이의 공간을 충분히 매립하는 두께로 도전 물질을 증착하고, 슬릿(S1) 저면의 제1 층간 절연막(310)이 드러나도록 이 도전 물질을 에치백(etchback)함으로써, 게이트 전극막(320)이 형성될 수 있다. 여기서, 에치백은 습식 식각, 건식 식각 또는 이들의 조합을 이용하여 수행될 수 있다.
본 도면의 공정 결과, 하부 선택 트랜지스터(LST), 복수층의 메모리 셀(MC) 및 상부 선택 트랜지스터(UST)가 적층된 구조물이 형성될 수 있다. 전술한 바와 같이 하부 선택 트랜지스터(LST)는 복수층의 게이트 전극막(320) 중 최하부에 배치되는 적어도 2층의 게이트 전극막(320), 메모리막(330) 및 채널막(340)을 포함할 수 있다. 상부 선택 트랜지스터(UST)는 복수층의 게이트 전극막(320) 중 최상부에 배치되는 적어도 2층의 게이트 전극막(320), 메모리막(330) 및 채널막(340)을 포함할 수 있다. 복수층의 메모리 셀(MC) 각각은 각 층의 게이트 전극막(320), 메모리막(330) 및 채널막(340)을 포함할 수 있다.
도 3e를 참조하면, 콘택 형성 영역(B)의 제1 층간 절연막(310) 및 게이트 전극막(320)의 적층 구조물에 대하여 슬리밍 공정을 수행하여 도시된 바와 같이, 제1 층간 절연막(310) 및 게이트 전극막(320)의 적층 구조물의 단부가 전체적으로 계단 형상을 갖게 한다. 슬리밍 공정에 대하여는 이미 전술하였다.
이어서, 제2 층간 절연막(350)을 형성한 후, 제2 층간 절연막(350), 제1 층간 절연막(310) 및/또는 메모리막(330)을 관통하여 각 층의 게이트 전극막(320)의 돌출된 단부와 연결되는 제1 내지 제3콘택(360a, 360b, 370, 380a, 380b)을 형성한다. 보다 구체적으로, 상부 선택 트랜지스터(UST)에 포함되는 적어도 2층의 게이트 전극막(320) 각각의 돌출된 단부 상에는 두 개의 제1 콘택(360a, 360b)이 배치되고, 메모리 셀(MC)에 포함되는 게이트 전극막(320) 각각의 돌출된 단부 상에는 제3 콘택(370)이 배치되고, 하부 선택 트랜지스터(LST)에 포함되는 적어도 2층의 게이트 전극막(320) 각각의 돌출된 단부 상에는 두 개의 제2 콘택(380a, 380b)이 배치된다.
이어서, 제2 층간 절연막(350) 상에 제1 콘택(360a, 360b)과 동시에 연결되는 제1 배선(365)을 형성하고, 제2 콘택(380a, 380b)과 동시에 연결되는 제2 배선(385)을 형성하고, 제3 콘택(370)과 연결되는 제3 배선(375)을 형성한다.
이상으로 설명한 제조 방법에 의하여 도 3e에 도시된 것과 같은 구조를 갖는 비휘발성 메모리 장치가 얻어질 수 있다.
요약하자면, 제2 실시예의 비휘발성 메모리 장치 및 그 제조 방법은, 게이트 전극막(320)이 희생막(325)을 대체하여 형성되고 그에 따라 메모리막(330)이 제1 층간 절연막(310)과 게이트 전극막(320) 사이에도 개재된다는 점을 제외하고는, 전술한 제1 실시예의 비휘발성 메모리 장치 및 그 제조 방법과 실질적으로 동일하다.
따라서, 제2 실시예의 비휘발성 메모리 장치 및 제조 방법에 의하면, 전술한 제1 실시예와 실질적으로 동일한 효과를 모두 얻을 수 있다.
나아가, 각 층의 희생막(325)의 두께를 동일하게 함으로써 기존에 발생하던 불량을 방지할 수 있다. 구체적으로, 종래에는 선택 트랜지스터의 게이트 전극 두께가 두꺼워서 선택 트랜지스터가 형성될 영역에서 희생막 두께가 두꺼웠기 때문에, 희생막을 제거한 공간에 게이트 전극 형성을 위한 도전 물질을 매립하는 경우에 선택 트랜지스터가 형성될 영역에서는 도전 물질이 완전히 매립되지 못하였다. 따라서, 후속 공정으로 게이트 전극용 도전 물질의 에치백시 선택 트랜지스터 영역에서 이 도전 물질이 대부분 소실되는 문제가 발생하였다. 그러나, 본 발명에서는 각 층의 희생막(325) 두께를 실질적으로 동일하게 할 수 있으므로 이러한 종래의 문제점이 발생되지 않는다.
도 4a 내지 도 4e는 본 발명의 제3 실시예에 따른 3차원 구조의 비휘발성 메모리 장치 및 그 제조 방법을 설명하기 위한 도면이다. 특히, 본 실시예의 메모리 장치는 U자형의 메모리 셀 스트링이 형성되어 선택 트랜지스터가 메모리 셀의 상부에만 배치되고 메모리 셀의 하부에는 배치되지 않는 것을 특징으로 한다.
도 4a를 참조하면, 기판(400) 상에 파이프 게이트 전극막(410)을 형성한다. 메모리 셀 영역(A)의 파이프 게이트 전극막(410) 내에는 파이프 채널 형성을 위한 희생막(415)이 매립되어 있다. 희생막(415)은 산화막, 질화막 등의 절연막을 포함할 수 있다.
이어서, 희생막(415)이 매립된 파이프 게이트 전극막(410) 상에 제1 층간 절연막(420)과 게이트 전극막(430)을 교대로 적층한 후, 메모리 셀 영역(A)의 제1 층간 절연막(420) 및 게이트 전극막(430)의 적층 구조물을 선택적으로 식각함으로써 이 적층 구조물을 관통하여 희생막(415)을 노출시키는 한 쌍의 채널용 홀(H3, H4)을 형성한다.
도 4b를 참조하면, 채널용 홀(H3, H4)에 의하여 노출되는 희생막(415)을 제거한다. 희생막(415)의 제거는 예컨대, 습식 식각 공정을 이용하여 수행될 수 있다.
본 공정 결과, 한 쌍의 채널용 홀(H3, H4) 하부에는 이들을 서로 연결시키는 파이프 채널용 홀(H5)이 형성된다. 한 쌍의 채널용 홀(H3, H4) 및 파이프 채널용 홀(H5)은 전체적으로 U자형의 홀을 이룬다.
도 4c를 참조하면, 한 쌍의 채널용 홀(H3, H4) 및 파이프 채널용 홀(H5) 내벽을 따라 메모리막(440) 및 채널막(450)을 형성하고, 잔류하는 공간을 제1 절연막(460)으로 매립한다. 이때, 공정 과정의 특성상 제1 절연막(460)은 파이프 채널용 홀(H5)을 완전히 매립하지 못할 수 있고, 그에 따라 파이프 채널용 홀(H5)에는 공동(cavity)이 존재할 수도 있다.
도 4d를 참조하면, 한 쌍의 채널용 홀(H3, H4) 사이의 제1 층간 절연막(420) 및 게이트 전극막(430)의 적층 구조물을 선택적으로 식각함으로써, 한 쌍의 채널용 홀(H3, H4) 사이에서 복수층의 게이트 전극막(430)을 분리하면서 일 방향으로 연장되는 슬릿(S2)을 형성한다. 이때, 슬릿(S2) 형성을 위한 식각 공정은, 최하부층의 제1 층간 절연막(420)을 식각 정지막으로 하여 수행된다.
이어서, 슬릿(S2) 내부에 매립되는 제2 절연막(470)을 형성한다.
본 공정 결과, 한 쌍의 채널용 홀(H3, H4) 내벽에 형성된 메모리막(440) 및 채널막(450)과 이들을 따라 수직으로 적층된 게이트 전극막(430)으로 이루어지는 복수층의 메모리 셀(MC) 및 메모리 셀(MC) 상부의 상부 선택 트랜지스터(UST)가 형성된다. 여기서, 일 측의 채널용 홀(H3)을 따라 적층된 복수층의 메모리 셀(MC) 및 상부 선택 트랜지스터(UST)와, 다른 일 측의 채널용 홀(H4)을 따라 적층된 복수층의 메모리 셀(MC) 및 상부 선택 트랜지스터(UST)는 슬릿(S2)에 매립된 절연막(470)에 의하여 서로 분리되어 한 쌍의 제1 수직 스트링(ST1) 및 제2 수직 스트링(ST2)을 구성한다. 제1 수직 스트링(ST1) 및 제2 수직 스트링(ST2)은, 파이프 채널 홀(H5) 내벽에 형성된 메모리막(440) 및 채널막(450)과 이들을 둘러싸는 파이프 게이트 전극막(410)으로 이루어지는 파이프 트랜지스터에 의하여 서로 연결된다. 결국, 제1 수직 스트링(ST1), 제2 수직 스트링(ST2) 및 파이프 트랜지스터가 하나의 U자형 메모리 셀 스트링을 구성한다.
이때, 전술한 바와 같이 상부 선택 트랜지스터(UST)는 복수층의 게이트 전극막(430) 중 최상부에 배치되는 적어도 2층의 게이트 전극막(430), 메모리막(440) 및 채널막(450)을 포함할 수 있다. 복수층의 메모리 셀(MC) 각각은 상부 선택 트랜지스터(UST)의 게이트 전극막(430)을 제외한 각 층의 게이트 전극막(430), 메모리막(440) 및 채널막(450)을 포함할 수 있다.
도 4e를 참조하면, 콘택 형성 영역(B)의 제1 층간 절연막(420) 및 게이트 전극막(430)의 적층 구조물에 대하여 슬리밍 공정을 수행하여 도시된 바와 같이, 제1 층간 절연막(420) 및 게이트 전극막(430)의 적층 구조물의 단부가 전체적으로 계단 형상을 갖게 한다. 슬리밍 공정에 대하여는 이미 전술하였다.
이어서, 제2 층간 절연막(475)을 형성한 후, 제2 층간 절연막(475) 및/또는 제1 층간 절연막(420)을 관통하여 슬리밍이 각 층의 게이트 전극막(430)의 돌출된 단부와 연결되는 제1 및 제3콘택(480a, 480b, 490)을 형성한다. 보다 구체적으로, 상부 선택 트랜지스터(UST)에 포함되는 적어도 2층의 게이트 전극막(430) 각각의 돌출된 단부 상에는 두 개의 제1 콘택(480a, 480b)이 배치되고, 메모리 셀(MC)에 포함되는 게이트 전극막(430) 각각의 돌출된 단부 상에는 제3 콘택(490)이 배치된다.
이어서, 제2 층간 절연막(475) 상에 제1 콘택(480a, 480b)과 동시에 연결되는 제1 배선(485)을 형성하고, 제3 콘택(490)과 연결되는 제3 배선(495)을 형성한다.
이상으로 설명한 제조 방법에 의하여 도 4e에 도시된 것과 같은 구조를 갖는 비휘발성 메모리 장치가 얻어질 수 있다.
요약하자면, 제3 실시예의 비휘발성 메모리 장치 및 그 제조 방법은, 메모리 셀 영역(A)에 실질적으로 U자형의 메모리 셀 스트링이 형성되고 그에 따라 복수층의 메모리 셀(MC) 상부에만 상부 선택 트랜지스터(UST)가 배치된다는 점을 제외하고는, 전술한 제1 실시예의 비휘발성 메모리 장치 및 그 제조 방법과 실질적으로 동일하다.
따라서, 제3 실시예의 비휘발성 메모리 장치 및 제조 방법에 의하면, 전술한 제1 실시예와 실질적으로 동일한 효과를 모두 얻을 수 있다.
나아가, 도시되지는 않았지만, 상기 제3 실시예의 비휘발성 메모리 장치는 도 3a 내지 도 3d에서 설명한 것과 유사한 공정을 이용하여 제조될 수도 있다.
예컨대, 도 4a에서 제1 층간 절연막(420)과 게이트 전극막(430)을 교대로 적층하는 대신 제1 층간 절연막(420)과 희생막을 교대로 적층할 수 있다. 즉, 도 4a에서 게이트 전극막(430)이 희생막으로 대체되어 있을 수 있다.
이어서, 도 4b 및 도 4c에서 설명한 것과 실질적으로 동일한 공정을 수행한 후, 도 4d의 슬릿(S2)을 형성한다.
이어서, 슬릿(S2)에 의하여 노출되는 희생막을 제거하고, 희생막이 제거된 공간에 메모리막과 게이트 전극막을 형성하는 공정(도 3d 참조)을 수행할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시예들에 따라 구체적으로 기록되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
200: 기판 210: 제1 층간 절연막
220: 게이트 전극막 230: 메모리막
240: 채널막 250: 제2 층간 절연막
260a, 260b: 제1 콘택 265: 제1 배선
270: 제3 콘택 275: 제3 배선
280a, 280b: 제2 콘택 285: 제2 배선

Claims (18)

  1. 기판으로부터 수직 방향으로 돌출된 채널;
    상기 채널을 따라 상기 기판 상에 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극막을 포함하는 적층 구조물; 및
    상기 채널과 상기 적층 구조물 사이에 개재되는 메모리막을 포함하고,
    상기 복수의 게이트 전극막 중 최상부에 배치되는 적어도 2층의 게이트 전극막은 상부 선택 트랜지스터의 게이트 전극막인
    비휘발성 메모리 장치.
  2. 제1 항에 있어서,
    상기 복수의 게이트 전극막 중 최하부에 배치되는 적어도 2층의 게이트 전극막은 하부 선택 트랜지스터의 게이트 전극막인
    비휘발성 메모리 장치.
  3. 제1 항에 있어서,
    상기 상부 선택 트랜지스터의 각 게이트 전극막과 그외의 각 게이트 전극막은 동일한 두께를 갖는
    비휘발성 메모리 장치.
  4. 제2 항에 있어서,
    상기 상부 선택 트랜지스터의 각 게이트 전극막 또는 상기 하부 선택 트랜지스터의 각 게이트 전극막은 그외의 각 게이트 전극막과 동일한 두께를 갖는
    비휘발성 메모리 장치.
  5. 제1 항에 있어서,
    상기 상부 선택 트랜지스터의 게이트 전극막 각각의 돌출된 단부 상에 배치된 복수개의 제1 콘택; 및
    상기 복수개의 제1 콘택과 동시에 연결되는 제1 배선을 더 포함하는
    비휘발성 메모리 장치.
  6. 제2 항에 있어서,
    상기 상부 선택 트랜지스터의 게이트 전극막 각각의 돌출된 단부 상에 배치된 복수개의 제1 콘택;
    상기 복수개의 제1 콘택과 동시에 연결되는 제1 배선;
    상기 하부 선택 트랜지스터의 게이트 전극막 각각의 돌출된 단부 상에 배치된 복수개의 제2 콘택; 및
    상기 복수개의 제2 콘택과 동시에 연결되는 제2 배선을 더 포함하는
    비휘발성 메모리 장치.
  7. 제1 항에 있어서,
    상기 적층 구조물 하부에는, 내부에 파이프 채널이 형성된 파이프 게이트 전극막이 더 배치되고,
    상기 채널은, 상기 파이프 채널에 의하여 서로 연결되는 한 쌍의 제1 및 제2 채널을 포함하는
    비휘발성 메모리 장치.
  8. 제7 항에 있어서,
    상기 복수의 게이트 전극막은 상기 제1 및 제2 채널 사이에서 일 방향으로 연장되는 슬릿에 의하여 서로 분리되는
    비휘발성 메모리 장치.
  9. 기판 상에 기판으로부터 수직 방향으로 돌출된 채널과, 상기 채널을 따라 상기 기판 상에 교대로 적층된 복수의 층간 절연막 및 복수의 게이트 전극막을 포함하는 적층 구조물과, 상기 채널과 상기 적층 구조물 사이에 개재되는 메모리막을 형성하는 단계를 포함하고,
    상기 복수의 게이트 전극막 중 최상부에 배치되는 적어도 2층의 게이트 전극막은 상부 선택 트랜지스터의 게이트 전극막으로 형성되는
    비휘발성 메모리 장치의 제조 방법.
  10. 제9 항에 있어서,
    상기 복수의 게이트 전극막 중 최하부에 배치되는 적어도 2층의 게이트 전극막은 하부 선택 트랜지스터의 게이트 전극막으로 형성되는
    비휘발성 메모리 장치의 제조 방법.
  11. 제9 항에 있어서,
    상기 상부 선택 트랜지스터의 각 게이트 전극막과 그외의 각 게이트 전극막은 동일한 두께를 갖는
    비휘발성 메모리 장치의 제조 방법.
  12. 제10 항에 있어서,
    상기 상부 선택 트랜지스터의 각 게이트 전극막 또는 상기 하부 선택 트랜지스터의 각 게이트 전극막은 그외의 각 게이트 전극막과 동일한 두께를 갖는
    비휘발성 메모리 장치의 제조 방법
  13. 제9 항에 있어서,
    상기 상부 선택 트랜지스터의 게이트 전극막 각각의 돌출된 단부 상에 복수개의 제1 콘택을 형성하는 단계; 및
    상기 복수개의 제1 콘택 상에 이들과 동시에 연결되는 제1 배선을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  14. 제10 항에 있어서,
    상기 상부 선택 트랜지스터의 게이트 전극막 각각의 돌출된 단부 상에 복수개의 제1 콘택을 형성하고, 상기 하부 선택 트랜지스터의 게이트 전극막 각각의 돌출된 단부 상에 복수개의 제2 콘택을 형성하는 단계; 및
    상기 복수개의 제1 콘택 상에 이들과 동시에 연결되는 제1 배선을 형성하고, 상기 복수개의 제2 콘택 상에 이들과 동시에 연결되는 제2 배선을 형성하는 단계를 더 포함하는
    비휘발성 메모리 장치의 제조 방법.
  15. 제9 또는 제10항에 있어서,
    상기 채널, 상기 적층 구조물 및 상기 메모리막의 형성 단계는,
    상기 기판 상에 상기 복수의 층간 절연막 및 상기 복수의 게이트 전극막을 교대로 형성하는 단계;
    상기 복수의 층간 절연막 및 상기 복수의 게이트 전극막을 선택적으로 식각하여 상기 기판을 노출시키는 채널용 홀을 형성하는 단계; 및
    상기 채널용 홀의 측벽에 상기 메모리막 및 상기 채널을 순차적으로 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  16. 제9 또는 제10항에 있어서,
    상기 채널, 상기 적층 구조물 및 상기 메모리막의 형성 단계는,
    상기 기판 상에 상기 복수의 층간 절연막 및 복수의 희생막을 교대로 형성하는 단계;
    상기 복수의 층간 절연막 및 상기 복수의 희생막을 선택적으로 식각하여 상기 기판을 노출시키는 채널용 홀을 형성하는 단계;
    상기 채널용 홀 내에 매립되는 채널을 형성하는 단계;
    상기 채널 사이에서 상기 복수의 희생막을 분리시키는 슬릿을 형성하는 단계;
    상기 슬릿에 의하여 노출된 상기 복수의 희생막을 제거하는 단계; 및
    상기 복수의 희생막이 제거된 공간에 상기 메모리막 및 상기 게이트 전극막을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  17. 제9 또는 제10 항에 있어서,
    상기 채널, 상기 적층 구조물 및 상기 메모리막의 형성 단계 전에,
    상기 적층 구조물 하부에 파이프 채널 희생막이 매립된 파이프 게이트 전극막을 형성하는 단계를 더 포함하고,
    상기 채널, 상기 적층 구조물 및 상기 메모리막의 형성 단계는,
    상기 파이프 게이트 전극막 상에 상기 복수의 층간 절연막 및 상기 복수의 게이트 전극막을 교대로 형성하는 단계;
    상기 복수의 층간 절연막 및 상기 복수의 게이트 전극막을 선택적으로 식각하여 상기 파이프 채널 희생막을 노출시키는 한 쌍의 채널용 홀을 형성하는 단계;
    상기 파이프 채널 희생막을 제거하는 단계; 및
    상기 파이프 채널 희생막이 제거된 공간 및 상기 한 쌍의 채널용 홀 측벽을 따라 상기 메모리막 및 상기 채널을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
  18. 제9 또는 제10 항에 있어서,
    상기 채널, 상기 적층 구조물 및 상기 메모리막의 형성 단계 전에,
    상기 적층 구조물 하부에 파이프 채널 희생막이 매립된 파이프 게이트 전극막을 형성하는 단계를 더 포함하고,
    상기 채널, 상기 적층 구조물 및 상기 메모리막의 형성 단계는,
    상기 파이프 게이트 전극막 상에 상기 복수의 층간 절연막 및 복수의 희생막을 교대로 형성하는 단계;
    상기 복수의 층간 절연막 및 상기 복수의 희생막을 선택적으로 식각하여 상기 파이프 채널 희생막을 노출시키는 한 쌍의 채널용 홀을 형성하는 단계;
    상기 파이프 채널 희생막을 제거하는 단계;
    상기 파이프 채널 희생막이 제거된 공간 및 상기 한 쌍의 채널용 홀 측벽을 따라 상기 메모리막 및 상기 채널을 형성하는 단계;
    상기 한 쌍의 채널 사이에서 상기 복수의 희생막을 분리시키는 슬릿을 형성하는 단계;
    상기 슬릿에 의해 노출된 상기 복수의 희생막을 제거하는 단계; 및
    상기 복수의 희생막이 제거된 공간에 상기 게이트 전극막을 형성하는 단계를 포함하는
    비휘발성 메모리 장치의 제조 방법.
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