JP2010135672A - 半導体記憶装置の製造方法 - Google Patents

Abstract

【課題】電極層間のショートを防ぐことができる半導体記憶装置の製造方法を提供する。
【解決手段】本発明の半導体記憶装置の製造方法は、半導体基板１１上に複数の電極層ＷＬと複数の絶縁層１７とが交互に積層された積層体を形成する工程と、その積層体に形成したホールの側壁に電荷蓄積層２２を含む絶縁膜２０を形成する工程と、そのホールの内部に半導体層１９を形成し、電極層ＷＬの層数に対応して積層方向に複数接続されて構成されるメモリストリングＭＳを形成する工程と、積層体におけるメモリストリングＭＳに近接する部分に溝４１を形成する工程と、溝４１の側壁に金属膜４２を形成する工程と、金属膜４２を覆うと共に溝４１内を充填するキャップ膜４３、４４を形成する工程と、キャップ膜４３、４４が溝４１内に充填された状態で熱処理を行い、電極層ＷＬを構成する半導体と金属膜４２とを反応させて両者の化合物を形成する工程とを備える。
【選択図】図９

Description

本発明は、半導体記憶装置の製造方法に関する。

従来、積層メモリ技術は、シリコン基板上に通常の平面メモリセルを形成する工程を層数分繰り返して積み上げていくもので、一層あたりの製造工程が多く大容量化には不向きであった。そこで、ワード線電極層と層間絶縁層とを交互に積み重ねた積層構造に、最上層から最下層まで貫通するホールを一度にあけ、そのホール内にチャネルとなるシリコンを柱状に埋め込み、高い製造効率でもって大容量化を図る技術が提案されている（例えば、特許文献１）。これは柱状のシリコンをワード線電極層が一定間隔ごとに覆う構造となり、ワード線電極層とシリコン柱との交差部にデータ保持用の電荷蓄積層を設けることでメモリセルトランジスタが構成される。

また、特許文献１には、シリコン柱の隣に溝を形成してその溝内に電極層（シリコン層）を露出させ、その溝の側壁に金属膜を形成後アニール処理を行うことで、溝に隣接する電極層を金属シリサイド化させて低抵抗化を図ることが開示されている。その場合、アニール処理時に金属シリサイドの体積膨張により、上下の電極層間で金属シリサイドが接触して、電極層間のショートを生じさせてしまう懸念がある。
特開２００８−１７１９１８号公報

本発明は、電極層間のショートを防ぐことができる半導体記憶装置の製造方法を提供する。

本発明の一態様によれば、半導体基板上に、半導体から構成される複数の電極層と、複数の絶縁層とが交互に積層された積層体を形成する工程と、前記電極層及び前記絶縁層を貫通するホールを前記積層体に形成する工程と、前記ホールの側壁に電荷蓄積層を含む絶縁膜を形成する工程と、前記ホールの内部に前記電極層と前記絶縁層との積層方向に延びる半導体層を形成し、前記電極層と、前記電極層に対向する前記電荷蓄積層と、前記電荷蓄積層に対向する前記半導体層とを含むメモリセルが前記電極層の層数に対応して前記積層方向に複数接続されて構成されるメモリストリングを形成する工程と、前記積層体における前記メモリストリングに近接する部分に、前記電極層及び前記絶縁層を貫通する溝を形成する工程と、前記溝の側壁に金属膜を形成する工程と、前記金属膜を覆うと共に前記溝内を充填するキャップ膜を形成する工程と、前記キャップ膜が前記溝内に充填された状態で熱処理を行い、前記電極層を構成する前記半導体と前記金属膜とを反応させて、前記電極層における前記金属膜が接する部分に前記半導体と前記金属膜との化合物を形成する工程と、前記キャップ膜及び前記金属膜の未反応余剰部を除去する工程と、前記キャップ膜及び前記未反応余剰部が除去された後の前記溝内に絶縁物を設ける工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。

本発明によれば、電極層間のショートを防ぐことができる半導体記憶装置の製造方法が提供される。

以下、図面を参照し、本発明の実施形態について説明する。なお、本実施形態では、半導体としてシリコンを例示するが、シリコン以外の他の半導体を用いてもよい。

本実施形態に係る半導体記憶装置は、複数のメモリセルが３次元配列されたメモリセルアレイと、そのメモリセルアレイの周辺に形成された周辺回路とを有する。

図１は、本実施形態に係る半導体記憶装置におけるメモリセルアレイの構成を例示する模式斜視図である。
図２は、複数のメモリセルが電極層の積層方向に直列接続されて構成される１本（１列）のメモリストリングの模式斜視図である。
図３は、図１におけるＹＺ方向の要部模式断面図である。
なお、図１及び図２においては、図を見易くするために、導電部分のみを示し、絶縁部分は図示を省略している。

本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板の上面（主面）に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち電極層ＷＬの積層方向をＺ方向とする。

図３に示すように、シリコン基板１１上にセルソース１２が設けられている。セルソース１２は例えばシリコン層である。セルソース１２の上には絶縁層１３を介して下部選択ゲートＬＳＧが設けられ、下部選択ゲートＬＳＧの上には絶縁層１４が設けられている。絶縁層１３、１４は例えばシリコン酸化物やシリコン窒化物からなり、下部選択ゲートＬＳＧは例えばシリコン層である。

絶縁層１４の上には、例えばシリコン酸化物からなる複数の絶縁層１７と、例えば非晶質または多結晶シリコンからなる複数の電極層ＷＬとが交互に積層された積層体が設けられている。電極層ＷＬの層数は任意であるが、本実施形態においては例えば４層の場合を例示する。

最上層の絶縁層１７上には、絶縁層２４、２５、２６を介して上部選択ゲートＵＳＧが設けられ、上部選択ゲートＵＳＧの上には絶縁層２７、２８が設けられている。絶縁層２４〜２８は例えばシリコン酸化物やシリコン窒化物からなり、上部選択ゲートＵＳＧは例えばシリコン層である。

図１に示すように、電極層ＷＬ、下部選択ゲートＬＳＧおよびセルソース１２は、ＸＹ平面に対して平行な板状に形成されている。上部選択ゲートＵＳＧは、板状の導電層（例えばシリコン層）がＹ方向に沿って複数に分断されて形成されたものであり、Ｘ方向に延びる複数本の配線状の導電部材となっている。なお、下部選択ゲートＬＳＧは上部選択ゲートＵＳＧと同様に複数に分断された構成であってもよい。

前述したシリコン基板１１上の積層体には、Ｚ方向に延びる複数本の貫通ホールが形成されている。それら複数本の貫通ホールは、例えばＸ方向及びＹ方向に沿ってマトリクス状に配列されている。

各貫通ホールの内部には、柱状の半導体層として下層側から順にシリコンピラー１５、１９、３２が埋め込まれている。シリコンピラー１５は下部選択ゲートＬＳＧを貫通し、シリコンピラー１９は複数の電極層ＷＬを貫通し、シリコンピラー３２は上部選択ゲートＵＳＧを貫通している。シリコンピラー１５、１９、３２は、多結晶シリコン又は非晶質シリコンによって形成されている。シリコンピラー１５、１９、３２の形状は、Ｚ方向に延びる柱状であり、例えば円柱形である。シリコンピラー１５の下端はセルソース１２に接続されている。シリコンピラー１９の下端はシリコンピラー１５に接続され、上端はシリコンピラー３２に接続されている。

上部選択ゲートＵＳＧ上の絶縁層２８の上には絶縁層２９（図３参照）が設けられ、その絶縁層２９上にはＹ方向に延びる複数本のビット線ＢＬが設けられている。ビット線ＢＬは、例えば金属材料（純金属の他に合金も含む）によって形成されている。

各ビット線ＢＬは、Ｙ方向に沿って配列された各列のシリコンピラー３２の直上域を通過するように配列されており、絶縁層２９に形成された導電性接続部３０を介して、シリコンピラー３２の上端に接続されている。

図１に示すように、上部選択ゲートＵＳＧは導電性接続部６５を介して上部選択ゲート配線ＵＳＬと接続されている。セルソース１２、下部選択ゲートＬＳＧおよび複数の電極層ＷＬが積層された積層体の端部は階段状に加工され、その部分で、セルソース１２は導電性接続部６１を介してセルソース配線ＣＳＬに接続され、下部選択ゲートＬＳＧは導電性接続部６２を介して下部選択ゲート配線ＬＳＬに接続され、各電極層ＷＬは導電性接続部６３を介してワード線ＷＬＬに接続されている。

図３に示すように、電極層ＷＬと絶縁層１７との積層体に形成された貫通ホールの内周壁には、例えば、シリコン酸化膜でシリコン窒化膜を挟んだＯＮＯ（Oxide-Nitride-Oxide）構造の絶縁膜２０が形成されている。図４に、その部分の拡大断面を示す。

絶縁膜２０は、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２を挟んだ構造を有する。第２の絶縁膜２３の内側にシリコンピラー１９が埋め込まれ、第２の絶縁膜２３はシリコンピラー１９に接している。第１の絶縁膜２１は電極層ＷＬに接して設けられ、第１の絶縁膜２１と第２の絶縁膜２３との間に電荷蓄積層２２が設けられている。

電極層ＷＬと絶縁層１７との積層体に設けられたシリコンピラー１９はチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積層２２はシリコンピラー１９から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、シリコンピラー１９と各電極層ＷＬとの交差部分に、チャネルの周囲をゲート電極が取り囲んだ構造のメモリセルが形成されている。

このメモリセルはチャージトラップ構造のメモリセルであり、電荷蓄積層２２は、電荷（電子）を閉じこめるトラップを多数有し、例えばシリコン窒化膜からなる。第２の絶縁膜２３は、例えばシリコン酸化膜からなり、電荷蓄積層２２にシリコンピラー１９から電荷が注入される際、または、電荷蓄積層２２に蓄積された電荷がシリコンピラー１９へ拡散する際に電位障壁となる。第１の絶縁膜２１は、例えばシリコン酸化膜からなり、電荷蓄積層２２に蓄積された電荷が、ゲート電極として機能する電極層ＷＬへ拡散するのを防止する。

前述した構造のメモリセルにおいて微細化が進むと、ソース／ドレイン領域となる拡散層を有せずとも、正常な書き込み／読み出し動作を行うことができる。したがって、本実施形態においては、メモリセルはシリコンピラー１９内に、導電型の異なるソース／ドレイン領域としての拡散層を有しない。つまり、シリコンピラー１９は、メモリセルにおけるチャネル領域、ソース領域およびドレイン領域として機能する。また、各電極層ＷＬに印加する電圧を制御することで、各電極層ＷＬに対向するシリコンピラー１９内をほぼ空乏化してオフ状態を実現する。

図２に示すように、１本のシリコンピラー１９の周囲には、電極層ＷＬの層数と同数のメモリセルＭＣがＺ方向に直列接続され、１本のメモリストリングＭＳが構成される。このようなメモリストリングＭＳがＸ方向及びＹ方向にマトリクス状に配列されていることにより、複数のメモリセルＭＣが、Ｘ方向、Ｙ方向、Ｚ方向に３次元的に配列されている。

再び図３を参照すると、下部選択ゲートＬＳＧ及びその上下の絶縁層１３、１４からなる積層体に形成された貫通ホールの内周壁には、ゲート絶縁膜１６が筒状に形成され、この内側にシリコンピラー１５が埋め込まれている。これにより、その積層体内には、シリコンピラー１５をチャネルとし、その周囲の下部選択ゲートＬＳＧをゲート電極とした下部選択トランジスタＬＳＴが設けられている。

また、上部選択ゲートＵＳＧ及びその上下の絶縁層２５〜２８からなる積層体に形成された貫通ホールの内周壁には、ゲート絶縁膜３３が筒状に形成され、この内側にシリコンピラー３２が埋め込まれている。これにより、その積層体内には、シリコンピラー３２をチャネルとし、その周囲の上部選択ゲートＵＳＧをゲート電極とした上部選択トランジスタＵＳＴが設けられている。

上部選択ゲートＵＳＧ及び各電極層ＷＬを含む積層体には、後述するようにＸ方向に沿って延びる溝が形成され、その溝内には絶縁物（例えば酸化シリコンや窒化シリコン等）５１が埋め込まれる。図３に示す例では、Ｙ方向で隣り合うメモリストリング間に溝及び絶縁物５１が設けられている。上部選択ゲートＵＳＧおよび各電極層ＷＬはシリコンを含む層であるが、それらにおける絶縁物５１に隣接する部分は、後述するプロセスにより金属シリサイド化されて低抵抗化されている。

以上説明したメモリセルアレイの周辺には周辺回路が、同じシリコン基板１１上に形成されている。周辺回路は、ビット線ＢＬを介してシリコンピラー３２の上端部に電位を与えるドライバ回路、セルソース配線ＣＳＬ及びセルソース１２を介してシリコンピラー１５の下端部に電位を与えるドライバ回路、上部選択ゲート配線ＵＳＬを介して上部選択ゲートＵＳＧに電位を与えるドライバ回路、下部選択ゲート配線ＬＳＬを介して下部選択ゲートＬＳＧに電位を与えるドライバ回路、ワード線ＷＬＬを介して各電極層ＷＬに電位を与えるドライバ回路などを含む。

本実施形態に係る半導体記憶装置は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。

ビット線ＢＬを選択することにより、メモリセルのＸ座標を選択し、上部選択ゲートＵＳＧを選択して上部選択トランジスタＵＳＴを導通状態又は非導通状態とすることにより、メモリセルのＹ座標を選択し、ワード線ＷＬＬすなわち電極層ＷＬを選択することにより、メモリセルのＺ座標を選択する。そして、選択されたメモリセルの電荷蓄積層２２に電子を注入することにより情報を記憶する。また、そのメモリセルを通過するシリコンピラー１９にセンス電流を流すことにより、そのメモリセルに記憶されたデータを読み出す。

次に、図５〜図９を参照して、本実施形態に係る半導体記憶装置の製造方法について説明する。

まず、図５（ａ）を参照すると、シリコン基板１１上にセルソース１２を形成した後、そのセルソース１２上に絶縁層１３を介して下部選択ゲートＬＳＧとなるシリコン層を形成し、さらにその上に絶縁層１４を形成する。このようにして得られた積層体にＺ方向に延びセルソース１２まで到達する貫通ホールをＲＩＥ（Reactive Ion Etching）で形成した後、貫通ホールの側壁にゲート絶縁膜１６を形成し、さらにその後シリコンピラー１５を埋め込む。これにより、下部選択トランジスタＬＳＴが形成される。

次に、絶縁層（例えば窒化シリコン層）１４上に、複数の絶縁層（例えば酸化シリコン層）１７と複数の電極層（例えば非晶質もしくは多結晶シリコン層）ＷＬとを交互に積層し、さらに最上層の絶縁層１７上に、絶縁層（例えば窒化シリコン層）２４を形成する。

次に、それら積層体を貫通しＺ方向に延びる貫通ホール１８をＲＩＥで形成する（図５（ｂ））。この貫通ホール１８は、下層の下部選択トランジスタＬＳＴのシリコンピラー１５直上に、そのシリコンピラー１５にまで到達して形成される。

次に、貫通ホール１８の側壁に、前述した電荷蓄積層２２を含む絶縁膜２０を形成し、さらにその後シリコンピラー１９を埋め込むことで、図６（ａ）に示す構造が得られる。すなわち、シリコンピラー１９と各電極層ＷＬとの交差部分にメモリセルが形成される。

次に、図６（ｂ）に示すように、絶縁層２４上に、絶縁層（例えば窒化シリコン層）２５、絶縁層（例えば酸化シリコン層）２６、上部選択ゲートＵＳＧとなるシリコン層、絶縁層（例えば酸化シリコン層）２７、絶縁層（例えば窒化シリコン層）２８を形成した後、それらの積層体およびその下層の電極層ＷＬと絶縁層１７とを含む積層体を貫通する溝４１を形成する。

なお、溝４１を形成する工程の前には、図１に示すような電極層ＷＬなどの端部を階段状に加工する工程およびその階段状部分を覆う絶縁層の埋め込みなどが行われる。

溝４１は、絶縁層２８上に図示しないレジストパターンを形成した後、それをマスクとしたＲＩＥを行うことで形成される。溝４１は、メモリストリングＭＳに近接する部分に形成され、Ｘ方向に延びるスリット状に形成される。

以降、１つの溝４１の近傍を拡大して示す図７〜図９を参照して説明する。
溝４１の形成後、図７に示すように、溝４１の側壁に金属膜４２を形成する。金属膜４２は、例えばＣＶＤ（chemical vapor deposition）法で形成され、溝４１の側壁以外にも溝４１の底部および絶縁層２８の表面にも形成される。金属膜４２が溝４１の側壁を覆うことで、その溝４１の側壁に露出している上部選択ゲートＵＳＧ及び電極層ＷＬは金属膜４２と接する。

金属膜４２は、電極層ＷＬや上部選択ゲートＵＳＧを構成するシリコンと反応して金属シリサイドを形成することが可能な材料を含み、例えば、Ｃｏ（コバルト）、Ｔｉ（チタン）、Ｎｉ（ニッケル）、Ｐｔ（白金）、Ｐｄ（パラジウム）、Ｅｒ（エルビウム）、Ｔａ（タンタル）の少なくともいずれか１つを含む。

なお、金属膜４２の成膜時には、電極層ＷＬや上部選択ゲートＵＳＧとの金属シリサイド化が進行して金属シリサイドの膨張が始まらないように、比較的低温条件のＣＶＤ法で成膜される。

金属膜４２の形成後、図８に示すように、金属膜４２を覆う第１のキャップ膜４３を形成する。第１のキャップ膜４３は、例えばＴｉＮ（窒化チタン）膜である。この第１のキャップ膜４３の成膜時においても、電極層ＷＬや上部選択ゲートＵＳＧと、金属膜４２との金属シリサイド化が進行して金属シリサイドの膨張が始まらないように、第１のキャップ膜４３は比較的低温条件のＣＶＤ法で成膜される。

第１のキャップ膜４３の形成後、図９に示すように、第１のキャップ膜４３を覆い、溝４１内を充填する第２のキャップ膜４４を形成する。

第２のキャップ膜４４は、第１のキャップ膜４３とは異なる材料であって、金属シリサイド化を促進させない比較的低温での溝４１内の埋め込み性に優れ、また金属シリサイドの膨張を抑えるのに十分な硬さ（大きなヤング率）を有する材料、例えばＷ（タングステン）、Ｔａ（タンタル）などの高融点金属からなる。第２のキャップ膜４４の成膜時においても、電極層ＷＬや上部選択ゲートＵＳＧと、金属膜４２との金属シリサイド化が進行して金属シリサイドの膨張が始まらないように、第２のキャップ膜４４は比較的低温条件のＣＶＤ法で成膜される。

金属膜４２、第１のキャップ膜４３、第２のキャップ膜４４は、スパッタ法により形成してもよいが、特に電極層ＷＬが多層化して溝４１のアスペクト比が大きい場合には側壁に対するカバレッジがより優れるＣＶＤ法が好ましい。

第１のキャップ膜４３は、第２のキャップ膜４４を構成する材料や第２のキャップ膜４４成膜時の原料が、金属膜４２、電極層ＷＬ、上部選択ゲートＵＳＧに影響するのを防ぐバリア膜として機能する。これにより、キャップ膜４３、４４の影響を受けずに、電極層ＷＬや上部選択ゲートＵＳＧに、金属膜４２との良好なシリサイドを形成することができる。

前述したようなバリア膜として機能する第１のキャップ膜４３を設けることで、第２のキャップ膜４４の材料や成膜プロセスを選択するにあたっては、電極層ＷＬや金属膜４２などへの影響を考慮に入れた条件制約がなくなり、第２のキャップ膜４４としては、溝４１内への埋め込み性、ヤング率等の金属シリサイド膨張抑制に効果的なパラメータ、さらには後工程での除去しやすさといったことだけを考慮した材料選択が可能であり、その選択自由度が広がることで、コスト低減や製造効率の向上に有利となる。

また、第２のキャップ膜４４として例えばＷ（タングステン）を用いた場合タングステンシリサイドを形成可能であるので、そのタングステン膜を電極層ＷＬや上部選択ゲートＵＳＧに接触させて形成し、金属シリサイド用の金属膜として兼用させることも考えられる。しかし、タングステン膜のＣＶＤにおける原料としてはＷＦ_６がよく用いられるが、そのＣＶＤ成膜時に、電極層ＷＬや上部選択ゲートＵＳＧに含まれるＳｉ（シリコン）がＦ（フッ素）と結合しＳｉＦ_４として電極層ＷＬや上部選択ゲートＵＳＧから奪われると、電極層ＷＬや上部選択ゲートＵＳＧの膜質を劣化させ、特性変動を生じさせることが懸念される。

また、金属シリサイド用の金属膜のみで溝４１内を埋め込んだ場合、その金属膜中から電極層ＷＬや上部選択ゲートＵＳＧへの金属浸潤量を所望に制御することが難しく、過剰な金属が電極層ＷＬや上部選択ゲートＵＳＧに浸潤して、電極層ＷＬや上部選択ゲートＵＳＧをゲート電極とするトランジスタのしきい値変動などの特性変動をまねくことも懸念される。

これに対して本実施形態では、金属シリサイド化用の金属膜４２は、そのＣＶＤ成膜時の条件設定により膜厚を容易にコントロールでき、よって、電極層ＷＬや上部選択ゲートＵＳＧへの金属浸潤量を所望にコントロールすることができ、トランジスタを所望の特性に設定しやすい。

第１のキャップ膜４３及び第２のキャップ膜４４が溝４１内に充填された後、その状態で熱処理（アニール）が行われる。この熱処理により、金属膜４２が電極層ＷＬ及び上部選択ゲートＵＳＧに接している部分で金属シリサイド化反応が促進され、電極層ＷＬ及び上部選択ゲートＵＳＧが金属膜４２に対向している部分に金属シリサイド膜が形成される。これにより、上部選択トランジスタとメモリセルにおけるゲート電極として機能する部分が低抵抗化される。なお、金属膜４２が、酸化シリコンや窒化シリコンなどの絶縁層に接している部分では、実質金属シリサイド膜は形成されない。

上記熱処理時、金属膜４２における電極層ＷＬや上部選択ゲートＵＳＧと接する面の反対面側にはキャップ膜４３、４４が溝４１内を充填されて設けられているため、金属膜４２と、電極層ＷＬや上部選択ゲートＵＳＧとの界面に対してキャップ膜４３、４４から圧力が作用し、金属シリサイド膜の体積膨張を抑制する。この金属シリサイド膜の体積膨張が抑えられることで、金属シリサイド膜が電極層ＷＬの積層方向に膨出するのも抑制でき、その結果、上下の電極層ＷＬ間で金属シリサイド膜を介したショートを防ぐことができる。

上記熱処理による金属シリサイド化処理の後、例えばウェットエッチングで第２のキャップ膜４４及び第１のキャップ膜４３を除去する。さらに、同じくウェットエッチングで、金属膜４２におけるシリコンと未反応の余剰金属を除去する。その後、キャップ膜４３、４４及び未反応金属が除去された溝４１内に、図３に示すように絶縁物（例えばシリコン酸化物やシリコン窒化物）５１が埋め込まれる。

その後、図３に示すように、上部選択ゲートＵＳＧを含む積層体に、その積層方向（Ｚ方向）に延び下層のシリコンピラー１９の上端にまで到達する貫通ホールをＲＩＥで形成した後、その貫通ホールの側壁にゲート絶縁膜３３を形成し、さらに貫通ホール内にシリコンピラー３２を埋め込む。これにより、下部選択トランジスタＬＳＴが形成される。さらに、その後ビット線ＢＬなどの配線形成工程が続けられていく。

次に、図１０は、本発明の他の実施形態に係る半導体記憶装置の製造方法を示す。図１０は、前述した実施形態における図９の断面に対応する。

本実施形態では、溝４１内に金属膜４２を形成した後、１種類のキャップ膜４５だけで、金属膜４２を覆い且つ溝４１内を充填している。キャップ膜４５は、電極層ＷＬや上部選択ゲートＵＳＧを構成するシリコン、および金属膜４２に対して非反応であり、金属膜４２と電極層ＷＬや上部選択ゲートＵＳＧとの金属シリサイド化に影響を与えない材料からなる。このような点から絶縁物を用いることができる。その中でも、ヤング率が６０（ＧＰａ）程度と比較的高く、金属シリサイド膜の膨張を抑えるのに十分な硬さを有するＴＥＯＳ（tetraethoxysilane）が望ましい。

本実施形態では、キャップ膜としては１種類の膜だけを用いるため、２種類のキャップ膜を用いる場合に比べて工程数を削減してコスト低減を図れる。

以上、具体例を参照しつつ本発明の実施形態について説明した。しかし、本発明は、それらに限定されるものではなく、本発明の技術的思想に基づいて種々の変形が可能である。

シリコンピラーは円柱状に限らず角柱状であってもよい。あるいは、貫通ホール内のすべてを柱状のシリコンで埋め込むことに限らず、電荷蓄積層を含む絶縁膜に接する部分にだけシリコン膜を筒状に形成し、その内側には絶縁体を埋め込んだ構造であってもよい。また、電極層とシリコンピラーとの間の絶縁膜構造はＯＮＯ（Oxide-Nitride-Oxide）構造に限らず、例えば電荷蓄積層とゲート絶縁膜との２層構造であってもよい。

本発明の実施形態に係る半導体記憶装置におけるメモリセルアレイの構成を例示する模式斜視図。 同メモリセルアレイにおける１本のメモリストリングの模式斜視図。 図１におけるＹＺ方向の要部模式断面図。 図３における要部の拡大断面図。 本発明の実施形態に係る半導体記憶装置の製造方法を示す模式図。 図５に続く工程を示す模式図。 図６に続く工程を示す模式図。 図７に続く工程を示す模式図。 図８に続く工程を示す模式図。 本発明の他の実施形態に係る半導体記憶装置の製造方法を示す模式図。

符号の説明

１５，１９，３２…シリコンピラー、１６，３３…ゲート絶縁膜、１７…絶縁層、２２…電荷蓄積層、４１…溝、４２…金属膜、４３…第１のキャップ膜、４４…第２のキャップ膜、４５…キャップ膜、５１…絶縁物、ＷＬ…電極層、ＬＳＧ…下部選択ゲート、ＬＳＴ…下部選択トランジスタ、ＵＳＧ…上部選択ゲート、ＵＳＴ…上部選択トランジスタ、ＢＬ…ビット線、ＭＣ…メモリセル、ＭＳ…メモリストリング

Claims (5)

1. 半導体基板上に、半導体から構成される複数の電極層と、複数の絶縁層とが交互に積層された積層体を形成する工程と、
   前記電極層及び前記絶縁層を貫通するホールを前記積層体に形成する工程と、
   前記ホールの側壁に電荷蓄積層を含む絶縁膜を形成する工程と、
   前記ホールの内部に前記電極層と前記絶縁層との積層方向に延びる半導体層を形成し、前記電極層と、前記電極層に対向する前記電荷蓄積層と、前記電荷蓄積層に対向する前記半導体層とを含むメモリセルが前記電極層の層数に対応して前記積層方向に複数接続されて構成されるメモリストリングを形成する工程と、
   前記積層体における前記メモリストリングに近接する部分に、前記電極層及び前記絶縁層を貫通する溝を形成する工程と、
   前記溝の側壁に金属膜を形成する工程と、
   前記金属膜を覆うと共に前記溝内を充填するキャップ膜を形成する工程と、
   前記キャップ膜が前記溝内に充填された状態で熱処理を行い、前記電極層を構成する前記半導体と前記金属膜とを反応させて、前記電極層における前記金属膜が接する部分に前記半導体と前記金属膜との化合物を形成する工程と、
   前記キャップ膜及び前記金属膜の未反応余剰部を除去する工程と、
   前記キャップ膜及び前記未反応余剰部が除去された後の前記溝内に絶縁物を設ける工程と、
   を備えたことを特徴とする半導体記憶装置の製造方法。
2. 前記キャップ膜は、種類の異なる第１のキャップ膜及び第２のキャップ膜を有し、
   前記第１のキャップ膜は前記金属膜の表面を覆い、前記第２のキャップ膜は前記第１のキャップ膜の表面を覆って前記溝内を充填することを特徴とする請求項１記載の半導体記憶装置の製造方法。
3. 前記キャップ膜は、前記電極層を構成する前記半導体に対して非反応性を有する１種類の膜からなることを特徴とする請求項１記載の半導体記憶装置の製造方法。
4. 前記キャップ膜は、前記電極層を構成する前記半導体と、前記金属膜との反応が進行しない温度下で形成されることを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置の製造方法。
5. 前記キャップ膜は、ＣＶＤ（chemical vapor deposition）法で形成されることを特徴とする請求項１〜４のいずれか１つに記載の半導体記憶装置の製造方法。

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