JPH10125624A - シリサイド領域を形成する方法 - Google Patents
シリサイド領域を形成する方法Info
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- JPH10125624A JPH10125624A JP9312568A JP31256897A JPH10125624A JP H10125624 A JPH10125624 A JP H10125624A JP 9312568 A JP9312568 A JP 9312568A JP 31256897 A JP31256897 A JP 31256897A JP H10125624 A JPH10125624 A JP H10125624A
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Abstract
(57)【要約】
【課題】 ＬＳＩ集積回路用のシリサイド領域形成方法
を提供する。 【解決手段】 基板あるいはエピタキシャル層のような
シリコン領域１０が供給される。前記シリコン領域１０
を覆って、そこから絶縁されたかたちでシリコン（例え
ば、ポリシリコン）層１２が形成される。次に、前記シ
リコン層１２を覆ってチタン層２０が形成される。チタ
ン層２０および下層のシリコン層１２がパターニングお
よびエッチングされた後で、キャップ層２２が形成され
る。一例として、キャップ層２２は酸化物あるいは窒化
物でよい。チタン層２０およびシリコン層１２は次に加
熱されてチタンシリサイドが形成される。しかし、シリ
コン領域１０はチタン層２０とは反応しない。
を提供する。 【解決手段】 基板あるいはエピタキシャル層のような
シリコン領域１０が供給される。前記シリコン領域１０
を覆って、そこから絶縁されたかたちでシリコン（例え
ば、ポリシリコン）層１２が形成される。次に、前記シ
リコン層１２を覆ってチタン層２０が形成される。チタ
ン層２０および下層のシリコン層１２がパターニングお
よびエッチングされた後で、キャップ層２２が形成され
る。一例として、キャップ層２２は酸化物あるいは窒化
物でよい。チタン層２０およびシリコン層１２は次に加
熱されてチタンシリサイドが形成される。しかし、シリ
コン領域１０はチタン層２０とは反応しない。
Description
【０００１】
【発明の属する技術分野】本発明は一般的に半導体デバ
イス製造分野に関するものであって、更に詳細には進歩
したシリサイドプロセスに関する。
イス製造分野に関するものであって、更に詳細には進歩
したシリサイドプロセスに関する。
【０００２】
【従来の技術】集積回路が小型化するにつれて、相互接
続のためにより低抵抗の材料が必要とされるようにな
る。タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、およびコバルト（Ｃｏ）のポリサイドのよう
な金属シリサイドは有力な候補である。チタンポリサイ
ドはそれが最も低い抵抗率を示すことから特に魅力的で
ある。
続のためにより低抵抗の材料が必要とされるようにな
る。タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン
（Ｍｏ）、およびコバルト（Ｃｏ）のポリサイドのよう
な金属シリサイドは有力な候補である。チタンポリサイ
ドはそれが最も低い抵抗率を示すことから特に魅力的で
ある。
【０００３】
【発明の解決しようとする課題】現在、転送ゲートおよ
びｎまたはｐ形の拡散層の抵抗を下げるために、自己整
合型のシリサイド（すなわち、サリサイド）プロセスが
用いられている。例えば、サイエンスフォーラム社（Ｓ
ｃｉｅｎｃｅ Ｆｏｒｕｍ Ｃｏｒｐ．）刊のＶＬＳＩ
プロセスデータブック（ＶＬＳＩ Ｐｒｏｃｅｓｓ Ｄ
ａｔａ Ｂｏｏｋ）の頁３２２、”チタンサリサイドプ
ロセス（Ｔｉ Ｓａｌｉｃｉｄｅ Ｐｒｏｃｅｓｓ）”
を参照されたい。しかしながら、ゲート幅がますます狭
くなるにつれて、短チャンネル効果を回避するために非
常に浅い接合が必要になると考えられる。チタンシリサ
イド（ＴｉＳｉ2 ）界面からｐ−ｎ（あるいはｎ−ｐ）
接合までの深さが重要な因子となるため、残念ながら、
浅い接合を持つデバイスに対して従来のチタンサリサイ
ドプロセスを適用することは困難である。
びｎまたはｐ形の拡散層の抵抗を下げるために、自己整
合型のシリサイド（すなわち、サリサイド）プロセスが
用いられている。例えば、サイエンスフォーラム社（Ｓ
ｃｉｅｎｃｅ Ｆｏｒｕｍ Ｃｏｒｐ．）刊のＶＬＳＩ
プロセスデータブック（ＶＬＳＩ Ｐｒｏｃｅｓｓ Ｄ
ａｔａ Ｂｏｏｋ）の頁３２２、”チタンサリサイドプ
ロセス（Ｔｉ Ｓａｌｉｃｉｄｅ Ｐｒｏｃｅｓｓ）”
を参照されたい。しかしながら、ゲート幅がますます狭
くなるにつれて、短チャンネル効果を回避するために非
常に浅い接合が必要になると考えられる。チタンシリサ
イド（ＴｉＳｉ2 ）界面からｐ−ｎ（あるいはｎ−ｐ）
接合までの深さが重要な因子となるため、残念ながら、
浅い接合を持つデバイスに対して従来のチタンサリサイ
ドプロセスを適用することは困難である。
【０００４】高融点金属のシリサイドの中で、ＴｉＳｉ
2 はシリコンＭＯＳデバイス上のコンタクトや相互接続
として使用するのに最適な選択であることが知られてい
る。シリコン上でのチタンの薄膜反応によってしばしば
ＴｉＳｉ2 が形成される。薄膜反応で最も頻繁に観測さ
れるＴｉＳｉ2 の結晶構造には２つの異なる種類があ
り、それらはＣ４９およびＣ５４タイプである。Ｃ４９
構造は底心の斜方晶系であり、Ｃ５４構造は面心の斜方
晶系である。Ｃ５４相が二元の相図において現れる唯一
のＴｉＳｉ2 相であって、従ってＣ４９相は準安定な相
であると考えられている。一般論については、Ｊ．Ａｐ
ｐｌ．Ｐｈｙｓ．第７１巻、第９号（１９９２年５月１
日発行）の頁４２６９−７６に記載された、ジェオン
（Ｊｅｏｎ）等による論文、”シリコン上のＴｉＳｉ２
の表面構造および相安定性（Ｍｏｒｐｈｏｌｏｇｙ ａ
ｎｄ ｐｈａｓｅ ｓｔａｂｉｌｉｔｙ ｏｆ ＴｉＳ
ｉ2ｏｎ Ｓｉ）”を参照されたい。
2 はシリコンＭＯＳデバイス上のコンタクトや相互接続
として使用するのに最適な選択であることが知られてい
る。シリコン上でのチタンの薄膜反応によってしばしば
ＴｉＳｉ2 が形成される。薄膜反応で最も頻繁に観測さ
れるＴｉＳｉ2 の結晶構造には２つの異なる種類があ
り、それらはＣ４９およびＣ５４タイプである。Ｃ４９
構造は底心の斜方晶系であり、Ｃ５４構造は面心の斜方
晶系である。Ｃ５４相が二元の相図において現れる唯一
のＴｉＳｉ2 相であって、従ってＣ４９相は準安定な相
であると考えられている。一般論については、Ｊ．Ａｐ
ｐｌ．Ｐｈｙｓ．第７１巻、第９号（１９９２年５月１
日発行）の頁４２６９−７６に記載された、ジェオン
（Ｊｅｏｎ）等による論文、”シリコン上のＴｉＳｉ２
の表面構造および相安定性（Ｍｏｒｐｈｏｌｏｇｙ ａ
ｎｄ ｐｈａｓｅ ｓｔａｂｉｌｉｔｙ ｏｆ ＴｉＳ
ｉ2ｏｎ Ｓｉ）”を参照されたい。
【０００５】２段階のアニーリング工程によってチタン
シリサイド領域を形成する方法が知られている。例え
ば、米国特許第５，０４３，３００号（これは１９９１
年８月２７日付けで発行されたもので、ここに参考のた
めに引用する）は洗浄された半導体ウエハ上へチタン層
を堆積させることについて述べている。次に、ウエハは
真空蒸着チェンバーからアニーリングチェンバーへ、酸
素を含む雰囲気に曝さないように注意しながら移され
る。このアニーリングチェンバー内で、ウエハは窒素雰
囲気中で約２０ないし６０秒間、約５００℃ないし約６
００℃の温度でアニールされる。この工程によってチタ
ンシリサイド層と、それを覆うチタン窒化物層とが形成
される。更に、シリコン酸化物の表面に堆積したチタン
も反応してチタン窒化物を形成する。ウエハは次に約８
００℃と９００℃との間の温度にまで加熱されて、チタ
ンシリサイドが安定な相に変換される。次に、ウエハは
エッチされてチタン窒化物が除去される。
シリサイド領域を形成する方法が知られている。例え
ば、米国特許第５，０４３，３００号（これは１９９１
年８月２７日付けで発行されたもので、ここに参考のた
めに引用する）は洗浄された半導体ウエハ上へチタン層
を堆積させることについて述べている。次に、ウエハは
真空蒸着チェンバーからアニーリングチェンバーへ、酸
素を含む雰囲気に曝さないように注意しながら移され
る。このアニーリングチェンバー内で、ウエハは窒素雰
囲気中で約２０ないし６０秒間、約５００℃ないし約６
００℃の温度でアニールされる。この工程によってチタ
ンシリサイド層と、それを覆うチタン窒化物層とが形成
される。更に、シリコン酸化物の表面に堆積したチタン
も反応してチタン窒化物を形成する。ウエハは次に約８
００℃と９００℃との間の温度にまで加熱されて、チタ
ンシリサイドが安定な相に変換される。次に、ウエハは
エッチされてチタン窒化物が除去される。
【０００６】別の既知のプロセスはキャップ付きのシリ
サイドプロセスであって、そこではシリサイド反応を実
行する前に金属層をキャップ材料で被覆することによっ
て酸素汚染の問題を回避している。ここに参考のために
引用する米国特許第４，９４０，５０９号は、キャップ
窒化物を使用するプロセスを開示している。その中で
は、加工すべきウエハの露出したシリコン部分を覆って
シリサイドとなる金属が堆積される。次に、その金属を
覆って５００オングストロームのシリコン窒化物が堆積
されて、次にそのデバイスが加熱されることによって金
属と露出したシリコン部分とが反応して金属シリサイド
が形成される。次に、シリサイド層の導電性に悪影響を
及ぼすことなしに窒化物層を除去することができる。も
しシリサイド反応温度が７００℃よりも低ければ、Ｔｉ
Ｓｉ2 のＣ４９とＣ５４という２つの相が共存するかた
ちで生成されるであろう。より満足できる導電度レベル
を達成するために、従来技術の引用文献は、シリサイド
化していない材料を剥離した後でウエハをより高温でア
ニールする方法を教えている。
サイドプロセスであって、そこではシリサイド反応を実
行する前に金属層をキャップ材料で被覆することによっ
て酸素汚染の問題を回避している。ここに参考のために
引用する米国特許第４，９４０，５０９号は、キャップ
窒化物を使用するプロセスを開示している。その中で
は、加工すべきウエハの露出したシリコン部分を覆って
シリサイドとなる金属が堆積される。次に、その金属を
覆って５００オングストロームのシリコン窒化物が堆積
されて、次にそのデバイスが加熱されることによって金
属と露出したシリコン部分とが反応して金属シリサイド
が形成される。次に、シリサイド層の導電性に悪影響を
及ぼすことなしに窒化物層を除去することができる。も
しシリサイド反応温度が７００℃よりも低ければ、Ｔｉ
Ｓｉ2 のＣ４９とＣ５４という２つの相が共存するかた
ちで生成されるであろう。より満足できる導電度レベル
を達成するために、従来技術の引用文献は、シリサイド
化していない材料を剥離した後でウエハをより高温でア
ニールする方法を教えている。
【０００７】米国特許第４，６９０，７３０号および米
国特許第５，３２６，７２４号には多数の自己整合型の
シリサイド（サリサイド）プロセスが開示されている。
例えば、第４，６９０，７３０号の特許には、ＦＥＴデ
バイスを覆って純粋なチタンを堆積させる方法が述べら
れている。次に、低温でシリコン窒化物／二酸化シリコ
ン（ＮＯ）や二酸化シリコン層を堆積させることができ
る。次にシリサイド反応を行って、ＮＯやＳｉＯ2 層が
除去される。不必要なＴｉ反応生成物を除去した後で、
シリサイドのアニーリングを行うことができる。
国特許第５，３２６，７２４号には多数の自己整合型の
シリサイド（サリサイド）プロセスが開示されている。
例えば、第４，６９０，７３０号の特許には、ＦＥＴデ
バイスを覆って純粋なチタンを堆積させる方法が述べら
れている。次に、低温でシリコン窒化物／二酸化シリコ
ン（ＮＯ）や二酸化シリコン層を堆積させることができ
る。次にシリサイド反応を行って、ＮＯやＳｉＯ2 層が
除去される。不必要なＴｉ反応生成物を除去した後で、
シリサイドのアニーリングを行うことができる。
【０００８】
【課題を解決するための手段】本発明は、従来技術の方
法において経験された多くの問題点を克服する、チタン
シリサイド領域の形成法を提供する。１つの実施例で
は、基板やエピタキシャル層等のシリコン領域が供給さ
れる。このシリコン領域を覆って、それから絶縁された
かたちでシリコン（例えば、ポリシリコン）の層が形成
される。次に、このシリコン層を覆ってチタン層が形成
される。このチタン層および下層のシリコン層をパター
ニングおよびエッチングした後で、キャップ層が形成さ
れる。このキャップ層は酸化物または窒化物でよく、Ｐ
ＥＣＶＤプロセスによって堆積されることが好ましい。
このチタンおよびシリコン層は次に加熱されてチタンシ
リサイドが形成される。しかし、前記シリコン領域はチ
タン層と反応しない。この加熱工程は２段階で実施する
ことができ、最初の加熱工程の後、第２の加熱工程の前
にキャップ層を形成するようにすることができる。
法において経験された多くの問題点を克服する、チタン
シリサイド領域の形成法を提供する。１つの実施例で
は、基板やエピタキシャル層等のシリコン領域が供給さ
れる。このシリコン領域を覆って、それから絶縁された
かたちでシリコン（例えば、ポリシリコン）の層が形成
される。次に、このシリコン層を覆ってチタン層が形成
される。このチタン層および下層のシリコン層をパター
ニングおよびエッチングした後で、キャップ層が形成さ
れる。このキャップ層は酸化物または窒化物でよく、Ｐ
ＥＣＶＤプロセスによって堆積されることが好ましい。
このチタンおよびシリコン層は次に加熱されてチタンシ
リサイドが形成される。しかし、前記シリコン領域はチ
タン層と反応しない。この加熱工程は２段階で実施する
ことができ、最初の加熱工程の後、第２の加熱工程の前
にキャップ層を形成するようにすることができる。
【０００９】この方法は多くの用途に利用できる。例え
ば、電界効果トランジスタのゲートをシリサイド化した
いが、ソース／ドレイン領域はしたくないという場合が
しばしばある。デバイスがますます小型化するにつれて
（例えば、線幅が０．２５ミクロンおよびそれ以下にな
るにつれて）、ゲートの導電度は低下し、従って導電性
を高める方法が必要とされる。しかし、そのような小型
化されたデバイスでは、ソース／ドレイン領域もまた非
常に浅いものとなっている。もしそれらの浅い領域をゲ
ートのシリサイド化と同じ深さにまでシリサイド化すれ
ば、ソース／ドレイン領域の全体が消費されてしまうで
あろう。従って、本発明は、ソース／ドレイン領域に悪
影響を及ぼすことなしにゲートの抵抗を下げる解決法を
提供する。
ば、電界効果トランジスタのゲートをシリサイド化した
いが、ソース／ドレイン領域はしたくないという場合が
しばしばある。デバイスがますます小型化するにつれて
（例えば、線幅が０．２５ミクロンおよびそれ以下にな
るにつれて）、ゲートの導電度は低下し、従って導電性
を高める方法が必要とされる。しかし、そのような小型
化されたデバイスでは、ソース／ドレイン領域もまた非
常に浅いものとなっている。もしそれらの浅い領域をゲ
ートのシリサイド化と同じ深さにまでシリサイド化すれ
ば、ソース／ドレイン領域の全体が消費されてしまうで
あろう。従って、本発明は、ソース／ドレイン領域に悪
影響を及ぼすことなしにゲートの抵抗を下げる解決法を
提供する。
【００１０】本発明は、ダイナミックランダムアクセス
メモリの製造に特に有用である。本発明を使用すること
によって、ＤＲＡＭのワードラインおよびビットライン
上に低抵抗のチタンシリサイド（例えば、Ｃ５４相）を
形成することができる。そのようにすることで、アクセ
ス速度が改善される。アクセス速度を高めることによっ
て、リフレッシュ能力（すなわち、同時にリフレッシュ
できるセル数）を最大化することができ、また周辺回路
の面積を減らすことができる。この結果、チップサイズ
が縮小される。更に、本発明をワードラインおよびビッ
トラインへ適用することで、相互接続の層数を減らすこ
とができる。ワード／ビットライン上の金属相互接続は
しばしばワード／ビットラインをストラッピングするた
めに用いられるので、ＴｉＳｉ2 のような低抵抗の材料
は金属相互接続の本数を減らすのに有効である。従っ
て、本発明は、ＤＲＡＭ製造に対してコスト削減の効果
をもたらす。
メモリの製造に特に有用である。本発明を使用すること
によって、ＤＲＡＭのワードラインおよびビットライン
上に低抵抗のチタンシリサイド（例えば、Ｃ５４相）を
形成することができる。そのようにすることで、アクセ
ス速度が改善される。アクセス速度を高めることによっ
て、リフレッシュ能力（すなわち、同時にリフレッシュ
できるセル数）を最大化することができ、また周辺回路
の面積を減らすことができる。この結果、チップサイズ
が縮小される。更に、本発明をワードラインおよびビッ
トラインへ適用することで、相互接続の層数を減らすこ
とができる。ワード／ビットライン上の金属相互接続は
しばしばワード／ビットラインをストラッピングするた
めに用いられるので、ＴｉＳｉ2 のような低抵抗の材料
は金属相互接続の本数を減らすのに有効である。従っ
て、本発明は、ＤＲＡＭ製造に対してコスト削減の効果
をもたらす。
【００１１】本発明のこのような特徴点は、添付図面と
一緒に以下の説明を参照することでより明瞭になるであ
ろう。
一緒に以下の説明を参照することでより明瞭になるであ
ろう。
【００１２】特に断らない限り、各図面において対応す
る部品には同じ参照符号を用いた。
る部品には同じ参照符号を用いた。
【００１３】
【発明の実施の形態】各種実施例の作製および利用につ
いて以下に詳細に説明する。しかし、本発明は、幅広い
特定な場面において実施できる数多くの適用可能な新規
概念を提供するものであることを理解されるべきであ
る。ここに開示される例示実施例は本発明を作製および
利用する単なる特定例を与えるだけのものであって、本
発明のスコープを限定するものではない。
いて以下に詳細に説明する。しかし、本発明は、幅広い
特定な場面において実施できる数多くの適用可能な新規
概念を提供するものであることを理解されるべきであ
る。ここに開示される例示実施例は本発明を作製および
利用する単なる特定例を与えるだけのものであって、本
発明のスコープを限定するものではない。
【００１４】本発明はシリサイド領域を形成する方法に
関する。しかし、本発明について述べる前に、図１に示
された従来技術についてレビューすることが有益であろ
う。図１は既知の自己整合型シリサイド（サリサイド）
プロセスを例示するために提示されたものである。シリ
コン基板１０が供給される。この基板１０を覆って、ま
た絶縁領域１４によってそれから絶縁された複数のポリ
シリコン構造１２が形成される。この例では、フィール
ド酸化物領域１６を覆って２つのポリシリコン構造１２
が形成されている。図１はまた、基板１０内にポリシリ
コン構造１２の１つに隣接して形成されたドープ領域１
８を示している。
関する。しかし、本発明について述べる前に、図１に示
された従来技術についてレビューすることが有益であろ
う。図１は既知の自己整合型シリサイド（サリサイド）
プロセスを例示するために提示されたものである。シリ
コン基板１０が供給される。この基板１０を覆って、ま
た絶縁領域１４によってそれから絶縁された複数のポリ
シリコン構造１２が形成される。この例では、フィール
ド酸化物領域１６を覆って２つのポリシリコン構造１２
が形成されている。図１はまた、基板１０内にポリシリ
コン構造１２の１つに隣接して形成されたドープ領域１
８を示している。
【００１５】シリサイド領域を形成するために、チタン
のような高融点金属２０がデバイス５の全面を覆って一
様に堆積される。次に、金属層２０は任意の露出シリコ
ン領域と反応してシリサイドを形成する。この例では、
金属層２０とドープ領域１８との界面の他に、金属層２
０とポリシリコン構造１２の各々との間の界面にもシリ
サイド領域（図示されていない）が形成されよう。
のような高融点金属２０がデバイス５の全面を覆って一
様に堆積される。次に、金属層２０は任意の露出シリコ
ン領域と反応してシリサイドを形成する。この例では、
金属層２０とドープ領域１８との界面の他に、金属層２
０とポリシリコン構造１２の各々との間の界面にもシリ
サイド領域（図示されていない）が形成されよう。
【００１６】残念ながら、図１に示された従来技術は多
くの欠点を有している。典型的にはシリサイドの反応は
窒素雰囲気中で行われる。層２０がチタンを含んでいる
場合には、Ｎ2 雰囲気はＴｉの窒化を引き起こすのでＴ
ｉＳｉ2 の形成が妨害される。更に、従来技術のプロセ
スを用いると、拡散層１８もシリサイド化してしまう。
浅い接合の場合には、接合のリークが重大な関心事であ
るが、浅い拡散領域がシリサイド化することによって接
合リークが発生する可能性がある。
くの欠点を有している。典型的にはシリサイドの反応は
窒素雰囲気中で行われる。層２０がチタンを含んでいる
場合には、Ｎ2 雰囲気はＴｉの窒化を引き起こすのでＴ
ｉＳｉ2 の形成が妨害される。更に、従来技術のプロセ
スを用いると、拡散層１８もシリサイド化してしまう。
浅い接合の場合には、接合のリークが重大な関心事であ
るが、浅い拡散領域がシリサイド化することによって接
合リークが発生する可能性がある。
【００１７】
【実施例】本発明は従来技術のプロセスにおける問題点
の多くを回避する。本発明をまず図２に関して説明する
ことにする。次に、図３ａないし図３ｆは、このプロセ
スを電界効果トランジスタの形成に適用した場合を示し
ている。図４および図５において、ＤＲＡＭの詳細につ
いていくらか学んだ後、図６および図７と、図８および
図９では、本発明の方法を用いてどのようにＤＲＡＭ
（ダイナミックランダムアクセスメモリ）のワードライ
ンおよびビットラインのシリサイド化を行うかについて
説明する。
の多くを回避する。本発明をまず図２に関して説明する
ことにする。次に、図３ａないし図３ｆは、このプロセ
スを電界効果トランジスタの形成に適用した場合を示し
ている。図４および図５において、ＤＲＡＭの詳細につ
いていくらか学んだ後、図６および図７と、図８および
図９では、本発明の方法を用いてどのようにＤＲＡＭ
（ダイナミックランダムアクセスメモリ）のワードライ
ンおよびビットラインのシリサイド化を行うかについて
説明する。
【００１８】従来技術の構造と同じように、図２のデバ
イスは、半導体領域１０を覆って、また誘電体層１４
（好ましくは、５ないし１００Å厚の酸化物層）によっ
てそれから絶縁されたかたちで形成された複数のシリコ
ン構造１２を含んでいる。半導体領域１０は基板に限ら
ない。領域１０は別の半導体領域、エピタキシャル領
域、絶縁体上の半導体領域（例えば、ＳＯＩ、ＳＯ
Ｓ）、あるいは任意のその他の半導体領域中に形成され
たウエル（あるいは、タンクまたはタブ）を含むことも
できる。
イスは、半導体領域１０を覆って、また誘電体層１４
（好ましくは、５ないし１００Å厚の酸化物層）によっ
てそれから絶縁されたかたちで形成された複数のシリコ
ン構造１２を含んでいる。半導体領域１０は基板に限ら
ない。領域１０は別の半導体領域、エピタキシャル領
域、絶縁体上の半導体領域（例えば、ＳＯＩ、ＳＯ
Ｓ）、あるいは任意のその他の半導体領域中に形成され
たウエル（あるいは、タンクまたはタブ）を含むことも
できる。
【００１９】シリコン構造１２はまさしく任意のシリコ
ン構造を含むことができるのではあるが、なかでも多結
晶または非晶質のシリコンであることが好ましい。例え
ば、シリコン構造１２は電界効果トランジスタのゲー
ト、コンデンサの電極、相互接続、ダイオードのノー
ド、コンタクト、あるいはその他のデバイスを代表す
る。構造１２に対する唯一の制限はそれがシリサイド化
されるべきであるということである。
ン構造を含むことができるのではあるが、なかでも多結
晶または非晶質のシリコンであることが好ましい。例え
ば、シリコン構造１２は電界効果トランジスタのゲー
ト、コンデンサの電極、相互接続、ダイオードのノー
ド、コンタクト、あるいはその他のデバイスを代表す
る。構造１２に対する唯一の制限はそれがシリサイド化
されるべきであるということである。
【００２０】ここでも、領域１０の中にはフィールド絶
縁領域１６の他に、ドープ領域１８が含まれている。こ
れらの領域は本発明の融通性を宣伝するためにここに含
めてある。
縁領域１６の他に、ドープ領域１８が含まれている。こ
れらの領域は本発明の融通性を宣伝するためにここに含
めてある。
【００２１】本発明の方法において、高融点金属２０は
シリサイド化するように選ばれた半導体構造１２の上に
だけ形成される。ドープ領域１８の上には金属２０が形
成されないことに注意されたい。以下に説明するが、こ
の金属層はパターニングされることが好ましい。言い換
えると、本発明のこの実施例は自己整合プロセスを使用
しない。
シリサイド化するように選ばれた半導体構造１２の上に
だけ形成される。ドープ領域１８の上には金属２０が形
成されないことに注意されたい。以下に説明するが、こ
の金属層はパターニングされることが好ましい。言い換
えると、本発明のこの実施例は自己整合プロセスを使用
しない。
【００２２】この好適実施例では、高融点金属はチタン
である。しかし、その他の金属を使用することも可能で
あることを理解されたい。その他の実施例では、高融点
金属として、例えば、コバルト、モリブデン、パラジウ
ム、白金、あるいはタングステンが用いられる。
である。しかし、その他の金属を使用することも可能で
あることを理解されたい。その他の実施例では、高融点
金属として、例えば、コバルト、モリブデン、パラジウ
ム、白金、あるいはタングステンが用いられる。
【００２３】金属２０およびシリコン１２を覆ってキャ
ップ層２２が堆積される。キャップ層２２は酸化物層
（例えば、ＳｉＯ2 ）、窒化物層（例えば、Ｓｉ
3 Ｎ4 ）、あるいはそれら２つの組み合わせ（例えば、
ＯＮ、ＯＮＯ、ＮＯ、オキシナイトライド）を含むこと
ができる。その他の材料もまた用いることができる。キ
ャップ層はＰＥＣＶＤ等のＣＶＤプロセスを用いて堆積
することができる。
ップ層２２が堆積される。キャップ層２２は酸化物層
（例えば、ＳｉＯ2 ）、窒化物層（例えば、Ｓｉ
3 Ｎ4 ）、あるいはそれら２つの組み合わせ（例えば、
ＯＮ、ＯＮＯ、ＮＯ、オキシナイトライド）を含むこと
ができる。その他の材料もまた用いることができる。キ
ャップ層はＰＥＣＶＤ等のＣＶＤプロセスを用いて堆積
することができる。
【００２４】デバイス５を加熱して金属２０を半導体１
２と反応させれば、従来技術において発生した多くの問
題点が回避できる。例えば、ＴｉＳｉ2 が形成される場
合は、窒素雰囲気中でのＴｉＮの形成が阻止されて、チ
タンはＴｉＳｉ2 を形成するのにすべて消費される。更
に、Ｃ４９ＴｉＳｉ2 からＣ５４ＴｉＳｉ2 への相変化
も単純化される。更に、ｎまたはｐ形拡散層１８中での
ＴｉＳｉ2 の形成も防止される。この特徴は従来技術で
の接合リークの問題を回避させることにつながる。
２と反応させれば、従来技術において発生した多くの問
題点が回避できる。例えば、ＴｉＳｉ2 が形成される場
合は、窒素雰囲気中でのＴｉＮの形成が阻止されて、チ
タンはＴｉＳｉ2 を形成するのにすべて消費される。更
に、Ｃ４９ＴｉＳｉ2 からＣ５４ＴｉＳｉ2 への相変化
も単純化される。更に、ｎまたはｐ形拡散層１８中での
ＴｉＳｉ2 の形成も防止される。この特徴は従来技術で
の接合リークの問題を回避させることにつながる。
【００２５】本発明の方法を適用することについて、多
くの例を上げて説明することにしよう。最初の例は図３
ａないし図３ｆに示されている。この例では電界効果ト
ランジスタ（ＦＥＴ）が作製される。ＦＥＴのゲートが
シリサイド化されるが、ソースおよびドレインはシリサ
イド化されない。
くの例を上げて説明することにしよう。最初の例は図３
ａないし図３ｆに示されている。この例では電界効果ト
ランジスタ（ＦＥＴ）が作製される。ＦＥＴのゲートが
シリサイド化されるが、ソースおよびドレインはシリサ
イド化されない。
【００２６】ここで図３ａを参照すると、半導体領域１
０およびフィールド絶縁領域１６を覆って絶縁層１４が
形成される。フィールド絶縁層の形成については良く知
られている。実際、フィールド絶縁領域１６は含めなく
てもよいものである。その代わりに、トレンチ分離等の
その他の分離法を用いてもよい。この問題は本発明にと
って重大な点ではない。
０およびフィールド絶縁領域１６を覆って絶縁層１４が
形成される。フィールド絶縁層の形成については良く知
られている。実際、フィールド絶縁領域１６は含めなく
てもよいものである。その代わりに、トレンチ分離等の
その他の分離法を用いてもよい。この問題は本発明にと
って重大な点ではない。
【００２７】絶縁層１４は二酸化シリコン層を含むこと
が好ましい。この層は化学的蒸着堆積法（ＣＶＤ）等の
既知の堆積法を用いて形成することができる。窒化物あ
るいは酸化物と窒化物の組み合わせなどのその他の絶縁
層を用いることもできる。
が好ましい。この層は化学的蒸着堆積法（ＣＶＤ）等の
既知の堆積法を用いて形成することができる。窒化物あ
るいは酸化物と窒化物の組み合わせなどのその他の絶縁
層を用いることもできる。
【００２８】半導体領域１０を覆ってシリコン層１２が
形成される。この好適実施例では、層１２はドープされ
た多結晶シリコンを含んでいる。層１２は形成時に、あ
るいは事後にドープすることができる。別の実施例で
は、層１２は全くドープする必要がない。更に、別のや
り方として、層１２は単結晶シリコン（例えば、エピタ
キシャル的に成長させたもの）や非晶質のシリコンを含
むこともできる。
形成される。この好適実施例では、層１２はドープされ
た多結晶シリコンを含んでいる。層１２は形成時に、あ
るいは事後にドープすることができる。別の実施例で
は、層１２は全くドープする必要がない。更に、別のや
り方として、層１２は単結晶シリコン（例えば、エピタ
キシャル的に成長させたもの）や非晶質のシリコンを含
むこともできる。
【００２９】次に図３ｂを参照すると、シリサイドとす
べき金属２０がシリコン層１２を覆って形成される。こ
の好適実施例では、チタン層２０がスパッタされる。し
かし、前に述べたように、その他の金属を用いることも
可能である。更に、高融点金属は別の方法で堆積させる
こともできる。
べき金属２０がシリコン層１２を覆って形成される。こ
の好適実施例では、チタン層２０がスパッタされる。し
かし、前に述べたように、その他の金属を用いることも
可能である。更に、高融点金属は別の方法で堆積させる
こともできる。
【００３０】図３ｃでは、ゲートを形成するはずのシリ
コン層１２およびチタン層２０の部分を覆ってフォトレ
ジスト層２４が形成される。このゲート構造をパターニ
ングするためには、任意の既知の（あるいはこれから開
発される）フォトリソグラフィ技術を用いることができ
る。本好適実施例では従来のドライエッチャーが使用さ
れる。エッチ後の構造が図３ｄに示されている。別の実
施例では、ゲート１２がパターニングおよびエッチング
された後で、その構造１２の上に選択的に金属層２０が
形成される。
コン層１２およびチタン層２０の部分を覆ってフォトレ
ジスト層２４が形成される。このゲート構造をパターニ
ングするためには、任意の既知の（あるいはこれから開
発される）フォトリソグラフィ技術を用いることができ
る。本好適実施例では従来のドライエッチャーが使用さ
れる。エッチ後の構造が図３ｄに示されている。別の実
施例では、ゲート１２がパターニングおよびエッチング
された後で、その構造１２の上に選択的に金属層２０が
形成される。
【００３１】次に図３ｅを参照すると、デバイス５を覆
ってキャップ層２２が形成される。本好適実施例では、
キャップ層２２は酸化物または窒化物のいずれかの層を
含む。例えば、キャップ層２２はＰ−ＴＥＯＳ二酸化シ
リコンを含むことができる。Ｐ−ＴＥＯＳのＳｉＯ2 は
それが良好なステップカバレッジを示すことから適して
いる。１つの例では、キャップ層２２は比較的低温、例
えば、約４００℃以下で堆積される。
ってキャップ層２２が形成される。本好適実施例では、
キャップ層２２は酸化物または窒化物のいずれかの層を
含む。例えば、キャップ層２２はＰ−ＴＥＯＳ二酸化シ
リコンを含むことができる。Ｐ−ＴＥＯＳのＳｉＯ2 は
それが良好なステップカバレッジを示すことから適して
いる。１つの例では、キャップ層２２は比較的低温、例
えば、約４００℃以下で堆積される。
【００３２】次の工程では、図３ｆに示されたように、
温度を上げることによってシリサイド領域２６が形成さ
れる。本好適実施例では、２段階アニールプロセスが用
いられている。例えば、Ｎ2 またはＨ2 ＋Ｎ2 雰囲気中
で、温度を約５５０℃ないし６００℃に上げる。この最
初のアニーリング工程でＣ４９相のＴｉＳｉ2 が形成さ
れる。第２のアニーリング工程は、６６０℃を超える温
度（例えば、約７００℃ないし７５０℃）で実施するこ
とができる。この第２の加熱工程で、Ｃ４９からＣ５４
のＴｉＳｉ2 への相転移が容易に発生する。このアニー
リング工程はまた、ドープ領域１８（図２参照）のアニ
ーリングのような付加的な機能を果たすためにも用いら
れる。
温度を上げることによってシリサイド領域２６が形成さ
れる。本好適実施例では、２段階アニールプロセスが用
いられている。例えば、Ｎ2 またはＨ2 ＋Ｎ2 雰囲気中
で、温度を約５５０℃ないし６００℃に上げる。この最
初のアニーリング工程でＣ４９相のＴｉＳｉ2 が形成さ
れる。第２のアニーリング工程は、６６０℃を超える温
度（例えば、約７００℃ないし７５０℃）で実施するこ
とができる。この第２の加熱工程で、Ｃ４９からＣ５４
のＴｉＳｉ2 への相転移が容易に発生する。このアニー
リング工程はまた、ドープ領域１８（図２参照）のアニ
ーリングのような付加的な機能を果たすためにも用いら
れる。
【００３３】１つの実施例では、これらのアニーリング
工程の合間にキャップ層２２が形成される。言い換えれ
ば、デバイスはまず加熱されてシリサイド領域２６が形
成され、次にキャップ層２２が形成され、その後第２の
アニーリング工程が実施される。最初のアニーリングの
前にキャップ層２２を堆積することが最も効果的ではあ
るが、ＴｉＳｉx （Ｃ４９）表面に対する雰囲気（例え
ば、Ｎ2 、Ｏ2 、その他）の効果を回避するためにも、
最初のアニーリングの後での形成であってもも尚効果的
である。この工程の順序は暫定的に出願された特許出願
第 号（ＴＩ−２２３３０）に述べられているように、キ
ャップ層２２中の応力を制御しようとする場合に特に重
要である。
工程の合間にキャップ層２２が形成される。言い換えれ
ば、デバイスはまず加熱されてシリサイド領域２６が形
成され、次にキャップ層２２が形成され、その後第２の
アニーリング工程が実施される。最初のアニーリングの
前にキャップ層２２を堆積することが最も効果的ではあ
るが、ＴｉＳｉx （Ｃ４９）表面に対する雰囲気（例え
ば、Ｎ2 、Ｏ2 、その他）の効果を回避するためにも、
最初のアニーリングの後での形成であってもも尚効果的
である。この工程の順序は暫定的に出願された特許出願
第 号（ＴＩ−２２３３０）に述べられているように、キ
ャップ層２２中の応力を制御しようとする場合に特に重
要である。
【００３４】Ｃ４９からＣ５４相への相転移がそれだけ
容易に発生すると信じる理由については多くの根拠があ
る。Ｎ2 中でのＴｉＮの生成は保護用のキャップ層２２
を使用することによって防止される。その結果、チタン
２０は完全に消費される。もしＴｉの厚さが十分であれ
ば、Ｃ４９からＣ５４への相転移は７００℃ないし７５
０℃付近の温度で発生する。ＴｉＳｉ2 の相転移は実際
にはチタンの厚さに依存する。例えば、ここに参考のた
めに引用する、Ｊａｐａｎ Ｊ．ｏｆ Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓの第３１巻（１９９２年２月）の頁２
０１−０５（特に第７図）に発表されたチェン（Ｃｈｅ
ｎ）等の論文はチタンシリサイド反応の研究に関するも
のである。この論文の中で、著者等は各種のＴｉの厚さ
について、相転移温度を調べている。Ｔｉが厚くなる
と、Ｃ４９からＣ５４への相転移は比較的低温で起こる
ようになる。しかし、チタンが厚くなると、シリコン中
へのＴｉの拡散が深くなって応力も大きくなる。ゲート
酸化物の完全性に対する影響が特に問題となる。このよ
うに、Ｓｉ層１２の厚さに対応した適切なＴｉ厚さを採
用すべきである。
容易に発生すると信じる理由については多くの根拠があ
る。Ｎ2 中でのＴｉＮの生成は保護用のキャップ層２２
を使用することによって防止される。その結果、チタン
２０は完全に消費される。もしＴｉの厚さが十分であれ
ば、Ｃ４９からＣ５４への相転移は７００℃ないし７５
０℃付近の温度で発生する。ＴｉＳｉ2 の相転移は実際
にはチタンの厚さに依存する。例えば、ここに参考のた
めに引用する、Ｊａｐａｎ Ｊ．ｏｆ Ａｐｐｌｉｅｄ
Ｐｈｙｓｉｃｓの第３１巻（１９９２年２月）の頁２
０１−０５（特に第７図）に発表されたチェン（Ｃｈｅ
ｎ）等の論文はチタンシリサイド反応の研究に関するも
のである。この論文の中で、著者等は各種のＴｉの厚さ
について、相転移温度を調べている。Ｔｉが厚くなる
と、Ｃ４９からＣ５４への相転移は比較的低温で起こる
ようになる。しかし、チタンが厚くなると、シリコン中
へのＴｉの拡散が深くなって応力も大きくなる。ゲート
酸化物の完全性に対する影響が特に問題となる。このよ
うに、Ｓｉ層１２の厚さに対応した適切なＴｉ厚さを採
用すべきである。
【００３５】本好適実施例では、シリコン１２の各種厚
さに対する適量のＴｉ厚さが表１に見積もってある。し
かし、Ｃ４９からＣ５４への相転移は、クラスターの自
由エネルギー障壁にも依存する。線幅もまた相転移に影
響する。表１に示された最小厚さは狭い線幅（例えば、
０．３５ミクロン以下の領域）に対して必要となるもの
であることに注意されたい。
さに対する適量のＴｉ厚さが表１に見積もってある。し
かし、Ｃ４９からＣ５４への相転移は、クラスターの自
由エネルギー障壁にも依存する。線幅もまた相転移に影
響する。表１に示された最小厚さは狭い線幅（例えば、
０．３５ミクロン以下の領域）に対して必要となるもの
であることに注意されたい。
【００３６】
【表１】 シリコン層 チタン厚 １０００Å ３００Å １５００Å ３００−５００Å ２０００Å ５００−１０００Å
【００３７】本方法の別のメリットは、ソース／ドレイ
ン領域１８上でのシリサイド形成が回避されるというこ
とである。この特徴は接合リークを最小化するために好
ましいものである。
ン領域１８上でのシリサイド形成が回避されるというこ
とである。この特徴は接合リークを最小化するために好
ましいものである。
【００３８】更に、ＴｉＳｉ2 の相転移は、ここに参考
のために引用する、１９９６年８月２０日に暫定的に出
願された同時係属出願の第 号（ＴＩ−２２
３３０）に述べられているように、キャップ層２２中の
応力を制御することによって更に完全なものとすること
ができる。この同時係属出願は、応力を制御することに
よってＣ５４相のＴｉＳｉ2 をもっと簡単に形成する方
法を教えている。
のために引用する、１９９６年８月２０日に暫定的に出
願された同時係属出願の第 号（ＴＩ−２２
３３０）に述べられているように、キャップ層２２中の
応力を制御することによって更に完全なものとすること
ができる。この同時係属出願は、応力を制御することに
よってＣ５４相のＴｉＳｉ2 をもっと簡単に形成する方
法を教えている。
【００３９】本発明の別の用途が図６および図７、そし
て図８および図９に述べられている。これらはＤＲＡＭ
製造工程のうちの選ばれたものを示している。図４は例
示ＤＲＡＭセルを示しており、図５はセルのアレイを模
式的に示している。特に、図６および図７は発明の方法
を用いることによってＤＲＡＭのワードラインがどのよ
うにシリサイド化できるかを示している。また、図８お
よび図９は本発明の方法を用いることによってＤＲＡＭ
のビットラインがどのようにシリサイド化できるかを示
している。
て図８および図９に述べられている。これらはＤＲＡＭ
製造工程のうちの選ばれたものを示している。図４は例
示ＤＲＡＭセルを示しており、図５はセルのアレイを模
式的に示している。特に、図６および図７は発明の方法
を用いることによってＤＲＡＭのワードラインがどのよ
うにシリサイド化できるかを示している。また、図８お
よび図９は本発明の方法を用いることによってＤＲＡＭ
のビットラインがどのようにシリサイド化できるかを示
している。
【００４０】図４は単一のメモリセル８の一部分の断面
図を示している。既知のように、ＤＲＡＭセルはパスト
ランジスタとコンデンサとを含んでいる。パストランジ
スタはＳＮＣと名付けられた第１の半導体領域（記憶ノ
ードコンタクト用）、第２の半導体領域ＢＬＣ（ビット
ラインコンタクト用）、および転送ゲートＷＬ（ワード
ライン用）を含んでいる。コンデンサ２０は、コンデン
サの誘電体によって分離された第１の電極ＳＮ（記憶ノ
ード用）と第２の電極ＣＰ（コンデンサ電極用）とを含
んでいる。
図を示している。既知のように、ＤＲＡＭセルはパスト
ランジスタとコンデンサとを含んでいる。パストランジ
スタはＳＮＣと名付けられた第１の半導体領域（記憶ノ
ードコンタクト用）、第２の半導体領域ＢＬＣ（ビット
ラインコンタクト用）、および転送ゲートＷＬ（ワード
ライン用）を含んでいる。コンデンサ２０は、コンデン
サの誘電体によって分離された第１の電極ＳＮ（記憶ノ
ード用）と第２の電極ＣＰ（コンデンサ電極用）とを含
んでいる。
【００４１】図４および図５に示されたメモリセルはす
べてのＤＲＡＭメモリセルの代表として示されたもので
ある。数多くの別の設計が可能であり、本発明の原理は
多くの場合に適用できる。本発明において、メモリセル
の一部がシリサイド化されよう。例えば、ワードライン
ＷＬおよび／またはビットラインＢＬをシリサイド化す
ることができる。更に、いずれかのコンデンサ電極（あ
るいは両方）をシリサイド化することもできる。これら
およびその他の要素の正確な構成については厳密である
必要はない。
べてのＤＲＡＭメモリセルの代表として示されたもので
ある。数多くの別の設計が可能であり、本発明の原理は
多くの場合に適用できる。本発明において、メモリセル
の一部がシリサイド化されよう。例えば、ワードライン
ＷＬおよび／またはビットラインＢＬをシリサイド化す
ることができる。更に、いずれかのコンデンサ電極（あ
るいは両方）をシリサイド化することもできる。これら
およびその他の要素の正確な構成については厳密である
必要はない。
【００４２】図５に示されたように、複数のメモリセル
を行および列からなるアレイのかたちに配置することが
できる。図５は６本のビットラインＢＬ（ビットライン
３対）および４本のワードラインＷＬしか示していない
が、実際のものはずっと大きいアレイのはずである。各
メモリセルのパストランジスタはワードラインＷＬへつ
ながれたゲートと、ビットラインＢＬへつながれたソー
ス／ドレイン領域とを有する。図５のアレイを図４の断
面図と比較すると、ワードラインＷＬ２およびＷＬ３に
よって制御されるメモリセルへビットラインＢＬ１がつ
ながれている。この例ではワードラインＷＬ４およびＷ
Ｌ５は図５の模式図には示されていない。
を行および列からなるアレイのかたちに配置することが
できる。図５は６本のビットラインＢＬ（ビットライン
３対）および４本のワードラインＷＬしか示していない
が、実際のものはずっと大きいアレイのはずである。各
メモリセルのパストランジスタはワードラインＷＬへつ
ながれたゲートと、ビットラインＢＬへつながれたソー
ス／ドレイン領域とを有する。図５のアレイを図４の断
面図と比較すると、ワードラインＷＬ２およびＷＬ３に
よって制御されるメモリセルへビットラインＢＬ１がつ
ながれている。この例ではワードラインＷＬ４およびＷ
Ｌ５は図５の模式図には示されていない。
【００４３】図５はまた、メモリアレイに含めることの
できる周辺回路のいくつかを示している。例えば、ビッ
トラインＢＬおよびＢＬ（バー）の各対はセンス増幅器
ＳＡへつながれている。ビットラインＢＬおよびＢＬ
（バー）はまた、選択トランジスタＹ０ないしＹ２を介
して入力／出力ラインＩ／ＯおよびＩ／Ｏ（バー）へも
つながれている。行デコーダ、列デコーダ、アドレスバ
ッファ、Ｉ／Ｏバッファ等のその他の周辺回路はここに
は示されていない。先に述べたように、本発明のメモリ
セルおよび製造方法はメモリアーキテクチャには依存し
ない。
できる周辺回路のいくつかを示している。例えば、ビッ
トラインＢＬおよびＢＬ（バー）の各対はセンス増幅器
ＳＡへつながれている。ビットラインＢＬおよびＢＬ
（バー）はまた、選択トランジスタＹ０ないしＹ２を介
して入力／出力ラインＩ／ＯおよびＩ／Ｏ（バー）へも
つながれている。行デコーダ、列デコーダ、アドレスバ
ッファ、Ｉ／Ｏバッファ等のその他の周辺回路はここに
は示されていない。先に述べたように、本発明のメモリ
セルおよび製造方法はメモリアーキテクチャには依存し
ない。
【００４４】一例として、本メモリアレイは非同期式メ
モリあるいは同期式メモリとして設計することができ
る。非同期式メモリは内部クロックまたは外部クロック
からタイミングを与えることができる。本デバイスは単
一の外部データ端子、または複数の外部データ端子（す
なわち、ワイドワード）を有することができる。本アレ
イは合計で、４メガビット、１６メガビット、６４メガ
ビット、２５６メガビット、１ギガビット、あるいはそ
れ以上を含むことができる。
モリあるいは同期式メモリとして設計することができ
る。非同期式メモリは内部クロックまたは外部クロック
からタイミングを与えることができる。本デバイスは単
一の外部データ端子、または複数の外部データ端子（す
なわち、ワイドワード）を有することができる。本アレ
イは合計で、４メガビット、１６メガビット、６４メガ
ビット、２５６メガビット、１ギガビット、あるいはそ
れ以上を含むことができる。
【００４５】まずＤＲＡＭのワードラインのシリサイド
化について説明することにしよう。ＦＥＴゲートのシリ
サイド化と似ているので、このプロセスについて詳しく
説明することはしない。しかし、上でＦＥＴに関して指
摘した特徴はＤＲＡＭ（ワードラインまたはビットライ
ン）にもあてはまるし、その逆も正しい。更に、簡単の
ために、図６ないし図９の例のどれにもコンデンサは示
されていない。デバイス中のこれらおよびその他の要素
を形成するためには付加的なプロセス工程が必要となる
ことは理解されるべきである。
化について説明することにしよう。ＦＥＴゲートのシリ
サイド化と似ているので、このプロセスについて詳しく
説明することはしない。しかし、上でＦＥＴに関して指
摘した特徴はＤＲＡＭ（ワードラインまたはビットライ
ン）にもあてはまるし、その逆も正しい。更に、簡単の
ために、図６ないし図９の例のどれにもコンデンサは示
されていない。デバイス中のこれらおよびその他の要素
を形成するためには付加的なプロセス工程が必要となる
ことは理解されるべきである。
【００４６】本プロセスの最初の工程は、図６ａに示さ
れたように、誘電体層（ゲート酸化物）５１４を形成す
ることである。１つの実施例では、この工程は、二酸化
シリコン層を熱成長させることによって実行される。図
６ａの構造を完成させるために、ポリシリコン層５１２
が堆積される。
れたように、誘電体層（ゲート酸化物）５１４を形成す
ることである。１つの実施例では、この工程は、二酸化
シリコン層を熱成長させることによって実行される。図
６ａの構造を完成させるために、ポリシリコン層５１２
が堆積される。
【００４７】次に図６ｂを参照すると、チタン膜５２０
が形成される。例えば、この膜１２はスパッタによって
形成することができる。次に、図６ｃに示されたよう
に、レジスト材料５２４を使ってゲートパターンが形成
される。図６ｄでは、Ｔｉ／ポリＳｉ５２０／５１２
が、例えば従来のドライエッチャーを用いてエッチされ
ている。
が形成される。例えば、この膜１２はスパッタによって
形成することができる。次に、図６ｃに示されたよう
に、レジスト材料５２４を使ってゲートパターンが形成
される。図６ｄでは、Ｔｉ／ポリＳｉ５２０／５１２
が、例えば従来のドライエッチャーを用いてエッチされ
ている。
【００４８】レジスト材料５２４を除去した後で、図７
ａに示したように、キャップ層５２２が形成される。例
えば、プラズマ促進ＳｉＯ2 を用いてキャップ酸化物５
２２を堆積してもよい。既に述べたように、Ｐ−ＴＥＯ
Ｓ二酸化シリコンは、それが良好なステップカバレッジ
を提供することから特に適している。
ａに示したように、キャップ層５２２が形成される。例
えば、プラズマ促進ＳｉＯ2 を用いてキャップ酸化物５
２２を堆積してもよい。既に述べたように、Ｐ−ＴＥＯ
Ｓ二酸化シリコンは、それが良好なステップカバレッジ
を提供することから特に適している。
【００４９】図７ｂは次の工程を示しており、それは約
５５０℃ないし６００℃までの高温においてＮ2 または
Ｈ2 ＋Ｎ2 中でポリシリコン層５１２上にシリサイド領
域５２６を形成する工程である。この最初のアニーリン
グ工程で、Ｃ４９相のチタンシリサイドを形成できる。
次に約７００℃ないし７５０℃において第２のアニーリ
ングを実行することによってＣ５４相のＴｉＳｉ2 を形
成できる。
５５０℃ないし６００℃までの高温においてＮ2 または
Ｈ2 ＋Ｎ2 中でポリシリコン層５１２上にシリサイド領
域５２６を形成する工程である。この最初のアニーリン
グ工程で、Ｃ４９相のチタンシリサイドを形成できる。
次に約７００℃ないし７５０℃において第２のアニーリ
ングを実行することによってＣ５４相のＴｉＳｉ2 を形
成できる。
【００５０】図７ｃに示されたように、ビットラインコ
ンタクト（図７ｃには示されていないが、図２に示され
たドープ領域１８でよい）を覆う材料を除去することに
よってビットラインコンタクトホール５２８が開口され
る。次にビットラインコンタクト（図示されていない）
のドーピングを行うことができる。ビットラインコンタ
クトホール５２８内に導電性プラグ５３０が形成され
る。本好適実施例では、導電性プラグ５２０はポリシリ
コンのプラグである。その他の実施例では、金属プラグ
を用いることもできる。
ンタクト（図７ｃには示されていないが、図２に示され
たドープ領域１８でよい）を覆う材料を除去することに
よってビットラインコンタクトホール５２８が開口され
る。次にビットラインコンタクト（図示されていない）
のドーピングを行うことができる。ビットラインコンタ
クトホール５２８内に導電性プラグ５３０が形成され
る。本好適実施例では、導電性プラグ５２０はポリシリ
コンのプラグである。その他の実施例では、金属プラグ
を用いることもできる。
【００５１】特定例を用いてワードラインを形成するプ
ロセスについて説明してきたが、上で図３ａないし図３
ｆに関して述べた変形のいくつか、あるいはすべてが図
６ａないし図７ｃのプロセスにも適用できることは理解
されたい。例えば、チタン以外の金属材料を使用するこ
とも可能である。別の例としては、最終的なアニーリン
グを、２段階ではなくて１段階で（あるいは３段階で）
実施することもできる。
ロセスについて説明してきたが、上で図３ａないし図３
ｆに関して述べた変形のいくつか、あるいはすべてが図
６ａないし図７ｃのプロセスにも適用できることは理解
されたい。例えば、チタン以外の金属材料を使用するこ
とも可能である。別の例としては、最終的なアニーリン
グを、２段階ではなくて１段階で（あるいは３段階で）
実施することもできる。
【００５２】次に、Ｔｉポリサイドのビットラインを備
えるＤＲＡＭの作製について図８および図９を参照しな
がら説明することにしよう。図８および図９の断面図が
図７ｃのラインＸＸに沿って取られたものであることに
注意されたい。言い換えれば、図８および図９の図は、
図７ｃを眺めた時に紙面へ出入りする方向の面を示すこ
とになる。
えるＤＲＡＭの作製について図８および図９を参照しな
がら説明することにしよう。図８および図９の断面図が
図７ｃのラインＸＸに沿って取られたものであることに
注意されたい。言い換えれば、図８および図９の図は、
図７ｃを眺めた時に紙面へ出入りする方向の面を示すこ
とになる。
【００５３】ここで図８ａおよび図８ｂを参照すると、
シリコン層６１２および金属層６２０が堆積される。次
に図８ｃに示されたように、レジスト材料６２４を用い
てビットラインのパターニングが行われ、次に、例えば
従来のドライエッチャーを使用してＴｉ／ポリＳｉ６２
０／６１２がエッチされる。パターニングされたデバイ
スが図９ａに示されている。
シリコン層６１２および金属層６２０が堆積される。次
に図８ｃに示されたように、レジスト材料６２４を用い
てビットラインのパターニングが行われ、次に、例えば
従来のドライエッチャーを使用してＴｉ／ポリＳｉ６２
０／６１２がエッチされる。パターニングされたデバイ
スが図９ａに示されている。
【００５４】レジスト材料６２４を除去した後で、図９
ｂに示されたように、キャップ層６２２が形成される。
本好適実施例では、キャップ酸化物６２２はプラズマ促
進ＣＶＤを用いて堆積された。プラズマ促進ＴＥＯＳ
ＳｉＯ2 はそれが良好なステップカバレッジを提供する
ことから適している。
ｂに示されたように、キャップ層６２２が形成される。
本好適実施例では、キャップ酸化物６２２はプラズマ促
進ＣＶＤを用いて堆積された。プラズマ促進ＴＥＯＳ
ＳｉＯ2 はそれが良好なステップカバレッジを提供する
ことから適している。
【００５５】図９ｃに示されたように、Ｎ2 またはＨ2
＋Ｎ2 雰囲気中で温度を約５００℃ないし６００℃まで
上げることによってポリＳｉ６１２上にＴｉシリサイド
６２６が形成される。ここでもアニーリングプロセスは
２段階で行われる。まず、最初のアニーリングによって
Ｃ４９相のＴｉＳｉ2 が形成できる。第２のアニーリン
グは次に約７００℃ないし７５０℃で行われ、低抵抗の
Ｃ５４ ＴｉＳｉ2 が形成される。前と同じように、第
１のアニーリングはキャップ層６２２の形成前に実施す
ることができる。
＋Ｎ2 雰囲気中で温度を約５００℃ないし６００℃まで
上げることによってポリＳｉ６１２上にＴｉシリサイド
６２６が形成される。ここでもアニーリングプロセスは
２段階で行われる。まず、最初のアニーリングによって
Ｃ４９相のＴｉＳｉ2 が形成できる。第２のアニーリン
グは次に約７００℃ないし７５０℃で行われ、低抵抗の
Ｃ５４ ＴｉＳｉ2 が形成される。前と同じように、第
１のアニーリングはキャップ層６２２の形成前に実施す
ることができる。
【００５６】ここに述べたようにして、低抵抗のチタン
シリサイド（例えば、Ｃ５４相）がＤＲＡＭ（ダイナミ
ックランダムアクセスメモリ）のワードラインおよびビ
ットライン上に形成できる。そのようにすることで、ア
クセス速度が改善できる。アクセス速度が高くなれば、
リフレッシュ能力（すなわち、同時にリフレッシュでき
るセル数）が最大化でき、また周辺回路の面積を減らす
こともできる。この結果、チップサイズが縮小する。更
に、本発明をワードラインおよびビットラインに適用す
ることによって、相互接続のための層数を減らすことが
できる。ワード／ビットライン上の金属相互接続はしば
しばワード／ビットラインをストラッピングするために
用いられるので、ＴｉＳｉ2 のような低抵抗の材料は金
属相互接続の本数を減らすのに有効である。従って、本
発明は、ＤＲＡＭ製造に対してコスト削減の効果をもた
らす。ダイナミックＲＡＭについて説明してきたが、本
発明はその他のメモリデバイスにも適用できる。ＳＲＡ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、お
よびＰＲＯＭはいずれも本発明の教えることを利用する
ことができる。一例として、ＳＲＡＭセルはシリサイド
化できるビットラインを有している。ＳＲＡＭセルの交
差接続されたゲートもまた、シリサイド化できる。
シリサイド（例えば、Ｃ５４相）がＤＲＡＭ（ダイナミ
ックランダムアクセスメモリ）のワードラインおよびビ
ットライン上に形成できる。そのようにすることで、ア
クセス速度が改善できる。アクセス速度が高くなれば、
リフレッシュ能力（すなわち、同時にリフレッシュでき
るセル数）が最大化でき、また周辺回路の面積を減らす
こともできる。この結果、チップサイズが縮小する。更
に、本発明をワードラインおよびビットラインに適用す
ることによって、相互接続のための層数を減らすことが
できる。ワード／ビットライン上の金属相互接続はしば
しばワード／ビットラインをストラッピングするために
用いられるので、ＴｉＳｉ2 のような低抵抗の材料は金
属相互接続の本数を減らすのに有効である。従って、本
発明は、ＤＲＡＭ製造に対してコスト削減の効果をもた
らす。ダイナミックＲＡＭについて説明してきたが、本
発明はその他のメモリデバイスにも適用できる。ＳＲＡ
Ｍ、ＥＰＲＯＭ、ＥＥＰＲＯＭ、フラッシュメモリ、お
よびＰＲＯＭはいずれも本発明の教えることを利用する
ことができる。一例として、ＳＲＡＭセルはシリサイド
化できるビットラインを有している。ＳＲＡＭセルの交
差接続されたゲートもまた、シリサイド化できる。
【００５７】特定のプロセスフローに関してこれまで説
明してきたが、その他の修正も想定される。一例とし
て、キャップ層２２は酸化物あるいは窒化物層のいすれ
かでよい。実験によれば、二重周波数ＣＶＤによって形
成されたＳｉＯ2 およびＳｉ3Ｎ4 は両方ともその他の
プロセスによって形成されたものよりもキャップ層２２
として優れていることが分かった。但し、それらその他
のプロセスも本発明の範囲内に含まれている。更に実験
によれば、キャップ層２２としてプラズマＳｉＯ２のほ
うがプラズマＳｉ3 Ｎ4 よりも優れていることが分かっ
た。
明してきたが、その他の修正も想定される。一例とし
て、キャップ層２２は酸化物あるいは窒化物層のいすれ
かでよい。実験によれば、二重周波数ＣＶＤによって形
成されたＳｉＯ2 およびＳｉ3Ｎ4 は両方ともその他の
プロセスによって形成されたものよりもキャップ層２２
として優れていることが分かった。但し、それらその他
のプロセスも本発明の範囲内に含まれている。更に実験
によれば、キャップ層２２としてプラズマＳｉＯ２のほ
うがプラズマＳｉ3 Ｎ4 よりも優れていることが分かっ
た。
【００５８】更に、本発明は金属化合物を含む金属層２
０もそのスコープの中に含んでいる。例えば、ＴｉＮま
たはＴｉＮ／Ｔｉ２０をシリコン層１２の上に形成する
ことができる。次にこれらの層２０／２２を反応させる
ことによってシリサイド領域を形成することができる。
０もそのスコープの中に含んでいる。例えば、ＴｉＮま
たはＴｉＮ／Ｔｉ２０をシリコン層１２の上に形成する
ことができる。次にこれらの層２０／２２を反応させる
ことによってシリサイド領域を形成することができる。
【００５９】第１および／または第２の加熱工程は、炉
の中で行うことができる。例えば、本デバイスは適切な
温度で約３０ないし９０分間加熱することができる。あ
るいは高速熱処理（ＲＴＡ）を利用することもできる。
の中で行うことができる。例えば、本デバイスは適切な
温度で約３０ないし９０分間加熱することができる。あ
るいは高速熱処理（ＲＴＡ）を利用することもできる。
【００６０】３つの例によって実証してきたが、本発明
の方法は多様なＵＬＳＩ（あるいはその他の）回路に適
用することができる。本プロセスは、ＭＯＳトランジス
タデバイスのソース、ドレイン、あるいはゲート上にコ
ンタクトを、あるいはバイポーラートランジスタ、ダイ
オード、コンデンサ、抵抗、およびその他の要素等のそ
の他のデバイス上にコンタクトを形成するために使用す
ることができる。本発明はまた、集積回路内での各種要
素間の相互接続のためにも利用できる。本プロセスは
０．２５ミクロンの線幅のような小型のリソグラフィに
特に適している。
の方法は多様なＵＬＳＩ（あるいはその他の）回路に適
用することができる。本プロセスは、ＭＯＳトランジス
タデバイスのソース、ドレイン、あるいはゲート上にコ
ンタクトを、あるいはバイポーラートランジスタ、ダイ
オード、コンデンサ、抵抗、およびその他の要素等のそ
の他のデバイス上にコンタクトを形成するために使用す
ることができる。本発明はまた、集積回路内での各種要
素間の相互接続のためにも利用できる。本プロセスは
０．２５ミクロンの線幅のような小型のリソグラフィに
特に適している。
【００６１】本発明は例示実施例に関して説明してきた
が、この説明は限定的なものではない。例示実施例に対
する各種の修正や組み合わせが、本明細書を参考にする
ことで当業者には明らかとなろう。従って、本発明の特
許請求の範囲はそのような修正、あるいは組み合わせの
すべてを包含するものと解釈されるべきである。
が、この説明は限定的なものではない。例示実施例に対
する各種の修正や組み合わせが、本明細書を参考にする
ことで当業者には明らかとなろう。従って、本発明の特
許請求の範囲はそのような修正、あるいは組み合わせの
すべてを包含するものと解釈されるべきである。
【関連する特許および特許出願】下記の特許および同時
係属出願は本発明に関連しており、ここに参考のために
引用する。 特許または出願番号 出願日 発行日 弁理士整理番号 4,657,628 03/07/86 04/14/87 TI-11770 4,690,730 06/20/86 09/01/87 TI-12032 4,811,078 12/05/86 03/07/89 TI-11836 4,821,085 05/01/85 04/11/89 TI-11029 4,940,509 03/25/88 07/10/90 TI-13156 5,043 300 04/16/90 08/27/91 なし 5,302,539 05/29/90 04/12/94 TI-11029.1A 5,326,724 12/27/91 07/05/94 TI-13986 60/024,235 08/20/96 -- TI-22330P 60/026,930 09/16/96 -- TI-24274P
係属出願は本発明に関連しており、ここに参考のために
引用する。 特許または出願番号 出願日 発行日 弁理士整理番号 4,657,628 03/07/86 04/14/87 TI-11770 4,690,730 06/20/86 09/01/87 TI-12032 4,811,078 12/05/86 03/07/89 TI-11836 4,821,085 05/01/85 04/11/89 TI-11029 4,940,509 03/25/88 07/10/90 TI-13156 5,043 300 04/16/90 08/27/91 なし 5,302,539 05/29/90 04/12/94 TI-11029.1A 5,326,724 12/27/91 07/05/94 TI-13986 60/024,235 08/20/96 -- TI-22330P 60/026,930 09/16/96 -- TI-24274P
【図１】シリサイド化される従来技術のデバイスを示す
図。
図。
【図２】本発明に従ってシリサイド化されるデバイスを
示す図。
示す図。
【図３】第１実施例のプロセスを示す断面図であって、
ａはシリコン層を堆積した段階、ｂは金属層を堆積した
段階、ｃはフォトレジストによってゲートのパターニン
グを行った段階、ｄはゲートのエッチングを行った段
階、ｅはキャップ層を堆積した段階、ｆはシリサイド領
域を形成した段階を示す断面図。
ａはシリコン層を堆積した段階、ｂは金属層を堆積した
段階、ｃはフォトレジストによってゲートのパターニン
グを行った段階、ｄはゲートのエッチングを行った段
階、ｅはキャップ層を堆積した段階、ｆはシリサイド領
域を形成した段階を示す断面図。
【図４】本発明の方法を用いることのできるメモリセル
およびアレイを示す図。
およびアレイを示す図。
【図５】本発明の方法を用いることのできるメモリセル
およびアレイを示す図。
およびアレイを示す図。
【図６】第２実施例のプロセスを示す断面図であって、
ａはポリシリコン層を堆積した段階、ｂはチタン層を堆
積した段階、ｃはフォトレジストによってゲートのパタ
ーニングを行った段階、ｄはゲートのエッチングを行っ
た段階を示す断面図。
ａはポリシリコン層を堆積した段階、ｂはチタン層を堆
積した段階、ｃはフォトレジストによってゲートのパタ
ーニングを行った段階、ｄはゲートのエッチングを行っ
た段階を示す断面図。
【図７】第２実施例のプロセスを示す断面図であって、
ａはキャップ層を堆積した段階、ｂはシリサイド領域を
形成した段階、ｃはビットラインコンタクトホールを形
成した段階を示す断面図。
ａはキャップ層を堆積した段階、ｂはシリサイド領域を
形成した段階、ｃはビットラインコンタクトホールを形
成した段階を示す断面図。
【図８】第３実施例のプロセスを示す断面図であって、
ａはシリコン層を堆積した段階、ｂは金属層を堆積した
段階、ｃはフォトレジストによってゲートのパターニン
グを行った段階を示す断面図。
ａはシリコン層を堆積した段階、ｂは金属層を堆積した
段階、ｃはフォトレジストによってゲートのパターニン
グを行った段階を示す断面図。
【図９】第３実施例のプロセスを示す断面図であって、
ａはゲートのエッチングを行った段階、ｂはキャップ層
を堆積した段階、ｃはシリサイド領域を形成した段階を
示す断面図。
ａはゲートのエッチングを行った段階、ｂはキャップ層
を堆積した段階、ｃはシリサイド領域を形成した段階を
示す断面図。
８ メモリセル １０ シリコン基板 １２ シリコン構造 １４ 絶縁領域 １６ フィールド酸化物領域 １８ ドープ領域 ２０ 金属層 ２２ キャップ層 ２４ フォトレジスト層 ２６ シリサイド領域 ５１２ ポリシリコン層 ５１４ ゲート酸化物 ５２０ チタン膜 ５２２ キャップ層 ５２４ レジスト材料 ５２６ シリサイド領域 ５２８ コンタクトホール ５３０ プラグ ６１２ シリコン層 ６２０ 金属層 ６２２ キャップ層 ６２４ レジスト材料
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 27/108 Ｈ０１Ｌ 27/10 ６８１Ｂ 21/8242 29/78 ３７１ 21/8247 29/788 29/792 (72)発明者 後藤 日出人 茨城県新治郡新治村大畑1510−76
Claims (23)
- 【請求項１】 チタンシリサイド領域を形成する方法で
あって、次の工程、 シリコン領域を供給する工程、 前記シリコン領域を覆って、それから電気的に絶縁され
たかたちでシリコン層を形成する工程、 前記シリコン層を覆って金属層を形成する工程、 前記金属層およびその下層のシリコン層をパターニング
およびエッチングする工程、 前記金属層およびシリコン層の残存部分を覆ってキャッ
プ層を形成する工程、および前記金属層およびシリコン
層を加熱する工程、を含み、 ここにおいて、前記金属層が前記シリコン層と反応して
シリサイドを形成し、そして前記シリコン領域が前記金
属層とは反応しないようになっていることを特徴とする
方法。 - 【請求項２】 請求項第１項記載の方法であって、前記
金属層が高融点金属層を含んでいることを特徴とする方
法。 - 【請求項３】 請求項第２項記載の方法であって、前記
金属層がチタン層を含んでいることを特徴とする方法。 - 【請求項４】 請求項第１項記載の方法であって、前記
金属層およびシリコン層を加熱する工程が第１および第
２の加熱工程で実行されることを特徴とする方法。 - 【請求項５】 請求項第４項記載の方法であって、前記
キャップ層が前記第１の加熱工程の後、前記第２の加熱
工程の前に形成されることを特徴とする方法。 - 【請求項６】 請求項第１項記載の方法であって、前記
キャップ層を形成する工程が酸化物層を堆積させる工程
を含んでいることを特徴とする方法。 - 【請求項７】 請求項第６項記載の方法であって、前記
キャップ層がＰＥＣＶＤ酸化物を含んでいることを特徴
とする方法。 - 【請求項８】 請求項第１項記載の方法であって、前記
キャップ層を形成する工程が窒化物層を堆積させる工程
を含んでいることを特徴とする方法。 - 【請求項９】 請求項第１項記載の方法であって、前記
シリサイド領域がトランジスタのゲートを含んでいるこ
とを特徴とする方法。 - 【請求項１０】 請求項第１項記載の方法であって、前
記シリサイド領域がメモリデバイスのワードラインを含
んでいることを特徴とする方法。 - 【請求項１１】 請求項第１項記載の方法であって、前
記シリサイド領域がメモリデバイスのビットラインを含
んでいることを特徴とする方法。 - 【請求項１２】 シリサイド領域を形成する方法であっ
て、次の工程、 シリコン層を供給する工程、 前記シリコン層を覆ってチタン層を形成する工程、 前記チタン層およびシリコン層をパターニングおよびエ
ッチングする工程、 前記チタン層の残存部分をアニールして少なくとも１つ
のチタンシリサイド領域を形成するアニーリング工程、 前記少なくとも１つのチタンシリサイド領域を覆ってキ
ャップ層を形成する工程、および前記少なくとも１つの
チタンシリサイド領域および前記キャップ層を加熱し
て、前記チタンシリサイドの相を変化させる工程、を含
むことを特徴とする方法。 - 【請求項１３】 請求項第１２項記載の方法であって、
前記アニーリング工程がＣ４９相のチタンシリサイドを
生成し、前記加熱工程がＣ５４相のチタンシリサイドを
生成することを特徴とする方法。 - 【請求項１４】 請求項第１２項記載の方法であって、
前記キャップ層が酸化物層を含んでいることを特徴とす
る方法。 - 【請求項１５】 請求項第１４項記載の方法であって、
前記キャップ層がＰＥＣＶＤ酸化物層を含んでいること
を特徴とする方法。 - 【請求項１６】 メモリデバイスを形成する方法であっ
て、次の工程、 シリコン領域を供給する工程、 前記シリコン領域を覆って、それから電気的に絶縁され
たかたちでシリコン層を形成する工程、 前記シリコン層を覆って、それに接するかたちでチタン
層を形成する工程、 前記チタン層およびその下層のシリコン層をパターニン
グおよびエッチングして複数のワードラインを形成する
工程、 前記複数のワードラインの各々の上にキャップ層を形成
する工程、および前記複数のワードラインの各々をアニ
ーリングする工程、を含み、 ここにおいて、前記チタン層が前記シリコン層と反応し
てシリサイド化したワードラインを形成し、そして前記
チタン層が前記シリコン領域とは反応しないようになっ
ていることを特徴とする方法。 - 【請求項１７】 請求項第１６項記載の方法であって、
前記チタン層およびシリコン層を加熱する工程が第１お
よび第２の加熱工程で実行されることを特徴とする方
法。 - 【請求項１８】 請求項第１７項記載の方法であって、
前記キャップ層が前記第１の加熱工程の後、前記第２の
加熱工程の前に形成されることを特徴とする方法。 - 【請求項１９】 請求項第１６項記載の方法であって、
前記メモリデバイスがＤＲＡＭデバイスを含んでいるこ
とを特徴とする方法。 - 【請求項２０】 請求項第１６項記載の方法であって、
前記メモリデバイスがＳＲＡＭデバイスを含んでいるこ
とを特徴とする方法。 - 【請求項２１】 請求項第１６項記載の方法であって、
前記メモリデバイスが不揮発性デバイスを含んでいるこ
とを特徴とする方法。 - 【請求項２２】 請求項第１項記載の方法であって、更
に、複数のビットラインを形成する工程を含み、前記複
数のビットラインの各々がシリサイド化されるようにな
っていることを特徴とする方法。 - 【請求項２３】 同期式ダイナミックランダムアクセス
メモリデバイスを形成する方法であって、次の工程、 シリコン領域を供給する工程、 前記シリコン領域を覆って、それから電気的に絶縁され
たかたちでシリコン層を形成する工程、 前記シリコン層を覆って、それに接するかたちでチタン
層を形成する工程、 前記チタン層およびその下層のシリコン層をパターニン
グおよびエッチングして、少なくとも６４００万個のメ
モリセルの各々に対する転送ゲートとして働く複数のワ
ードラインを形成する工程、 前記複数のワードラインの各々の上にキャップ層を形成
する工程、および前記複数のワードラインの各々をアニ
ーリングする工程、を含み、 ここにおいて、前記チタン層が前記シリコン層と反応し
てチタンシリサイド化したワードラインを形成し、そし
て前記チタン層が前記シリコン領域とは反応しないよう
になっていることを特徴とする方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US2800596P | 1996-10-08 | 1996-10-08 | |
| US028005 | 1996-10-08 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10125624A true JPH10125624A (ja) | 1998-05-15 |
Family
ID=21841024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9312568A Pending JPH10125624A (ja) | 1996-10-08 | 1997-10-08 | シリサイド領域を形成する方法 |
Country Status (3)
| Country | Link |
|---|---|
| EP (1) | EP0836223A3 (ja) |
| JP (1) | JPH10125624A (ja) |
| TW (1) | TW357412B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010135672A (ja) * | 2008-12-08 | 2010-06-17 | Toshiba Corp | 半導体記憶装置の製造方法 |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2390224B (en) * | 2000-12-06 | 2004-12-08 | Advanced Micro Devices Inc | Method of forming nickel silicide using a one-step rapid thermal anneal process and backend processing |
| US6605513B2 (en) | 2000-12-06 | 2003-08-12 | Advanced Micro Devices, Inc. | Method of forming nickel silicide using a one-step rapid thermal anneal process and backend processing |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4128670A (en) * | 1977-11-11 | 1978-12-05 | International Business Machines Corporation | Fabrication method for integrated circuits with polysilicon lines having low sheet resistance |
| EP0704883A3 (en) * | 1988-02-11 | 1997-07-09 | Sgs Thomson Microelectronics | Refractory metal silicide cap, to protect multi-layer polycide structures |
| US4940509A (en) * | 1988-03-25 | 1990-07-10 | Texas Instruments, Incorporated | Isotropic etchant for capped silicide processes |
| US5034348A (en) * | 1990-08-16 | 1991-07-23 | International Business Machines Corp. | Process for forming refractory metal silicide layers of different thicknesses in an integrated circuit |
-
1997
- 1997-10-08 EP EP97307951A patent/EP0836223A3/en not_active Withdrawn
- 1997-10-08 JP JP9312568A patent/JPH10125624A/ja active Pending
- 1997-11-19 TW TW086114909A patent/TW357412B/zh active
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010135672A (ja) * | 2008-12-08 | 2010-06-17 | Toshiba Corp | 半導体記憶装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| TW357412B (en) | 1999-05-01 |
| EP0836223A2 (en) | 1998-04-15 |
| EP0836223A3 (en) | 1999-12-15 |
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