KR100513803B1 - 반도체 소자의 콘택 형성 방법 - Google Patents
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Abstract
본 발명은 저저항의 티타늄실리사이드 형성을 위한 반도체소자 제조방법에 관한 것으로서, 콘택 저항을 낮추기 위해, 워드 라인과 액티브 영역을 형성한 다음에, 실리콘 표면에 게르마늄(Ge) 이온주입을 실시하고 이온화된 티타늄을 증착한 다음, 열처리 공정을 통하여 저저항의 TiSi2 을 형성한다.
Description
본 발명은 일반적으로 반도체 소자 제조 방법에 관한 것으로서, 특히, 반도체 소자의 워드라인 및 액티브 영역에 저저항의 티타늄실리사이드를 형성하기 위한 방법에 관한 것이다.
일반적으로, 반도체 소자에서 워드라인의 전극으로 도핑된 다결정실리콘을 사용하여왔다. 그러나, 다결정실리콘의 비저항이 높은 관계로 인해 텅스텐실리사이드(WSix)와 다결정실리콘의 이중층을 사용하는 기술이 개발되어 비저항을 어느정도 낮출 수 있었다. 하지만 텅스텐실리사이드 박막의 비저항은 약 100 μΩ㎝로 여전히 큰 비저항을 나타내고 있어 이러한 이중 구조로도 차세대 소자개발을 위한 워드라인과 콘택의 저항을 낮추는데는 한계가 있다. 따라서, 텅스텐실리사이드를 비저항이 약 13-20 μΩ㎝인 티탄 실리사이드 박막으로 대체하여 워드라인의 저항을 최대한 낮추려는 연구가 진행되고 있다. 또한, 티탄 실리사이드는 다결정실리콘의 워드라인과 도핑된 단결정 실리콘의 소스/드레인 영역에서 자기-정렬 실리사이드(self-aligned silicide(salicide))의 공정이 가능하여 논리 소자에 적용되고 있다.
그러나, 소자의 디자인 룰(design rule)이 0.25㎛ 이하로 작아짐에 따라, 워드라인과 소스/드레인 위에 형성되는 티탄 실리사이드 박막의 저저항을 갖는 C54 TiSi2로의 상변태온도가 증가(900℃)되고 있다. 뿐만 아니라, 이러한 고온에서도 일부 TiSi2가 C54상으로 변태되지 않고 C49 TiSi2로 남아있게 하여 충분히 낮은 저항값을 확보하는데 어려움이 있다. 최근, 이러한 문제를 해결하고자 Ti 증착 전후에 Si, As 등을 게이트, 소스/드레인 영역에 이온주입하여 다결정 실리콘이나 소스/드레인 영역을 사전-비정질화(preamorphization)시킴으로써 C54상으로의 상변화하는데 필요한 핵생성 사이트를 제공하여 비교적 저온(750-850℃)에서도 좁은 라인폭을 갖는 곳에서 저저항의 TiSi2를 형성하려는 연구가 진행중에 있다. 하지만, Si은 비정질화시에 기판에 넓은 층의 결함층을 형성시켜 누설전류의 근원으로 작용하고, As은 PMOS의 액티브 영역에서 역도핑(counterdoping)의 효과를 주어 소스/드레인의 면(sheet) 저항 및 콘택 저항을 증가시키는 문제점이 있었다.
전술한 문제점을 해결하기 위해 안출된 본 발명은, 좁은 라인폭을 갖는 다결정실리콘 워드라인과 소스/드레인 영역에 TiSi2를 이용한 콘택 및 자기-정렬 실리사이드 콘택 형성시에 발생하는 콘택에서의 저항 극소화 및 상변화 온도를 낮추기 위하여, 실리콘 표면에 게르마늄(Ge) 이온주입과 이온화된 티타늄을 증착하고 열처리 공정을 통하여 저저항의 TiSi2 콘택을 형성하기 위한 반도체 소자 제조 방법을 제공하는 것을 목적으로 한다.
본 발명의 일실시예에 따른 반도체 소자의 제조방법은, 반도체 기판 상에 소자분리막, 게이트 절연막, 게이트 전극, 게이트 전극 스페이서, 소스/드레인 영역을 형성하는 단계; 열공정을 실시하여 상기 소스/드레인 영역을 활성화시키는 단계; 게르마늄 이온 주입을 실시하여 상기 게이트 전극 및 상기 소스/드레인 영역을 비정질화시키는 단계; 이온화된 티타늄을 증착하는 단계; 및 열처리공정을 실시하여 실리사이드를 형성하는 단계를 포함한다.
이하, 첨부 도면을 참조하여 본 발명의 양호한 실시예에 대해 상세하게 설명한다.
먼저, 도1a에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(isolation)(12)을 STI(Shallow Trench Isolation) 기술 등을 이용하여 형성하고, 게이트 절연막(dielectric)(13)을 약 10-200Å 정도의 두께로 증착한다. 이 게이트 절연막으로는, 실리콘 산화막, 실리콘 질화막, 실리콘 산화막과 실리콘 질화막의 적층구조, 또는 탄탈륨 산화막(Ta2O5)이 사용될 수 있다. 그리고, 도핑된 다결정실리콘을 약 100-2000Å 정도의 두께로 증착한 후, 워드라인 마스크를 이용하여 다결정실리콘을 패터닝함으로써 게이트 전극(14)을 형성하고, 게이트 전극(14) 측벽에 스페이서(15)를 형성한다. 이때, 다결정 실리콘의 증착은 N형의 경우에 As, AsH3, Sb를 이용하고, P형의 경우에 B, BF2, Ga, In을 이용하여, 이온주입 및 화학 기상 증착법에 의한 인-시튜(in-situ) 방법으로 이루어질 수 있다.
다음에는, 도1b에 도시된 바와 같이, 액티브 영역을 형성하기 위한 마스크(16)를 이용하여 이온주입을 실시함으로써 소스/드레인(17)을 형성하고 활성화(activation)를 위한 열공정을 실시한다. 이때, 소스/드레인 영역이 N+층인 경우에는 As, AsH3, P, PH3, Sb 등을 이용하고, P+층인 경우에는 B, BF2, Ga, In을 이용한다. 그리고, 활성화를 위한 열공정은 약 850-1100℃의 온도에서, 통상적인 반응로(furnace)를 이용하거나 RTA 리액터(reactor)를 이용하여 수행될 수 있다. 통상적인 반응로를 이용하는 경우에 램프업 속도(ramp up rate)는 5-100℃/min가 적절하고, RTA 리액터의 경우에는 20-150℃/min의 램프업 속도가 적절하다.
다음에는, 도1c에 도시된 바와 같이, Ge을 이용하여 전면성 이온주입(blanket implantation)을 실시한다. 이때, 다결정 실리콘의 워드라인과 액티브 영역을 비정질화하기 위해 게르마늄(Ge) 사전-비정질화 공정을 수행할 수 있으며, Ge의 소스로는 GeF2나 GeH2 가스를 이용하고, 솔리드 소스(solid source)로는 엘리먼탈 Ge 펠릿(elemental Ge pellet)을 증발시켜(evaporation) 사용한다. 이때의 공정 조건으로는 8E13-4E15의 주입량(dosage)과 5-50 keV의 에너지를 이용한다.
그리고, 도1d에 도시된 바와 같이, 자기-정렬 실리사이드(self-aligned silicide (salicide)) 형성을 위해, 워드라인(게이트 전극)과 액티브 영역(소스/드레인) 위에 이온화된 티탄(18)을 동시에 증착하고 급속 열처리(rapid thermal annealing:RTA)를 통하여 C49 상의 TiSi2막(19)을 형성한다. 이때, 이온화된 Ti는 Ti 타겟을 이용한 스퍼터링 방식으로 약 50-750Å의 두께로 증착하는데, 이때의 기판 온도는 20-550℃가 적절하다. 또한, 스퍼터링을 위한 전력은 500W 내지 4kW로 하고, Ti 이온화를 위해 타겟과 기판 사이에 이오나이저(Ionizer)를 설치하고, 이오나이저에는 RF 바이어스 전압을 인가하여 이온화를 용이하게 한다. 이때의 RF 바이어스 전력은 100-4000W, 전압은 50-200V가 적절하다. Ti를 증착하기 전에, 바람직하게는, HF계의 BOE(Buffered Oxide Etchant)나 희석된(diluted) HF를 이용하여 자연산화막을 제거한다. RTA 공정은 2-3차에 걸쳐 수행될 수 있으며, 1차 RTA 온도는 600-730℃로 하고, 열처리 분위기는 N2, NH3, Ar, He 또는 이들의 조합을 이용할 수 있으며, 이때의 유량은 1-5 SLPM(standard liter per minute)로 하고, 램프업 속도는 20-150℃/min로 한다. 다음에, 700-750℃의 온도에서 2차 RTA 공정을 실시할 수도 있다.
다음에, 반응이 이루어지지 않은(unreacted) Ti/TiN를 제거하게 되면, 도1e에 도시된 바와 같은 구조가 얻어지는데, 이후 일련의 RTA 처리를 실시하여 C54상을 갖는 TiSi2막(20)를 형성한다. 이때, 반응하지 않은 Ti/TiN은 NH4OH:H2O2:DI(Deionized water)를 1:1:3-10의 비율로 이용하여 제거하는데, Si와 접하고 있지 않는 부분에서의 Ti나 N과 반응한 TiN은 선택적 식각 방식을 이용하여 모두 제거될 수 있다. 이때, 낮은 저항의 TiSi2 박막을 형성하기 위해, 선택적 식각 공정 이후에, 약 700-900℃의 온도에서 RTA 공정을 실시할 수 있다.
이와 같은 본 발명의 콘택 형성 방법은 메모리 소자의 주변영역이나 MML 소자의 CMOS에서 워드라인, 비트라인, 소스/드레인의 콘택매립을 포함한 배선공정에도 적용될 수 있다. 이때, 도2에 도시된 바와 같이, 도1c 이후에 절연막(22)을 증착하고, 깊은 콘택홀을 형성한 후, 콘택 클리닝을 실시하고, 이온화된 Ti 증착을 완료하고, 저온 열처리(750-800℃)를 통하여 C54상을 갖는 TiSi2(23)를 형성한다. 이후에는, 통상적인 공정으로 금속확산막(TiN) 증착한 다음, 텅스텐 플러깅(plugging) 및 A1 배선공정(wiring) 등의 통상적인 금속배선(metallization) 공정을 실시하면 된다. 또한, 본 발명의 다른 실시예에서는, 워드라인을 제외하고, 소스/드레인 영역에서만 자기-정렬 실리사이드(self-aligned silicide) 프로세스를 실시할 수 있다. 이때, 워드라인 상에는 마스크 산화막을 증착하면 된다.
전술한 바와 같은 본 발명에 따르면, Ge의 이온주입을 통한 사전-비정질화 공정과 이온화시킨 티탄의 증착 공정을 통하여 다음과 같은 이점을 얻을 수 있다.
첫째, Ge은 4가의 최외각 전자를 가진 물질로 이온주입시에 Si PMOS 소자의 액티브 영역에서 중립(neutral)을 지킴으로써 As을 이용한 사전-비정질화 방법에서 제기되는 역도핑의 효과에 의한 소스/드레인 영역의 저항증가 문제를 해결할 수 있다.
둘째, Ge은 Si, As 들과 비교하여 이온주입시 형성되는 비정질층과 기판사이의 손상되는 층의 두께가 얇으므로 접합 누설전류(junction leakage current)의 감소를 이룰 수 있다.
셋째, 이온화된 티탄의 증착시 자기-바이어스(self-bias) 효과에 의하여 기판에 얇은 TiSix의 비정질층을 형성하여 실리사이드 형성시 낮은 활성화 에너지를 가지므로 저온열처리 공정에서도 저저항을 갖는 TiSi2막을 형성할 수 있다. 또한, 이온화 된 Ti 입자와 기판 사이에 바이어스를 가함으로써 비정질층의 깊이를 조절할 수 있고, 깊은 콘택의 응용에서도 양호한 피복성(bottom coverage)를 얻을 수 있다.
따라서, 반도체 소자의 소스/드레인 또는 워드라인의 면저항, 콘택저항, 기생저항 등의 감소를 이룰 수 있으므로, 소자의 동작속도의 극대화 및 신뢰성 있는 공정기술을 확보할 수 있는 효과가 있다.
도1a 내지 도1e는 본 발명의 일실시예에 따른 반도체 소자 제조 방법의 공정 단면도.
도2는 본 발명의 다른 실시예에 따른 반도체 소자 제조 방법의 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
11:기판 12:소자분리막
13:게이트 절연막 14:게이트 전극
15:스페이서 16:마스크
17:소스/드레인 영역 18:티타늄막
19:Ge 20:TiSi2
Claims (6)
- 반도체 기판 상에 소자분리막, 게이트 절연막, 게이트 전극, 게이트 전극 스페이서, 소스/드레인 영역을 형성하는 단계;열공정을 실시하여 상기 소스/드레인 영역을 활성화시키는 단계;게르마늄 이온 주입을 실시하여 상기 게이트 전극 및 상기 소스/드레인 영역을 비정질화시키는 단계;이온화된 티타늄을 증착하는 단계; 및열처리공정을 실시하여 실리사이드를 형성하는 단계를 포함하며,상기 게르마늄의 소스로는 GeF4 또는 GeH4 가스를 사용하고, 솔리드 소스로는 엘리먼탈 게르마늄 펠릿을 증발시켜 사용하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 게르마늄 이온 주입은 8E13-4E15의 이온주입량과 5-50 keV의 이온주입 에너지를 이용하여 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 이온화된 티타늄을 증착하는 단계는, 20-550℃의 기판 온도, 500W 내지 4kW의 전력, 100-4000W의 이오나이저 RF 바이어스 전력, 50-200V의 이오나이저 RF 바이어스 전압의 공정 조건하에서 Ti 타겟을 이용한 스퍼터링 방식으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 3 항에 있어서,상기 티티늄은 약 50-750Å의 두께로 증착되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 티티늄을 증착하기 전에, BOE 또는 희석된 HF 용액을 이용하여 자연산화막을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제 1 항에 있어서,상기 열처리공정을 실시하여 실리사이드를 형성하는 단계는 급속열처리 공정을 이용하여 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
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