KR20000010018A - 반도체 장치의 제조방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 제조방법에 관한 것이다. 본 발명에 따르면, 실리사이드막 형성을 위한 금속막 상부에 버퍼층을 형성한 뒤, 반도체 기판에 비정질화 이온을 주입한다. 그 결과 금속막과 반도체 기판의 결합력이 증진되어 균일한 두께의 실리사이드막을 형성할 수 있게 됨으로써 반도체 장치의 동작 특성 및 신뢰성이 향상된다. 또한 상기 버퍼층을 구비함으로써 얕은 확산영역의 형성이 용이해짐은 물론, 챔버내의 오염 방지 및 실리사이데이션 공정전에 금속막의 오염을 방지할 수 있게 된다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 특히 얕은 접합 소오스 및 드레인 영역을 가지는 모오스 트랜지스터의 제조방법에 관한 것이다.
일반적으로 모오스 트랜지스터(MOS transistor)의 제조공정은, 게이트 전극 제조, 소오스 및 드레인 영역 제조, 그리고 실리사이드막의 제조순서로 이루어지는데, 이러한 피모오스 트랜지스터의 제조 방법이 "CMOS SALICIDE PROCESS USING GERMANIUM IMPLANTATION" 이란 미합중국 특허번호 제4,835,112호에 개재되어 있다.
도 1a 내지 도 1c는 상기 종래 방법에 따른 반도체 장치의 제조방법을 나타내는 단면도들이다.
먼저, 도 1a를 참조하면, 필드 산화막 102에 의해 활성 영역이 구분되어 있는 엔(n)형의 반도체 기판 100에 절연막 104 및 다결정 실리콘막 106이 적층된 구조의 게이트 전극 108을 형성한다. 상기 게이트 전극 108을 자기정렬된 이온주입 마스크로서 이용하여 상기 반도체 기판 100에 P-형의 저농도 확산영역 110을 형성한다. 이어서, 상기 게이트 전극 108의 측면에 스페이서 112를 형성한 뒤, 이를 통하여 상기 반도체 기판 100에 P+형의 고농도 확산영역 114을 형성한다. 그 결과, 상기 스페이서 112가 구비된 게이트 전극 108 주변의 반도체 기판 100에는 LDD 구조의 확산영역이 형성된다.
도 1b를 참조하면, 상기 LDD 구조의 확산영역이 형성되어 있는 반도체 기판 100 전면 상부에 코발트(Co) 116를 증착한 뒤, 열처리 공정을 실시한다.
도 1c를 참조하면, 상기 열처리 공정에 의해 상기 코발트 116와 실리콘이 반응하여 게이트 전극 106 및 고농도 확산영역 114의 표면에 코발트 실리사이드(CoSi2)막 118이 형성된다. 그리고 나서, 상기 스페이서 112 및 필드 산화막 102상부에 존재하는 미반응된 코발트 116는 제거함으로써, 피모오스 트랜지스터를 완성한다. 그러나 상기 게이트 전극 106 및 고농도 확산영역 114의 표면에 형성된 코발트 실리사이드막 118의 특성은 매우 좋지 않다.
도 2는 상기 도 1c의 게이트 전극 106 및 고농도 확산영역 114 중, 참조부호 "A"로 나타낸 확산영역의 확대도로서, 상기 코발트실리사이드막의 특성을 보다 상세히 도시한다.
도면을 참조하면, 상기 P+형의 확산영역 114 상부에 코발트실리사이드막 118이 형성되어 있다. 상기 코발트실리사이드막 118은 도면에 도시되어 있는 것과 같이, 상기 확산영역 114과 접하는 계면에서 부분적으로 함몰되어 있다. 이러한 현상은 엔모오스 트랜지스터에서는 거의 나타나지 않으나 피모오스 트랜지스터의 제조공정에서는 매우 빈번히 발생되고 있다.
이처럼 코발트실리사이드막 118이 부분적으로 함몰되어 균일하게 형성되지 않음으로 인해, 디자인 룰이 점차 축소되어 가는 피모오스 트랜지스터의 동작 특성 및 신뢰성이 저하되는 문제점이 있다.
따라서 본 발명의 목적은, 우수한 특성의 실리사이드막을 구비하는 피모오스 트랜지스터의 제조방법을 제공하는데 있다.
본 발명의 또 다른 목적은, 동작 특성 및 신뢰성이 우수한 피모오스 트랜지스터의 제조방법을 제공하는데 있다.
상기의 목적들을 달성하기 위해서 본 발명은, 반도체 장치를 제조하는 방법에 있어서: 반도체 기판의 상부에 활성 영역 및 소자분리 영역을 형성하는 단계와; 상기 활성 영역의 상부에 게이트 절연막 및 측벽절연막을 구비하는 게이트 전극을 형성하는 단계와; 상기 게이트 전극이 형성되어 있는 반도체 기판 전면 상부에 실리사이드 형성을 위한 고용융점 금속막을 형성하는 단계와; 상기 금속막 상부에 이온주입시 상기 고용융점 금속막의 스케터링 및 스퍼터링에 의한 챔버의 오염을 방지하기 위한 버퍼막을 형성하는 단계와; 상기 게이트 전극 주변의 반도체 기판 하부에 확산영역을 형성하기 위한 이온주입 공정을 실시하는 단계와; 상기 이온주입 공정을 실시한 후, 상기 반도체 기판과 고용융점 금속막의 결합력을 증진시키기 위해 비정질화 이온을 주입하는 단계와; 상기 버퍼막을 제거한 뒤, 반도체 기판에 열처리 공정을 실시하여 상기 고용융점 금속막과 실리콘이 접촉되는 영역에 실리사이드막을 형성하는 단계를 포함함을 특징으로 하는 방법을 제공한다.
바람직하게는, 상기 물질막은 감광막 또는 저온산화막임을 특징으로 한다.
또한 바람직하게는, 상기 금속막은 코발트, 텅스텐, 티타늄 또는 몰리브덴등과 같은 고용융점 금속임을 특징으로 한다.
또한 바람직하게는, 상기 비정질화 이온은 실리콘 또는 게르마늄 이온임을 특징으로 한다.
도 1a 내지 도 1c는 종래 방법에 따른 반도체 장치의 제조방법을 나타내는 단면도들
도 2는 상기 도 1c의 "A" 부분 확대도
도 3a 내지 도 3c은 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 설명하기 위해 나타낸 단면도들
이하, 본 발명의 바람직한 실시예들을 첨부한 도면을 참조하여 상세히 설명하고자 한다.
도 3a 내지 도 3c는 본 발명의 바람직한 실시예에 따른 반도체 장치의 제조방법을 설명하기 위해 나타낸 단면도들이다.
도 3a는 반도체 기판 200 상부에 금속막 212 및 버퍼막 214을 형성하는 단계를 나타낸다. 필드 산화막 202에 의해 활성 영역이 구분되어 있는 엔(n)형의 반도체 기판 200에 절연막 204 및 다결정 실리콘막 206이 적층된 구조의 게이트 전극 208을 형성한다. 이어서, 상기 게이트 전극 208의 측벽에 스페이서 210을 형성한다. 바람직하게는, 상기 스페이서 210는 산화막 또는 질화막을 이용하여 형성한다. 계속해서, 상기 반도체 기판 200의 전면 상부에 후속의 공정에서 실리사이드막을 형성하기 위한 금속막 212을 증착한다. 예컨대, 상기 금속막 212은 코발트(Co), 텅스텐(W), 티타늄(Ti) 또는 몰리브덴(Mo)등과 같은 고용융점((high melting point) 금속으로 형성하는 것이 바람직하다. 이어서, 후속의 이온주입 공정시, 상기 금속막 212의 스퍼터링이나 스케터링 현상을 방지하기 위한 버퍼막 214을 상기 금속막 212 상부에 형성한다. 예컨대, 상기 버퍼막 214은 감광막 또는 저온산화막으로 형성하는 것이 바람직하다.
도 3b는 반도체 기판 200에 이온을 주입하는 단계를 나타낸다. 상기 버퍼막 214이 형성되어 있는 상기 반도체 기판 200에 약 7。 내지 60。의 편향각으로 이온주입 공정을 실시하여 상기 스페이서 210 하부에 p-형의 저농도 확산영역 216을 형성한다. 이때, 상기 저농도 확산영역 216을 형성하기 위해서는, 약 10KeV의 에너지로 BF2이온을 약 1×1014/Cm2의 도즈량 주입하는 것이 바람직하다. 이어서, 통상의 이온주입 공정을 실시하여 상기 p-형의 저농도 확산영역 216 부근에 p+형 고농도 확산영역 218을 형성하여 LDD 구조를 완성한다. 이때, 상기 고농도 확산영역 218을 형성하기 위해서는, 약 30KeV의 에너지로 BF2이온을 약 3×1015/Cm2의 도즈량 주입하는 것이 바람직하다.
그리고 나서, 상기 반도체 기판 200에 후속의 실리사이드막을 형성하기 위한 실리사이데이션 공정시 상기 반도체 기판 200과 금속막 212간의 결합력을 증진시키기 위한 비정질화 이온주입공정 220을 실시한다. 이때, 상기 이온주입공정 220을 통해 주입하는 이온으로서는 실리콘 또는 게르마늄 이온이 적당하다. 이처럼 실리콘 또는 게르마늄 이온을 주입하였을 경우, 트랜지스터의 전기적 특성면에서는 동일한 특성을 보이나, 보다 균일한 두께의 실리사이드막을 얻고자 하는 경우에는 게르마늄 이온을 주입하는 것이 바람직하다.
도 3c는 본 발명에 따른 반도체 장치를 완성하는 단계를 나타낸다. 상기 이온주입공정 220을 완료한 후, 버퍼막 214을 완전히 제거한다. 그리고 나서, 상기 반도체 기판 200에 실리사이드막 형성을 위한 열처리 공정을 실시하여 상기 게이트 전극 206 및 고농도 확산영역 208 상부에 실리사이드막 222를 형성한다. 이때, 상기 스페이서 210 및 필드 산화막 202 상부에 존재하는 반응되지 않는 금속막 212은 제거함으로써, 균일한 두께의 실리사이드막 222을 구비하는 피모오스 트랜지스터를 완성한다.
상기한 바와 같이 본 발명에서는, 실리사이드막 형성을 위한 금속막 상부에 버퍼층을 형성한 뒤, 반도체 기판에 비정질화 이온을 주입한다. 상기 버퍼층을 구비함으로써 비정질화 이온주입이 가능해지며, 상기 주입된 비정질화 이온으로 인해 금속막과 반도체 기판의 결합이 증진되어 종래에서와 같이 부분적으로 함몰되는 불량이 발생됨이 없이 균일한 두께의 실리사이드막을 얻을 수 있게 됨으로써 반도체 장치의 동작 특성 및 신뢰성이 향상되는 효과가 있다. 또한 상기 버퍼층을 구비함으로써 얕은 확산영역 형성이 용이해지며 금속막으로 인해 발생되는 금속이온 스퍼터링이나 스케터링 현상으로 인해 챔버가 오염되는 것이 방지되는 효과가 있다. 또한 실리사이데이션 공정전에 금속막에 오염물질이 부착되는 것이 방지되는 이점이 있다.
상술한 바와 같이 본 발명의 바람직한 실시예를 참조하여 설명하였지만 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위내에서 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (7)
- 반도체 장치를 제조하는 방법에 있어서:반도체 기판의 상부에 활성 영역 및 소자분리 영역을 형성하는 단계와;상기 활성 영역의 상부에 게이트 절연막 및 측벽절연막을 구비하는 게이트 전극을 형성하는 단계와;상기 게이트 전극이 형성되어 있는 반도체 기판 전면 상부에 실리사이드 형성을 위한 고용융점 금속막을 형성하는 단계와;상기 금속막 상부에 이온주입시 상기 고용융점 금속막의 스케터링 및 스퍼터링에 의한 챔버의 오염을 방지하기 위한 버퍼막을 형성하는 단계와;상기 게이트 전극 주변의 반도체 기판 하부에 확산영역을 형성하기 위한 이온주입 공정을 실시하는 단계와;상기 이온주입 공정을 실시한 후, 상기 반도체 기판과 고용융점 금속막의 결합력을 증진시키기 위해 비정질화 이온을 주입하는 단계와;상기 버퍼막을 제거한 뒤, 반도체 기판에 열처리 공정을 실시하여 상기 고용융점 금속막과 실리콘이 접촉되는 영역에 실리사이드막을 형성하는 단계를 포함함을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 버퍼막은 감광막 또는 저온산화막임을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 고용융점 금속막으로서는 코발트, 텅스텐, 티타늄 또는 몰리브덴등과 같은 물질중의 어느 하나를 이용함을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 비정질화 이온은 실리콘 또는 게르마늄 이온임을 특징으로 하는 방법.
- 제 1항에 있어서, 상기 이온주입 공정은,상기 반도체 기판에 약 7。 내지 60。의 편향각으로 이온을 주입하여 상기 게이트 전극의 측벽절연막 하부에까지 이르는 저농도 확산영역을 형성하는 단계와;상기 게이트 전극의 측벽절연막 하부의 저농도 확산영역을 제외한 부분에 고농도 확산영역을 형성하는 단계를 포함함을 특징으로 하는 방법.
- 제 5항에 있어서, 상기 저농도 확산영역은 BF2이온을 약 10KeV의 에너지로 약 1×1014/Cm2 주입함으로써 형성함을 특징하는 방법.
- 제 6항에 있어서, 상기 고농도 확산영역은 BF2이온을 약 30KeV의 에너지로 약 3×1015/Cm2 주입함으로써 형성함을 특징으로 하는 방법.
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