JPH09162396A

JPH09162396A - 半導体装置の製造方法

Info

Publication number: JPH09162396A
Application number: JP32155695A
Authority: JP
Inventors: 耕治 ▲浜▼田; Koji Hamada
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1995-12-11
Filing date: 1995-12-11
Publication date: 1997-06-20
Anticipated expiration: 2015-12-11
Also published as: JP2850813B2

Abstract

(57)【要約】【課題】不純物の増速拡散が抑制されて浅い拡散層が
形成され、かつ接合特性が良好で、ＭＯＳＦＥＴ型素子
の微細化が可能な半導体装置の製造方法を提供する。【解決手段】半導体基板の表面に、Ｔｉイオン１９ａ
を注入して非晶質層１７ａとなる金属イオン注入領域を
形成する工程と、金属イオン注入領域及び該注入領域と
半導体基板との境界近傍に、ｐ型キャリアとなる不純物
ＢＦ₂ １９ｂを導入する工程と、不純物導入後、７００
℃以下の温度で熱処理を行い金属イオン注入領域に金属
シリサイド化反応層１７ｃを形成する工程と、金属シリ
サイド化反応層形成後に、７００℃以上の熱処理を行っ
て注入された不純物を拡散させ、ｐ型拡散層１８のｐ／
ｎ接合境界を金属シリサイドと半導体基板との界面より
も深い位置に形成する工程を有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明はＭＯＳＬＳＩとして
メモリ系、ロジック系デバイスに用いられる半導体装置
の製造方法に関する。

【０００２】

【従来の技術】近年、ＭＯＳＦＥＴの高集積化及び微細
化が進み、デバイスサイズを縮小化するためにはｐ／ｎ
接合設計条件も、このスケーリングに合わせていく必要
がある。このスケーリング則に適合させるために、ＭＯ
Ｓ型素子のソース、ドレインなどの拡散層ｐ／ｎ接合を
浅くしていく技術や、チャネル濃度の制御、不純物の打
ち返し技術など多くの提案がなされている。特にｐ型拡
散層を形成するためのＢ（ボロン）の注入では９００℃
以上のアニール温度におけるＳｉ中でのＢの拡散が大き
いために浅接合化が難しく、この拡散を少なくする技術
が求められている。例えば、特開昭６２−１１２３２１
号公報で公開された技術は、拡散層の低抵抗化を図るた
めに金属シリサイド層を拡散層上に形成する技術を応用
して、ｐ型拡散層の浅接合化を図る技術である。

【０００３】この特開昭６２−１１２３２１号公報で開
示された技術を用いて従来技術を説明する。図３は特開
昭６２−１１２３２１号公報で開示されたｐ型拡散層形
成技術を説明する模式的断面図であり、（ａ）〜（ｆ）
は各工程を示す。図中符号３１はｎ型シリコン基板、３
２は素子分離構造、３３はゲート絶縁膜、３４はゲート
電極、３５ａはｐソース、３５ｂはｐドレイン、３６は
ＴｉＮ膜、３７は熱処理によりＴｉＮとＳｉ両者に分布
したｐ拡散層、３８は接合深さの浅くなったｐ拡散層、
３９はパシベーション膜、４０はアルミ配線を示す。

【０００４】初めにｎ型シリコン基板３１に素子分離構
造３２を形成し、ゲート絶縁膜３３を介してリンドープ
・多結晶シリコンによりゲート電極３４を形成する
（ａ）。次いで、ゲート電極をマスクとしてＢ（ボロ
ン）を注入し、９００℃以上の熱処理を施してｐ型のソ
ース３５ａ・ドレイン３５ｂ領域を形成する（ｂ）。こ
の後、全面にＴｉＮ膜３６を、例えばスパッタリング法
で形成する（ｃ）。次いで、４５０℃の窒素雰囲気中で
熱処理を施すことにより、Ｓｉ中に分布していたＢがＴ
ｉＮ膜３６中に拡散していき、ＴｉＮとＳｉ両者に分布
したｐ拡散層３７が形成される（ｄ）。Ｂの拡散したＴ
ｉＮ層３６をエッチングで除去すると接合深さの浅くな
ったｐ拡散層３８が得られｐ型ソースとドレインの浅接
合化が可能となる（ｅ）。最終的にパシベーション膜３
９、アルミ配線４０を形成しＭＯＳ型素子を完成させる
（ｆ）。

【０００５】しかし、本従来例では通常Ｂ注入で９００
℃以上の熱処理で形成されるｐ型拡散層は接合深さが２
００ｎｍよりも深く形成される。このため、４５０℃で
の低温熱処理で、ＢのＴｉＮ膜への拡散により接合深さ
を十分浅く形成することは非常に困難である。

【０００６】これに対し、Ｙａｓｕｈｉｓａ０ｍｕｒ
ａらはエクステンデド・アブストラクト・オブ・ザ・２
０ｔｈ・コンフアレンス・オン・ソリッド・ステート・
デバイス・アンド・マテリアルズ，１９８８，９３〜９
６ページ（Ｅｘｔｅｎｄｅｄａｂｓｔｒａｃｔｓｏｆ
２０ｔｈＣｏｎｆｅｒｅｎｃｅｏｎＳｏｌ−ｉ
ｄＳｔａｔｅＤｅｖｉｃｅｓａｎｄＭａｔｅｒ
ｉａｌｓ，１９８８，ｐｐ．９３−９６）でソース・ド
レインとなる領域やゲートポリシリ電極ヘのＴｉのイオ
ン注入によるＴｉシリサイド化の検討を行っている。０
ｍｕｒａらはｐ型またはｎ型シリコン基板のソース・ド
レインとなる領域にリンまたはボロンを注入し、活性化
の熱処理を行っている。次に、Ｔｉを加速電圧３０Ｋｅ
Ｖ、ドース１×１０¹⁷ｃｍ^-2で注入し熱処理を行って、
ソース・ドレイン領域をＴｉシリサイド化している。こ
のため、上記方法ではＴｉシリサイド化反応よりも前
に、キャリアとなる不純物を注入し熱処理を行っている
ため、例えばボロンなどの増速拡散は抑制できないとい
う間題点がある。

【０００７】さらに、チャネリングによる拡散を抑制す
るため、不純物注入前にイオン注入により非晶質層を形
成し、不純物拡散を抑制する技術も提案されている。こ
れを特開平４−１５８５３０号公報で開示された半導体
素子の製造方法を用いて税明する。図４は従来例の特開
平４−１５８５３０号公報で開示された半導体素子の製
造方法を説明する模式的断面図であり、（ａ）〜（ｆ）
は各工程を示す。図中符号４１はｎ型シリコン基板、４
２はゲート絶縁膜、４３は逆Ｔ字型ゲート電極、４４は
非晶質層、４５はゲート電極スペーサ用絶縁膜、４５ａ
はゲート電極スペーサ、４６は逆Ｔ字型ゲート電極、４
７はＰ⁺ 拡散層、４８は層間絶縁膜、４９はアルミ電極
を示す。

【０００８】ｎ型シリコン基板４１上に素子分離構造を
形成した後、ゲート絶縁膜４２、ゲート電極用低抵抗多
結晶シリコン膜を形成し、エッチング法により逆Ｔ字型
ゲート電極４３を形成する（ａ）。この後、Ｓｉイオン
を７０ＫｅＶ、２×１０¹⁵ｃｍ^-2で注入し、ソース・ド
レイン部の表面から深さ１００ｎｍまで非晶質化して非
晶質層４４を形成する（ｂ）。次いで、ゲート電極スペ
ーサ用絶縁膜４５を堆積（ｃ）、エッチバックし、ゲー
ト電極のサイドウオールであるゲート電極スペーサ４５
ａを形成する。この時逆Ｔ字型電極４３とゲート絶縁膜
４２のゲート電極スペーサ４５ａに囲まれた部分以外は
除去される（ｄ）。これをマスクにしてＢＦ₂ を１５Ｋ
ｅＶ、２×１０¹⁵ｃｍ^-2でイオン注入する。この時、Ｂ
の深さはシミュレーションで５０ｎｍ、横方向広がりは
４０ｎｍと考えられている。この後、ランプアニールで
９５０℃、１５秒の熱処理を施しｐ型拡散層４７を形成
する（ｅ）。最終的にパシベーション膜３９、アルミ配
線４０を形成しＭＯＳ型素子を完成させる（ｆ）。

【０００９】上記の条件で作製した、ｐ型拡散層４７の
深さは約９０ｎｍ、横方向広がりは７０ｎｍとなってい
る。しかし、ＢＦ₂ を注入する前にＳｉイオン注入によ
り形成した非晶質層４４の深さは１００ｎｍであり、最
終的に出来上がったｐ型拡散層接合深さ９０ｎｍよりも
深い。このためｐ／ｎ接合境界での接合特性は良くない
と考えられる。また、上記の方法では確かに、ＢＦ₂ 注
入時の横方向拡散は抑制されるが、不純物活性化また
は、非晶質部の回復時の熱処理でＢの増速拡散を抑制す
ることは難しく接合深さまたは横方向拡散を制御するこ
とは困難である。さらに注入欠陥層が残留しており、接
合特性に悪影響を及ぼすおそれがある。

【００１０】

【発明が解決しようとする課題】上記の特開昭６２−１
１２３２１号公報で示された従来例ではＴｉＮ膜形成前
にＳｉ基板に注入されたＢを９００℃以上の熱処理で深
く拡散してしまい、この後のＴｉＮ膜堆積後の熱処理で
のＢのＴｉＮ膜側ヘの吸い出しでは、十分に浅い接合が
形成されない。

【００１１】また、ＹａｓｕｈｉｓａＯｍｕｒａらの
方法では初めにボロンなどキャリアとなる不純物をソー
ス・ドレイン領域に注入し熱処理を行い、次に、Ｔｉイ
オン注入を行い、さらにシリサイド化熱処理を行ってい
るため、すでにｐ型拡散層が深い領域に形成されている
ため、ボロンのＴｉシリサイド膜側ヘの拡散は十分では
ない。

【００１２】また、特開平４−１５８５３０号公報で示
された従来例ではゲートセルフアラインで非晶質化Ｓｉ
注入を行い、この後ゲート電極脇にサイドウェールを形
成し、これをマスクにＢＦ₂ を注入し熱処理して、横方
向のチャネリングを抑制しかつ浅い接合を形成するが、
Ｂの増速拡散までは制御できないこと、及び非晶質境界
深さが拡散層接合境界よりもやや深い位置に設定されて
おり、接合特性の改善が困難であるという問題がある。

【００１３】本発明の目的は、不純物の増速拡散が抑制
されて浅い拡散層が形成され、かつ接合特性が良好で、
ＭＯＳＦＥＴ型素子の微細化が可能な半導体装置の製造
方法を提供することにある。

【００１４】

【課題を解決するための手段】本発明の半導体装置の製
造方法は、チャネル絶縁ゲート電界効果トランジスタを
備えた半導体装置の製造方法において、素子分離構造、
ゲート絶縁膜、ゲート電極及び電極保護用サイドウオー
ルの形成された半導体基板の表面に、金属イオンを注入
して非晶質層となる金属イオン注入領域を形成する工程
と、金属イオン注入領域及び該注入領域と半導体基板と
の境界近傍に、ｐ型またはｎ型のキャリアとなる不純物
を導入する工程と、不純物導入後、７００℃以下の温度
で熱処理を行い金属イオン注入領域に金属シリサイド層
を形成する工程と、金属シリサイド層形成後に、７００
℃以上の熱処理を行って注入された不純物を拡散させ、
拡散層のｐ／ｎ接合境界を金属シリサイドと半導体基板
との界面よりも深い位置に形成する工程とを有する。

【００１５】また、チャネル絶縁ゲート電界効果トラン
ジスタを備えた半導体装置の製造方法において、素子分
離構造、ゲート絶縁膜、ゲート電極及び電極保護用サイ
ドウオールの形成された半導体基板の表面に金属膜を形
成する工程と、形成された金属膜中及び金属と半導体基
板との境界近傍に、ｐ型またはｎ型のキャリアとなる不
純物を導入する工程と、不純物導入後、７００℃以下の
温度で熱処理を行い金属膜に金属シリサイド層を形成す
る工程と、拡散層形成部上部及びゲート電極上部以外の
金属膜を除去する工程と、７００℃以上の熱処理を行っ
て注入された不純物を拡散させ、拡散層のｐ／ｎ接合境
界を金属シリサイドと半導体基板との界面よりも深い位
置に形成する工程とを有する製造方法でもよい。

【００１６】後者の製造方法において金属膜の形成がス
パッタリング法によって行なわれてもよく、ＣＶＤ法に
よって行なわれてもよく、また蒸着法によって行なわれ
てもよい。

【００１７】金属シリサイド層形成のために使用される
金属がＴｉであってもよく、Ｃｏであってもよく、Ｗで
あってもよい。

【００１８】本発明の半導体装置の製造方法によれば、
イオン注入法によって不純物を半導体基板中に導入する
際に生じる点欠陥の影響による熱処理時の不純物の増速
拡散を、不純物を金属シリサイド形成領域中またはシリ
サイド／半導体基板境界近傍に導入し、かつ７００℃以
下の低温で金属シリサイド反応を起こさせるため、増速
拡散に寄与する点欠陥が金属シリサイド反応に消費さ
れ、従来よりも点欠陥が非常に低濃度となる。

【００１９】このため、ひき続き行われる拡散層形成の
ための７００℃以上の熱処理では不純物の増速拡散が抑
制されて、浅い拡散層形成が可能となる。

【００２０】さらに接合境界層が直接接触しているの
で、良好な接合特性が得られる。

【００２１】

【発明の実施の形態】次に、本発明の実施の形態につい
て図面を参照して説明する。図１は本発明の第１の実施
の形態の半導体装置の製造方法を説明する模式的断面図
であり、（ａ）〜（ｄ）は各工程を示す。図中符号１１
はシリコン単結晶基板、１２は素子分離構造、１３はゲ
ート絶縁膜、１４はゲート電極、１５は窒化膜サイドウ
オール、１６は酸化膜サイドウオール、１７ａは非晶質
層、１７ｂはＢＦ₂ の注入された非晶質層、１７ｃはシ
リサイド化反応層、１８はｐ型拡散層、１９ａはＴｉイ
オン注入、１９ｂはＢＦ₂ イオン注入を示す。

【００２２】まず、シリコン単結晶基板１１上に素子分
離構造１２を形成し、ゲート絶縁膜１３を８ｎｍ厚で形
成し、さらに、ゲート電極用の多結晶シリコン膜をＬＰ
ＣＶＤ法で１５０ｎｍ厚堆積する。リン拡散によりゲー
ト多結晶シリコン膜に不純物をドーピングした後、ドラ
イエッチングによりゲート電極１４を形成する。さらに
ゲート電極保護のため１０ｎｍ厚の窒化膜を堆積したの
ちエッチバックし、さらにＣＶＤ酸化膜を５０ｎｍ厚で
堆積し、前記同様にエッチバックし、ゲート電極側面の
みに窒化膜サイドウオール１５及び酸化膜サイドウオー
ル１６を残す。次いで、Ｔｉのイオン注入１９ａを加速
電圧２０ＫｅＶ、ドースを５×１０¹⁶〜１×１０¹⁷ｃｍ
^-2程度行うことにより約３０ｎｍ厚の非晶質層１７ａが
形成される（ａ）。

【００２３】これに続いてＢＦ₂ のイオン注入１９ｂを
加速電圧２５ＫｅＶ、ドース１×１０¹⁵ｃｍ^-2で行って
非晶質層１７ａをＢＦ₂ の注入された非晶質層１７ｂと
する（ｂ）。

【００２４】次に６５０℃の熱処理を行う。この際、Ｔ
ｉのシリサイド化反応層１７ｃが生じ、ＴｉやＢ注入な
どによって多量に発生していた点欠陥（格子間シリコ
ン）は、このシリサイド化反応により消費され、シリサ
イド化反応境界近傍では点欠陥は低濃度になる（ｃ）。

【００２５】次いで、ｐ型拡散層１８の接合境界がシリ
サイド層境界と約５×１０¹⁹ｃｍ^-3よりも高濃度のキャ
リア濃度で接する程度に不純物を拡散させるために、ラ
ンプアニール法により８００℃、２０秒の熱処理を行っ
てｐ型拡散層１８を形成する（ｄ）。この時、最初のシ
リサイド化反応によりボロンの増速拡散に寄与している
点欠陥がシリサイド層境界近傍で減少しているため、Ｂ
の高濃度領域からの増速拡散が抑制され浅い接合が形成
可能となった。

【００２６】最終的にパシベーション膜、アルミ配線を
形成しＭＯＳ型素子を完成させる。

【００２７】次に、図２は本発明の第２の実施の形態の
半導体装置の製造方法を説明する模式的断面図であり、
（ａ）〜（ｄ）は各工程を示す。図中符号２１はシリコ
ン単結晶基板、２２は素子分離構造、２３はゲート絶縁
膜、２４はゲート電極、２５は窒化膜サイドウオール、
２６は酸化膜サイドウオール、２７ａはスパッタＴｉ
膜、２７ｂは低温反応させたスパッタＴｉのシリサイド
化反応層、２７ｃは余剰Ｔｉエッチ後のＴｉシリサイド
化反応層、２８はｐ型拡散層、２９はＢＦ₂ イオン注入
を示す。

【００２８】まず、シリコン単結晶基板２１上に素子分
離構造２２を形成し、ゲート絶縁膜２３を８ｎｍ厚で形
成しさらに、ゲート電極用の多結晶シリコン膜をＬＰＣ
ＶＤ法で１５０ｎｍ厚堆積する。リン拡散によりゲート
多結晶シリコン膜に不純物をドーピングした後、ドライ
エッチングによりゲート電極２４を形成する。さらにゲ
ート電極保護のため１０ｎｍ厚の窒化膜を堆積したのち
エッチバックし、さらにＣＶＤ酸化膜を５０ｎｍ厚で堆
積し、前記同様にエッチバックし、ゲート電極側面のみ
に窒化膜サイドウオール２５及び酸化膜サイドウオール
２６を残す。次いで、スパッタＴｉ膜２７ａをスパッタ
リング法により膜厚２０ｎｍで堆積する（ａ）。

【００２９】これに続いて投影飛程をスパッタＴｉ膜／
シリコン基板界面よりややＴｉ膜側に設定し、ＢＦ₂ の
イオン注入２９を加速電圧２０ＫｅＶ、ドース１×１０
¹⁵ｃｍ^-2で行う（ｂ）。

【００３０】次に６５０℃の熱処理を行う。この際、Ｔ
ｉのシリサイド化反応層２７ｂが生じ、Ｔｉシリサイド
層境界近傍ではＢＦ₂ 注入などによって多量に発生して
いた点欠陥（格子間シリコン）は、シリサイド反応で殆
どが消費され非常に低濃度となる。この低温でのシリサ
イド化反応によってはキャリアとなる不純物のボロンは
拡散しない（ｃ）。

【００３１】この後、余剰Ｔｉエッチ工程などを経て、
拡散層上及びゲート電極上にのみＴｉシリサイド化反応
層２７ｃを形成し、さらにｐ型拡散層２８のｐ／ｎ接合
境界がシリサイド層よりも深い位置に形成されるよう
に、ランプアニール法を用い、８７０℃で１０秒の熱処
理を行う。これにより、キャリアとなる不純物のＢは拡
散を始めるが、増速拡散に寄与している点欠陥が減少し
ているため、この７００℃以上での熱処理の時にＢの増
速拡散が抑制され浅い接合が形成可能となった（ｄ）。
最終的にパシベーション膜、アルミ配線を形成しＭＯＳ
型素子を完成させる。

【００３２】

【発明の効果】本発明によれば、イオン注入法によって
不純物を半導体基板中に導入する際に生じる点欠陥の影
響による熱処理時の不純物の増速拡散を、不純物を金属
シリサイド形成領域中またはシリサイド／半導体基板境
界近傍に導入し、かつ７００℃以下の低温で金属シリサ
イド反応を起こさせるため、増速拡散に寄与する点欠陥
が金属シリサイド反応に消費され、従来よりも点欠陥が
非常に低濃度となる。このため、ひき続き行われる７０
０℃以上の熱処理では不純物の増速拡散が抑制されて、
浅い拡散層形成が可能となり、さらに接合境界層が直接
接触していて接合特性が良好なので、ＭＯＳＦＥＴ型素
子の微細化が可能となる効果が得られる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態の半導体装置の製造
方法を説明する模式的断面図である。（ａ）は第１の工
程を示す。（ｂ）は第２の工程を示す。（ｃ）は第３の
工程を示す。（ｄ）は第４の工程を示す。

【図２】本発明の第２の実施の形態の半導体装置の製造
方法を説明する模式的断面図である。（ａ）は第１の工
程を示す。（ｂ）は第２の工程を示す。（ｃ）は第３の
工程を示す。（ｄ）は第４の工程を示す。

【図３】特開昭６２−１１２３２１号公報で開示された
ｐ型拡散層形成技術を説明する模式的断面図である。
（ａ）は第１の工程を示す。（ｂ）は第２の工程を示
す。（ｃ）は第３の工程を示す。（ｄ）は第４の工程を
示す。（ｅ）は第５の工程を示す。（ｆ）は第６の工程
を示す。

【図４】従来例の特開平４−１５８５３０号公報で開示
された半導体素子の製造方法を説明する模式的断面図で
ある。（ａ）は第１の工程を示す。（ｂ）は第２の工程
を示す。（ｃ）は第３の工程を示す。（ｄ）は第４の工
程を示す。（ｅ）は第５の工程を示す。（ｆ）は第６の
工程を示す。

【符号の説明】

１１、２１シリコン単結晶基板１２、２２素子分離構造１３、２３ゲート絶縁膜１４、２４ゲート電極１５、２５窒化膜サイドウオール１６、２６酸化膜サイドウオール１７ａ非晶質層１７ｂＢＦ₂ の注入された非晶質層１７ｃシリサイド化反応層１８、２８ｐ型拡散層１９ａＴｉイオン注入１９ｂ、２９ＢＦ₂ イオン注入２７ａＴｉスパッタ膜２７ｂ低温反応させたスパッタＴｉのシリサイド化
反応層２７ｃ余剰Ｔｉエッチ後のＴｉシリサイド化反応層３１、４１ｎ型シリコン基板３２素子分離構造３３、４２ゲート絶縁膜３４ゲート電極３５ａｐ型ソース３５ｂｐ型ドレイン３６ＴｉＮ膜３７熱処理によりＴｉＮとＳｉ両者に分布したｐ拡
散層３８接合深さの浅くなったｐ拡散層３９パシベーション膜４０アルミ配線４３逆Ｔ字型ゲート電極４４ソース・ドレイン層４５ゲート電極スペーサ用絶縁膜４５ａゲート電極スペーサ４６逆Ｔ字型ゲート電極４７Ｐ⁺ 拡散層４８層間絶縁膜４９アルミ電極

Claims

【特許請求の範囲】

【請求項１】チャネル絶縁ゲート電界効果トランジス
タを備えた半導体装置の製造方法において、素子分離構造、ゲート絶縁膜、ゲート電極及び電極保護
用サイドウオールの形成された半導体基板の表面に、金
属イオンを注入して非晶質層となる金属イオン注入領域
を形成する工程と、前記金属イオン注入領域及び該注入領域と半導体基板と
の境界近傍に、ｐ型またはｎ型のキャリアとなる不純物
を導入する工程と、不純物導入後、７００℃以下の温度で熱処理を行い前記
金属イオン注入領域に金属シリサイド層を形成する工程
と、前記金属シリサイド層形成後に、７００℃以上の熱処理
を行って注入された不純物を拡散させ、拡散層のｐ／ｎ
接合境界を金属シリサイドと半導体基板との界面よりも
深い位置に形成する工程とを有することを特徴とする半
導体装置の製造方法。
【請求項２】チャネル絶縁ゲート電界効果トランジス
タを備えた半導体装置の製造方法において、素子分離構造、ゲート絶縁膜、ゲート電極及び電極保護
用サイドウオールの形成された半導体基板の表面に金属
膜を形成する工程と、形成された前記金属膜中及び金属と半導体基板との境界
近傍に、ｐ型またはｎ型のキャリアとなる不純物を導入
する工程と、不純物導入後、７００℃以下の温度で熱処理を行い前記
金属膜に金属シリサイド層を形成する工程と、拡散層形成部上部及び前記ゲート電極上部以外の金属膜
を除去する工程と、７００℃以上の熱処理を行って注入された不純物を拡散
させ、拡散層のｐ／ｎ接合境界を金属シリサイドと半導
体基板との界面よりも深い位置に形成する工程とを有す
ることを特徴とする半導体装置の製造方法。
【請求項３】請求項２記載の半導体装置の製造方法に
おいて、前記金属膜の形成がスパッタリング法によって行なわれ
ることを特徴とする半導体装置の製造方法。
【請求項４】請求項２記載の半導体装置の製造方法に
おいて、前記金属膜の形成がＣＶＤ法によって行なわれることを
特徴とする半導体装置の製造方法。
【請求項５】請求項２記載の半導体装置の製造方法に
おいて、前記金属膜の形成が蒸着法によって行なわれることを特
徴とする半導体装置の製造方法。
【請求項６】請求項１または請求項２に記載の半導体
製造装置の製造方法において、前記金属シリサイド層形成のために使用される金属がＴ
ｉであることを特徴とする半導体製造装置の製造方法。
【請求項７】請求項１または請求項２に記載の半導体
製造装置の製造方法において、前記金属シリサイド層形成のために使用される金属がＣ
ｏであることを特徴とする半導体製造装置の製造方法。
【請求項８】請求項１または請求項２に記載の半導体
製造装置の製造方法において、前記金属シリサイド層形成のために使用される金属がＷ
であることを特徴とする半導体製造装置の製造方法。