JP3014030B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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Description

【発明の詳細な説明】
【0001】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、大規模集積回路において金属シリサイドを形成す
るメタライズ技術、特に、Nチャネル拡散領域上でのシ
リサイド反応遅れの阻止を図る半導体装置の製造方法に
関する。
【0002】
【従来の技術】CMOS型半導体装置が高集積化されて
くると、それにつれて接合深さも浅くなり、不純物拡散
層抵抗が増加し、高速性を有する半導体装置の製造の妨
げとなっている。そこで、拡散層上や多結晶シリコンの
ゲート電極上に高融点金属シリサイド膜を自己整合的に
形成するサリサイド技術が用いられている。従来のサリ
サイド技術における高融点金属シリサイドを形成する方
法について図4(a)〜(e)に示すまず、図4(a)
に示すように、通常のCMOS半導体製造プロセスに従
って、ゲート酸化膜(4)とポリシリコン(5)からな
るゲート電極とLDD構造を形成する。次に、図4
(b)に示すように、Pチャネル領域をマスクで覆った
後、Nチャネル領域(8)にポリシリコン(5)をマス
クにしてN型不純物、例えば砒素を注入する。
【0003】次に、図4(c)に示すように、Nチャネ
ル領域をマスクで覆った後、Pチャネル領域(9)にポ
リシリコン(5)をマスクにしてP型不純物、例えばフ
ッ化ボロンを注入する。その後、図4(d)に示すよう
に、全面に高融点金属としてのチタン膜(10)をスパ
ッタリング法にて形成した後、窒素雰囲気中で第1熱処
理を施しNチャネル拡散領域(8)上、Pチャネル拡散
領域(9)上で同時にシリサイド反応を起こす。その
後、余剰Tiエッチ後第2熱処理を施し、Nチャネル拡
散領域(8)上、Pチャネル拡散領域(9)上、ポリシ
リコン(5)上にチタンシリサイド膜(11)を形成す
る(図4(e))。
【0004】この場合、第1熱処理によってシリサイド
反応を起こす際に、シリサイド反応が拡散層中に注入さ
れている不純物によって影響を受けるために、Pチャネ
ル拡散層とNチャネル拡散層上で形成されるチタンシリ
サイドの膜厚が異なる。そのため、両チャネルに共通な
最適な熱処理条件を設定することが困難となり、シリサ
イド反応が抑制されて薄膜のチタンシリサイドが形成さ
れるNチャネル領域では層抵抗の上昇、シリサイド反応
が抑制されにくく厚膜のチタンシリサイドが形成される
Pチャネル領域ではオン電流の低下、ゲートとソース・
ドレイン間のリークが発生する。
【0005】これに関し、図5に示す従来の半導体製造
装置の製造方法の工程断面図で説明すると、従来技術
(例えば特開昭62−13076)では、素子分離のた
めにフィールド酸化膜(3)が形成されているシリコン
基板にゲート酸化膜(4)、ポリシリコンが形成され、
ポリシリコン(5)上での不純物によるシリサイド反応
抑制を阻止するために、この図5に示すように、高濃度
の不純物を含むポリシリコン(5a)と低濃度の不純物
を含むポリシリコン(5b)との2層構造となってい
る。高融点金属は、低濃度の不純物を含むポリシリコン
(5b)と反応して高融点金属シリサイドを形成するた
め反応が抑制されることはない。
【0006】
【発明が解決しようとする課題】従来技術(特開昭62
−13076)では、ゲート電極におけるポリシリコン
(5)上のみのシリサイド反応に関するものであり、N
チャネル拡散領域(8)上でのシリサイド反応抑制を阻
止することができない。さらに、上層の低濃度の不純物
を含むポリシリコン(5b)中の不純物濃度が、下層の
高濃度の不純物を含むポリシリコン(5a)中の不純物
濃度の1/2となるように記載されているが、この半導
体製造方法ではシリサイド反応抑制に効果があるのか不
明瞭であり、かつシリサイド反応抑制を十分に阻止する
ことが不可能である。そこで、本発明では、Nチャネル
拡散領域(8)上、ポリシリコン(5)上、Pチャネル
拡散領域(9)上いづれの領域においてもシリサイド反
応抑制を阻止することが理論的に可能な方法を提供する
ことにある。
【0007】
【課題を解決するための手段】本発明は、単結晶又は多
結晶質の内の少なくとも一種からなるシリコン中に砒素
をイオン注入した後、チタン膜を堆積し、第1の温度で
熱処理を施し、チタンシリサイドを形成する第1の熱処
理工程と、前記チタンシリサイド上層部に存在する余剰
チタンとその反応物とをエッチングで除去するエッチン
グ工程と、前記チタンシリサイドを前記第1の温度より
も高い第2の温度で熱処理を施す第2の熱処理工程とを
含む半導体装置の製造方法において、チタン膜の堆積前
に、チタンシリサイドが形成される予定深さ以上に飛程
が深く、飛程における濃度が5×1020cm−3以上
となり、かつ前記チタンシリサイドの形成予定深さにお
ける濃度が5×10 20 cm −3 となり、前記チタンシ
リサイドの形成予定深さ未満の深さにおける濃度が5×
1020cm−3 未満となるように、シリコン中に砒素
イオン注入し、前記第1の熱処理工程にて、シリサイ
ド反応が抑制される砒素濃度となる前記チタンシリサイ
ドの形成予定深さまで前記チタンシリサイド層を形成す
ることを特徴とする半導体装置の製造方法である。
【0008】また、本発明は、上記の半導体装置の製造
方法において、高融点金属シリサイドとシリコンとの界
面でのシリコン中の砒素濃度が5×1020cm−3
下であることを特徴とする半導体装置の製造方法であ
る。また、本発明は、上記の半導体装置の製造方法にお
いて、砒素濃度分布として高融点金属シリサイド側の砒
素濃度がシリコン側の濃度より低く、かつ5×1020
cm−3以下であることを特徴とする半導体装置の製造
方法である。
【0009】
【作用】本発明においては、砒素イオン注入の飛程をシ
リコン中に持ち、高融点金属シリサイドとシリコン界面
での砒素濃度を5×1020cm−3以下にすることに
より、砒素によるシリサイド反応の抑制を阻止される。
その根拠を以下に示す。図6と表1は、チタンシリサイ
ド反応と砒素濃度との関係を示すものである。表1はド
ーズ反応時間(sec)とAsのドーズ量(cm−2
を示すものである。
【表1】
【0010】図6は、チタンシリサイド反応の熱処理時
間、砒素ドーズ依存性を示す図で、横軸はT1/2(s
ec)1/2、縦軸はINTENSITY(ARB.U
NIT)で、図1(d)の断面図と対応して説明する
と、熱処理温度650℃における熱処理時間とその際に
形成されるTiSiのチタンシリサイド(11)の膜
厚の注入砒素濃度依存性を示したものである。シリコン
基板(1)への砒素のイオン注入は25nmの酸化膜を
通して70Kevの加速エネルギーでなされた。砒素の
ドーズ量が1〜2×1015cm−2以下では形成され
るチタンシリサイド(11)の膜厚は、熱処理時間のル
ートに比例して増加していく。つまり、シリサイド反応
は拡散律速で進行していく。
【0011】一方、砒素ドーズ量が3×1015cm
−2を越えると熱処理時間の短い所、言い換えれば反応
初期においてはチタンシリサイド(11)が形成されな
い。つまり、砒素によりシリサイド反応が抑制され、反
応の潜伏期間が存在するようになった。これら一連の試
料に対してシリコン基板(1)の表面での砒素濃度を測
定した結果が表1である。TiSiが形成されない潜
伏期間内の砒素濃度は5×1020cm−3以上であ
る。熱処理時間が長くなり、砒素がシリコン基板(1)
からチタンシリサイド(11)へ拡散することにより、
チタンシリサイド(11)とシリコン基板(1)との界
面砒素濃度が5×1020cm−3以下となって初めて
TiSiのチタンシリサイド(11)が形成される様
子が伺え、Nチャネル拡散領域上、ポリシリコン上、P
チャネル拡散領域上、いづれの領域においてもシリサイ
ド反応抑制を阻止することが理論的に可能なものであ
る。
【0012】以下、本発明の参考例及び実施例につい
て、図面を参照にして詳細に説明する。 [参考例]図1(a)〜(d)は、本発明の参考例に係
る半導体装置の製造工程を示す図である。図1(a)は
従来の方法によってシリコン基板上にゲート電極までが
形成された状態を示している。P型シリコン基板(1)
に、N型ウェル(2)が形成され、素子分離のためにフ
ィールド酸化膜(3)が形成されている。その後、ゲー
ト酸化膜(4)が形成され、その上にポリシリコン
(5)が形成されてゲート電極とするためにゲート酸化
膜(4)とポリシリコン(5)がパターン化されてい
る。
【0013】次に図1(b)に示すように、Nチャネル
MOSトランジスタをLDD構造とするために、Nチャ
ネル領域にポリシリコン(5)をマスクとしてN型不純
物、例えばリンを低濃度注入し、低濃度拡散領域(6)
を形成する。その後、ゲート電極側面に酸化膜(7)を
形成し、Nチャネル領域に酸化膜を通してN型不純物で
ある砒素を高濃度に注入してNチャネル拡散領域(8)
を形成する。この際に、ゲート電極のポリシリコン
(5)中にも砒素が注入される。同様に、N型ウェル
(2)上にPチャネルMOSトランジスタを形成する。
すなわち、ポリシリコン(5)をマスクにしてPチャネ
ル領域にP型不純物であるフッ化ボロンを高濃度に注入
してPチャネル拡散領域(9)を形成する。その後、両
チャネル拡散領域の不純物を活性化させるために900
℃30分程度の熱処理を窒素雰囲気中で行なう。
【0014】次に、図1(c)に示すように、全面に高
融点金属膜としてチタン膜(10)をスパッタリング方
法によって30nm形成する。その後、拡散領域
(8),(9)上とポリシリコン(5)上にTiSi
のチタンシリサイド膜を形成するために、窒素雰囲気中
でランプアニール法により650℃30秒程度の第1熱
処理を施す。ここで、砒素イオンを注入することにより
Nチャネル拡散領域(8)を形成する際に、TiSi
膜とシリコン基板の界面での砒素濃度が5×1020
−3以下となるように、次の工夫を施す。
【0015】図2は、酸化膜を通して砒素をイオン注入
した際の砒素の濃度分布を示したものである。砒素のイ
オン注入の飛程がシリコン基板(1)中にあり、飛程で
の砒素濃度が5×1020cm−3以下とする。砒素濃
度がシリコン基板(1)の全体に渡って5×1020
−3以下であるので砒素によるシリサイド反応抑制の
阻止が可能となる。その結果、第1熱処理時に両チャネ
ル拡散領域上で均一な膜厚を有するチタンシリサイド膜
を形成することが可能となる。
【0016】その後は、通常のプロセスにしたがって、
チタンシリサイド上に存在する未反応チタン及びチタン
ナイトライドをアンモニア過酸化水素水を用いて除去す
る。次に、850℃10秒で第2熱処理を施すことによ
って、図1(d)に示すように、低抵抗なC54構造を
持つ均一な膜厚のチタンシリサイド膜(11)が両チャ
ネル拡散領域(8),(9)上及びポリシリコン(5)
上に選択的に形成される。このため、Nチャネル領域で
は層抵抗の上昇を、Pチャネル領域ではオン電流の低下
やゲートとソース・ドレイン間のリークの発生を抑制で
きる。その後、層間絶縁膜を形成し、コンタクトホール
を開孔し、メタル配線を形成し、保護膜を形成する。
【0017】[実施例]本発明の実施例について図3を
用いて説明する。CMOS半導体を製造するための工程
は、上記参考例の図1で示したものと同じである。Nチ
ャネル拡散領域(8)を砒素のイオン注入によって形成
する際に、砒素のイオン注入の飛程をシリコン基板
(1)中に設定する。この時のイオン注入条件として
は、飛程が後の第1熱処理によってチタン膜(10)が
シリコン基板(1)と反応しチタンシリサイド(11)
となる時にシリコン基板(1)が消費される深さtより
も深くなるように設定し、シリコン基板(1)が消費さ
れた深さtにおいて砒素濃度が5×1020cm−3
なるようにする。これにより、深さtまでは砒素による
シリサイド反応抑制がない。
【0018】それと同時に、深さtの所で砒素濃度が最
大となり、シリサイド反応を抑制することなくコンタク
ト抵抗を最大限に低減できる。例えば、高融点金属膜と
してチタン膜(10)を30nmスパッタリング方法に
て形成した場合に、第1熱処理として650℃30秒施
すとチタンシリサイド(11)形成の際に、36nm程
度のシリコン基板(1)が消費される。酸化膜5nmを
通して砒素をイオン注入する場合には、加速エネルギー
70KeV、ドーズ量1×1015cm−2の条件で行
うと、シリサイド反応で消費されシリコン基板(1)
の深さtのところで飛程を持ち、その時の砒素濃度を5
×1020cm−3に設定することができ、砒素により
シリサイド反応を抑制することなく、最大限にコンタク
ト抵抗を低減できる。また、不必要な砒素が形成された
TiSi中に含まれないことにより第2熱処理時の
TiSiのC54相への相転移を容易とする。
【0019】
【発明の効果】以上説明したように本発明によれば、高
融点金属シリサイド、例えばチタンシリサイドの砒素に
代表される不純物による反応抑制を阻止することができ
る。その結果、同一条件でシリサイド反応熱処理を施し
た場合,Nチャネル、Pチャネルの両領域で均一な膜厚
を有する高融点金属シリサイドを形成することが可能と
なる。そして、Nチャネル領域での層抵抗の上昇やコン
タクト抵抗の上昇、Pチャネル領域でのオン電流の低下
やゲートとソース・ドレイン間のリークを抑制すること
ができる。
【図面の簡単な説明】
【図1】本発明の参考例を説明するための半導体装置の
製造工程(a)(b)(c)(d)断面図。
【図2】本発明の参考例を説明するためのイオン注入さ
れた砒素の濃度分布を示す図。
【図3】本発明の実施例を説明するためのイオン注入さ
れた砒素の濃度分布を示す図。
【図4】従来の半導体装置の製造方法を説明するための
工程(a)(b)(c)(d)(e)断面図。
【図5】従来の半導体装置の製造方法を説明するための
工程断面図。
【図6】チタンシリサイド反応の熱処理時間、砒素ドー
ズ依存性を示す図。

Claims (1)

    (57)【特許請求の範囲】
  1. 【請求項1】 単結晶又は多結晶質の内の少なくとも一
    種からなるシリコン中に砒素をイオン注入した後、チタ
    膜を堆積し、第1の温度で熱処理を施し、チタンシリ
    サイドを形成する第1の熱処理工程と、前記チタンシリ
    サイド上層部に存在する余剰チタンとその反応物とをエ
    ッチングで除去するエッチング工程と、前記チタンシリ
    サイドを前記第1の温度よりも高い第2の温度で熱処理
    を施す第2の熱処理工程とを含む半導体装置の製造方法
    において、チタン膜の堆積前に、チタンシリサイドが形
    成される予定深さ以上に飛程が深く、飛程における濃度
    が5×1020cm−3以上となり、かつ前記チタンシ
    リサイドの形成予定深さにおける濃度が5×10 20
    −3 となり、前記チタンシリサイドの形成予定深さ未
    満の深さにおける濃度が5×1020cm−3 未満とな
    るように、シリコン中に砒素をイオン注入し、前記第1
    の熱処理工程にて、シリサイド反応が抑制される砒素濃
    度となる前記チタンシリサイドの形成予定深さまで前記
    チタンシリサイド層を形成することを特徴とする半導体
    装置の製造方法。
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