KR960043036A - 균일한 두께를 갖는 고융점 금속 실리사이드 막의 형성 공정 - Google Patents

균일한 두께를 갖는 고융점 금속 실리사이드 막의 형성 공정 Download PDF

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Abstract

반도체 소자 제조 공정에 있어서, N-웰(1), 산화막(3), 게이트 산화막(4) 및 폴리실리콘 게이트 전극(5)이 P-형 실리콘기판(1) 상에 형성된다. N-형 확산 소스/드레인 영역(8)을 형성하기 위해, 폴리실리콘 게이트 전극(5)을 마스크로서 사용하여 기판속에 비소가 이온-주입된다. P-형 확산 소스/드레인 영역(9)을 형성하기 위해, 폴리실리콘 게이트 전극(5)을 마스크로서 사용하여 N-웰 속에 보론 플루오르화물이 이온-주입된다. 티타늄 막(10)이 전 표면 상에 증착되고, 티타늄 실리사이드를 형성하기 위해 제1온도에서 제1열처리가 수행된다. 폴리실리콘 게이트 전극(5), N-형 확산 소스/드레인 영역(8)및 P-형 확산 소스/드레인 영역(9) 상에 티타늄 실리사이드를 선택적으로 형성하기 위해, 티타늄 실리사이드 상에 잔류하는 금속 티타늄이 제거된다. 상기 제1온도보다 높은 제2온도에서 고융점 금속 실리사이드 상에서 제2열처리가 수행된다.상술한 비소의 이온-주입은, 이온-주입된 비소의 "범위"가 실리사이드 형성 반응에 의해 실리콘 기판이 없어지거나 또는 소비되는 깊이 "t"보다 깊고, 깊이 "t"에서 비소 농도가 5×1020cm-3미만으로 수행된다.

Description

균일한 두께를 갖는 고융점 금속 실리사이드 막의 형성 공정
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제4a도 내지 제4d도는 고융점 금속 실리사이드를 형성하기 위해 본 발명에 따른 공정의 실시예를 도시하기 위한 반도체 소자의 도식적인 부분 단면도.

Claims (10)

  1. 실리콘 층에 비소(As)를 이온-주입하는 단계, 상기 실리콘 층에 고융점 금속막을 증착하는 단계, 고융점 금속 실리사이드를 형성하기 위해 제1온도에서 제1열처리를 수행하는 단계, 상기 제1열처리에 의해 형성된 고융점 금속 실리사이드상에 잔류하는 고융점과 상기 고융점 금속 실리사이드 이외의 고융점 금속의 반응 부산물을 제거하는 단계, 및 상기 제1온도보다 높은 제2온도에서 상기 고융점 금속 실리사이드 상에서 제2열처리를 수행하는 단계를 포함하는 반도체 소자의 제조 방법에 있어서, 상기 비소의 이온-주입은 이와 같이 형성된 상기 고융점 금속 실리사이드와 상기 실리콘 층간의 경계에서 비소의 농도가 5×1020cm-3미만으로 수행되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  2. 제1항에 있어서, 비소의 농도 분포는 상기 고융점 금속 실리사이드와 상기 실리콘 층 사이의 경계에서 상기 실리콘 층에 있는 비소의 농도가 상기 실리콘 층 내부에서 비소의 농도보다 낮고 5×1020cm-3미만인 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제1항에 있어서, 상기 비소의 이온-주입에서, 주입된 비소 이온의 "범위"는 상기 실리콘 층의 안쪽 이내인 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 반도체 소자의 제조 방법에 있어서, 이온-주입된 비소의 "범위"는 추후의 실리사이드 형성 반응에 의해 상기 실리콘 층이 없어지거나 또는 소비되는 깊이보다 얕지 않고 상기 실리콘 층의 표면에서 비소 농도가 5×1020cm-3미만인 이온-주입 조건을 실현하기 위해, 실리콘 층 속에 비소를 이온-주입하는 단계, 상기 실리콘 층상에 고융점 금속 막을 증착하는 단계, 고융점 금속 실리사이드를 형성하기 위해 제1온도에서 제1열처리를 수행하는 단계, 고융점 금속 실리사이드층을 선택적으로 형성하기 위해, 상기 제1열처리에 의해 형성된 고융점 금속 실리사이드 상에 잔류하는 고융점 금속과 잔류하는 고융점 금속의 반응 부산물을 제거하는 단계, 및 상기 고융점 금속 실리사이드 층과 상기 실리콘 층 사이의 경계에서 비소의 농도가 5×1020cm-3미만이고 이와 같이 형성된 상기 고융점 금속 실리사이드 층이 균일한 두께를 갖도록, 상기 제1온도보다 높은 제2온도에서 상기 고융점 금속 실리사이드 층 상에서 제1열처리를 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제4항에 있어서, 비소의 농도 분포는 상기 고융점 금속 실리사이드와 상기 실리콘 층 사이의 경계에서 상기 실리콘 층에 있는 비소의 농도가 상기 실리콘 층 내부의 비소의 농도보다 낮고 5×1020cm-3미만인 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서, 상기 비소의 이온-주입에서, 주입된 비소 이온의 "범위" 는 상기 실리콘 층의 내부 이내인 것을 특징으로 하는 반도체 소자의 제조 방법.
  7. 제6항에 있어서, 상기 실리콘 층 내부에서 이온-주입된 비소의 "범위"에서의 비소의 농도는 5×1020cm-3미만인 것을 특징으로 하는 반도체 소자의 제조 방법.
  8. 제7항에 있어서, 상기 실리콘 층은 단결정 실리콘 기판으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  9. 제7항에 있어서, 상기 실리콘 층은 단결정 실리콘 웰(well)로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
  10. 제7항에 있어서, 상기 실리콘 층은 게이트 산화막 상에 형성된 폴리실리콘 층으로 형성되는 것을 특징으로 하는 반도체 소자의 제조 방법.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019960019041A 1995-05-31 1996-05-31 균일한 두께를 갖는 고융점 금속 실리사이드 막의 형성 공정 KR100187729B1 (ko)

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