JPH10303316A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10303316A JPH10303316A JP9126277A JP12627797A JPH10303316A JP H10303316 A JPH10303316 A JP H10303316A JP 9126277 A JP9126277 A JP 9126277A JP 12627797 A JP12627797 A JP 12627797A JP H10303316 A JPH10303316 A JP H10303316A
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Classifications
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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Abstract
(57)【要約】
【課題】ゲート電極とソース、ドレイン拡散層上にチタ
ンシリサイド層を自己整合的に形成するＣＭＯＳにおい
て、ｎＭＯＳのチタンシリサイド層の層抵抗を十分に低
く抑え、ｐＭＯＳの接合リーク電流の増加を抑制する製
造方法の提供。 【解決手段】ｐＭＯＳのソース、ドレイン拡散層９を形
成するイオン注入工程と、多結晶シリコン１３をマスク
としてｎＭＯＳのソース、ドレイン拡散層９を形成する
ためのイオン注入及び活性化アニール工程と、多結晶シ
リコン１３をマスクとしてそのまま用いｎＭＯＳ領域に
のみ相対的に高エネルギーで非晶質化のためのイオン注
入を行う工程と、多結晶シリコン１３を除去し全面に相
対的に低エネルギーで非晶質化のためのイオン注入を行
う工程と、ゲート電極９およびソース、ドレイン拡散層
上にチタンシリサイド層１１を自己整合的に形成する工
程を備える。
ンシリサイド層を自己整合的に形成するＣＭＯＳにおい
て、ｎＭＯＳのチタンシリサイド層の層抵抗を十分に低
く抑え、ｐＭＯＳの接合リーク電流の増加を抑制する製
造方法の提供。 【解決手段】ｐＭＯＳのソース、ドレイン拡散層９を形
成するイオン注入工程と、多結晶シリコン１３をマスク
としてｎＭＯＳのソース、ドレイン拡散層９を形成する
ためのイオン注入及び活性化アニール工程と、多結晶シ
リコン１３をマスクとしてそのまま用いｎＭＯＳ領域に
のみ相対的に高エネルギーで非晶質化のためのイオン注
入を行う工程と、多結晶シリコン１３を除去し全面に相
対的に低エネルギーで非晶質化のためのイオン注入を行
う工程と、ゲート電極９およびソース、ドレイン拡散層
上にチタンシリサイド層１１を自己整合的に形成する工
程を備える。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にゲート電極とソース、ドレイン拡散層上
に、チタンシリサイド層を自己整合的に形成するＣＭＯ
Ｓの製造方法に関する。
法に関し、特にゲート電極とソース、ドレイン拡散層上
に、チタンシリサイド層を自己整合的に形成するＣＭＯ
Ｓの製造方法に関する。
【０００２】
【従来の技術】上記本発明が属する技術分野に関連する
公知文献として、例えば特開平８−７８３６１号公報等
の記載が参照される。上記公報には、チタンシリサイド
を用いたサリサイドプロセスにおいて、低抵抗で配線間
ショートのないチタンシリサイド膜を形成する方法とし
て、不純物が拡散されたシリコン領域上に、非晶質シリ
コン層を形成し、その後、高融点金属シリサイドが形成
される温度を超えない温度で前記シリコン領域を含む半
導体基板を加熱しながら、高融点金属を堆積させて、高
融点金属層を形成し、これによって前記高融点金属層と
前記シリコン領域界面に高融点金属とシリコンの非晶質
の混合層を形成し、その後熱処理によって高融点金属シ
リサイド層を形成する製造方法が提案されている。
公知文献として、例えば特開平８−７８３６１号公報等
の記載が参照される。上記公報には、チタンシリサイド
を用いたサリサイドプロセスにおいて、低抵抗で配線間
ショートのないチタンシリサイド膜を形成する方法とし
て、不純物が拡散されたシリコン領域上に、非晶質シリ
コン層を形成し、その後、高融点金属シリサイドが形成
される温度を超えない温度で前記シリコン領域を含む半
導体基板を加熱しながら、高融点金属を堆積させて、高
融点金属層を形成し、これによって前記高融点金属層と
前記シリコン領域界面に高融点金属とシリコンの非晶質
の混合層を形成し、その後熱処理によって高融点金属シ
リサイド層を形成する製造方法が提案されている。
【０００３】図５（ａ）〜図５（ｃ）は、ＣＭＯＳ半導
体装置の製造方法を主要製造工程を工程順に模式的に示
した断面図である。
体装置の製造方法を主要製造工程を工程順に模式的に示
した断面図である。
【０００４】まず、図５（ａ）に示すように、ｐ型のシ
リコン基板１上に、厚さ２００〜４００ｎｍのフィール
ド酸化膜４を選択酸化法により形成し、ｐウェル２とｎ
ウェル３をイオン注入法により形成した後、厚さ３〜６
ｎｍのゲート酸化膜５を介して、厚さ１５０〜２５０ｎ
ｍの多結晶シリコンのゲート電極６を、既知の方法で形
成する。
リコン基板１上に、厚さ２００〜４００ｎｍのフィール
ド酸化膜４を選択酸化法により形成し、ｐウェル２とｎ
ウェル３をイオン注入法により形成した後、厚さ３〜６
ｎｍのゲート酸化膜５を介して、厚さ１５０〜２５０ｎ
ｍの多結晶シリコンのゲート電極６を、既知の方法で形
成する。
【０００５】次に、ゲート電極６の側面に幅８０〜１５
０ｎｍの酸化膜側壁７を、ＣＶＤ技術と異方性エッチン
グ技術を用いて形成し、全面を厚さ５〜１０ｎｍの酸化
膜８で被った後、イオン注入と続く活性化アニールによ
り、ｎＭＯＳのｎ型ソース、ドレイン拡散層９とｐＭＯ
Ｓのｐ型ソース、ドレイン拡散層１０を形成する。
０ｎｍの酸化膜側壁７を、ＣＶＤ技術と異方性エッチン
グ技術を用いて形成し、全面を厚さ５〜１０ｎｍの酸化
膜８で被った後、イオン注入と続く活性化アニールによ
り、ｎＭＯＳのｎ型ソース、ドレイン拡散層９とｐＭＯ
Ｓのｐ型ソース、ドレイン拡散層１０を形成する。
【０００６】ここで、ｎ型ソース、ドレイン拡散層９を
形成する際には、ｐＭＯＳ領域を、ｐ型ソース、ドレイ
ン拡散層１０を形成する際には、ｎＭＯＳ領域を、フォ
トレジストで被い、それぞれヒ素イオンと２フッ化ボロ
ン（ＢＦ2）イオンを２０〜５０ｋｅＶの加速エネルギ
ーにて２〜５×１０15ｃｍ-2のドーズ量で注入する。
形成する際には、ｐＭＯＳ領域を、ｐ型ソース、ドレイ
ン拡散層１０を形成する際には、ｎＭＯＳ領域を、フォ
トレジストで被い、それぞれヒ素イオンと２フッ化ボロ
ン（ＢＦ2）イオンを２０〜５０ｋｅＶの加速エネルギ
ーにて２〜５×１０15ｃｍ-2のドーズ量で注入する。
【０００７】活性化アニールは１０００〜１０５０℃の
温度範囲で１０〜３０秒行う。
温度範囲で１０〜３０秒行う。
【０００８】次に、図５（ｂ）に示すように、全面に、
ヒ素イオンを、２０〜８０ｋｅＶの加速エネルギー、２
〜５×１０14ｃｍ-2のドーズ量で注入することによっ
て、ｎＭＯＳ、ｐＭＯＳのゲート電極６とソース、ドレ
イン拡散層９、１０の表層部を非晶質化する。
ヒ素イオンを、２０〜８０ｋｅＶの加速エネルギー、２
〜５×１０14ｃｍ-2のドーズ量で注入することによっ
て、ｎＭＯＳ、ｐＭＯＳのゲート電極６とソース、ドレ
イン拡散層９、１０の表層部を非晶質化する。
【０００９】ここで、非晶質化のためのイオン注入種と
してヒ素を用いるのは、通常の半導体の製造工程で使わ
れている不純物の中では質量数が最も大きく、非晶質化
に最も適しているからである。
してヒ素を用いるのは、通常の半導体の製造工程で使わ
れている不純物の中では質量数が最も大きく、非晶質化
に最も適しているからである。
【００１０】次に、ゲート電極６とソース、ドレイン拡
散層９、１０の表面を露出させた状態で、スパッタ法に
より全面に厚さ２０〜４０ｎｍのチタン膜を被着させ、
６５０〜７５０℃の温度範囲で１０〜３０秒熱処理を行
うことによって、チタン膜と、ゲート電極６およびソー
ス、ドレイン拡散層９、１０とを反応させて、チタンシ
リサイド層を形成する。
散層９、１０の表面を露出させた状態で、スパッタ法に
より全面に厚さ２０〜４０ｎｍのチタン膜を被着させ、
６５０〜７５０℃の温度範囲で１０〜３０秒熱処理を行
うことによって、チタン膜と、ゲート電極６およびソー
ス、ドレイン拡散層９、１０とを反応させて、チタンシ
リサイド層を形成する。
【００１１】次に、未反応のチタンを除去することによ
り、図５（ｃ）に示すように、ゲート電極６とソース、
ドレイン拡散層９、１０上に自己整合的に、厚さ３０〜
６０ｎｍのチタンシリサイド層１１を形成する。この
後、８００〜９００℃の温度範囲で１０〜３０秒熱処理
を行うことによって、相転移を起こさせ、チタンシリサ
イド層１１の抵抗率を下げる。
り、図５（ｃ）に示すように、ゲート電極６とソース、
ドレイン拡散層９、１０上に自己整合的に、厚さ３０〜
６０ｎｍのチタンシリサイド層１１を形成する。この
後、８００〜９００℃の温度範囲で１０〜３０秒熱処理
を行うことによって、相転移を起こさせ、チタンシリサ
イド層１１の抵抗率を下げる。
【００１２】
【発明が解決しようとする課題】しかしながら、図５に
示した上記従来の製造方法においては、ｎＭＯＳのチタ
ンシリサイド層の層抵抗を十分に低く抑えると、ゲート
電極６とソース、ドレイン拡散層９、１０の表層部を非
晶質化するためのイオン注入により、ｐＭＯＳの接合リ
ーク電流が増加する、という問題点を有している。
示した上記従来の製造方法においては、ｎＭＯＳのチタ
ンシリサイド層の層抵抗を十分に低く抑えると、ゲート
電極６とソース、ドレイン拡散層９、１０の表層部を非
晶質化するためのイオン注入により、ｐＭＯＳの接合リ
ーク電流が増加する、という問題点を有している。
【００１３】一般に、ソース、ドレイン拡散層を形成す
るために必要な２〜５×１０15ｃｍ-2のドーズ量でヒ素
イオンを注入したシリコン上では、同程度のドーズ量で
２フッ化ボロン（ＢＦ2）イオンを注入したシリコン上
に較べて、チタンシリサイド化反応が阻害される傾向が
ある。
るために必要な２〜５×１０15ｃｍ-2のドーズ量でヒ素
イオンを注入したシリコン上では、同程度のドーズ量で
２フッ化ボロン（ＢＦ2）イオンを注入したシリコン上
に較べて、チタンシリサイド化反応が阻害される傾向が
ある。
【００１４】このため、非晶質化のヒ素イオンの注入エ
ネルギーが低く、非晶質化層が薄くしか形成できない場
合には、ｎＭＯＳではｐＭＯＳに比べて、十分な膜厚の
チタンシリサイド層が形成されず、後工程の熱処理で凝
集が生じて、層抵抗が著しく上昇する、という問題が生
じる。
ネルギーが低く、非晶質化層が薄くしか形成できない場
合には、ｎＭＯＳではｐＭＯＳに比べて、十分な膜厚の
チタンシリサイド層が形成されず、後工程の熱処理で凝
集が生じて、層抵抗が著しく上昇する、という問題が生
じる。
【００１５】このような問題を防ぐためには、通常は非
晶質化のヒ素イオンの注入エネルギーを高くし、非晶質
化層を厚く形成することによって、チタンシリサイド化
反応を促進させるという手段が講じられる。
晶質化のヒ素イオンの注入エネルギーを高くし、非晶質
化層を厚く形成することによって、チタンシリサイド化
反応を促進させるという手段が講じられる。
【００１６】しかしながら、この場合には、ｐＭＯＳの
接合リーク電流が増加するという新たな問題が生じる。
接合リーク電流が増加するという新たな問題が生じる。
【００１７】この理由について、図６を参照して以下に
説明する。図６は、ｐＭＯＳのソース、ドレイン部の不
純物濃度の深さ方向分布を模式的に示したものである。
説明する。図６は、ｐＭＯＳのソース、ドレイン部の不
純物濃度の深さ方向分布を模式的に示したものである。
【００１８】非晶質化のヒ素イオンを注入しないときの
接合深さＸｊ０は、ｐ型ソース、ドレインの不純物分布
とｎウェルの不純物分布の交点となる。これに対し、非
晶質化のヒ素イオンを注入し、しかもその加速エネルギ
ーが高い場合の接合深さＸｊ１は、ｐ型ソース、ドレイ
ンの不純物分布のテールを非晶質化のヒ素が打ち消すた
め、もとの接合深さＸｊ０よりも浅くなる。
接合深さＸｊ０は、ｐ型ソース、ドレインの不純物分布
とｎウェルの不純物分布の交点となる。これに対し、非
晶質化のヒ素イオンを注入し、しかもその加速エネルギ
ーが高い場合の接合深さＸｊ１は、ｐ型ソース、ドレイ
ンの不純物分布のテールを非晶質化のヒ素が打ち消すた
め、もとの接合深さＸｊ０よりも浅くなる。
【００１９】接合深さが浅くなると、チタンシリサイド
層の底面と接合面との距離が短くなるため、スパイクや
欠陥に起因した接合リーク電流が増加することになる。
層の底面と接合面との距離が短くなるため、スパイクや
欠陥に起因した接合リーク電流が増加することになる。
【００２０】具体的な数値を挙げると、ゲート長が０．
１５μｍ程度のＭＯＳＦＥＴを実現しようとした場合、
短チャネル効果の観点から、接合深さは最大０．１５μ
ｍ程度に設定される。
１５μｍ程度のＭＯＳＦＥＴを実現しようとした場合、
短チャネル効果の観点から、接合深さは最大０．１５μ
ｍ程度に設定される。
【００２１】一方、ｎＭＯＳのチタンシリサイド層の層
抵抗を、線幅０．１５μｍのゲート電極上で１０Ω／□
以下に抑えるためには、非晶質化のヒ素イオンの注入エ
ネルギーを６０ｋｅＶ程度以上に設定する必要がある。
抵抗を、線幅０．１５μｍのゲート電極上で１０Ω／□
以下に抑えるためには、非晶質化のヒ素イオンの注入エ
ネルギーを６０ｋｅＶ程度以上に設定する必要がある。
【００２２】ところが、ヒ素イオンを６０ｋｅＶ以上の
加速エネルギーで２〜５×１０14ｃｍ-2注入すれば、そ
の分布は０．１μｍ以上に達するため、ｐＭＯＳの接合
深さは、テールがヒ素に打ち消されて浅くなってしまう
のである。
加速エネルギーで２〜５×１０14ｃｍ-2注入すれば、そ
の分布は０．１μｍ以上に達するため、ｐＭＯＳの接合
深さは、テールがヒ素に打ち消されて浅くなってしまう
のである。
【００２３】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、ゲート電極とソ
ース、ドレイン拡散層上に、チタンシリサイド層を自己
整合的に形成するＣＭＯＳにおいて、ｎＭＯＳのチタン
シリサイド層の層抵抗を十分に低く抑え、かつ、ｐＭＯ
Ｓの接合リーク電流の増加を抑制可能とした半導体装置
の製造方法を提供することにある。
てなされたものであって、その目的は、ゲート電極とソ
ース、ドレイン拡散層上に、チタンシリサイド層を自己
整合的に形成するＣＭＯＳにおいて、ｎＭＯＳのチタン
シリサイド層の層抵抗を十分に低く抑え、かつ、ｐＭＯ
Ｓの接合リーク電流の増加を抑制可能とした半導体装置
の製造方法を提供することにある。
【００２４】
【課題を解決するための手段】前記目的を達成するた
め、本願第１発明の半導体装置の製造方法は、シリコン
基板上にｎＭＯＳおよびｐＭＯＳを形成する際、（ａ）
イオン注入とこれに続く活性化アニールによって、それ
ぞれのソース、ドレイン拡散層を形成する工程と、
（ｂ）ｎＭＯＳ領域にのみ相対的に高エネルギーで、ｐ
ＭＯＳ領域にのみ相対的に低エネルギーで、シリコンゲ
ート電極およびソース、ドレイン拡散層の表層部を非晶
質化するためのイオン注入を行う工程と、（ｃ）前記ゲ
ート電極およびソース、ドレイン拡散層表面を露出させ
た状態で、全面に高融点金属膜を被着させ、熱処理によ
って、前記高融点金属膜と、前記ゲート電極およびソー
ス、ドレイン拡散層とを反応させ、続いて前記高融点金
属膜の未反応部分を除去することによって、前記ゲート
電極および前記ソース、ドレイン拡散層上に、高融点金
属シリサイド層を自己整合的に形成する工程と、を含む
ことを特徴とする。本発明においては、高融点金属とし
ては、好ましくはチタンが用いられる。
め、本願第１発明の半導体装置の製造方法は、シリコン
基板上にｎＭＯＳおよびｐＭＯＳを形成する際、（ａ）
イオン注入とこれに続く活性化アニールによって、それ
ぞれのソース、ドレイン拡散層を形成する工程と、
（ｂ）ｎＭＯＳ領域にのみ相対的に高エネルギーで、ｐ
ＭＯＳ領域にのみ相対的に低エネルギーで、シリコンゲ
ート電極およびソース、ドレイン拡散層の表層部を非晶
質化するためのイオン注入を行う工程と、（ｃ）前記ゲ
ート電極およびソース、ドレイン拡散層表面を露出させ
た状態で、全面に高融点金属膜を被着させ、熱処理によ
って、前記高融点金属膜と、前記ゲート電極およびソー
ス、ドレイン拡散層とを反応させ、続いて前記高融点金
属膜の未反応部分を除去することによって、前記ゲート
電極および前記ソース、ドレイン拡散層上に、高融点金
属シリサイド層を自己整合的に形成する工程と、を含む
ことを特徴とする。本発明においては、高融点金属とし
ては、好ましくはチタンが用いられる。
【００２５】また、本願第２発明の半導体装置の製造方
法は、シリコン基板上にｎＭＯＳおよびｐＭＯＳを形成
する際、（ａ）イオン注入と続く活性化アニールによっ
て、それぞれのソース、ドレイン拡散層を形成する工程
と、（ｂ）ｎＭＯＳ領域にのみ相対的に高エネルギー
で、全面に相対的に低エネルギーで、シリコンゲート電
極およびソース、ドレイン拡散層の表層部を非晶質化す
るためのイオン注入を行う工程と、（ｃ）前記ゲート電
極およびソース、ドレイン拡散層表面を露出させた状態
で、全面に高融点金属膜を被着させ、熱処理によって、
前記高融点金属膜と、前記ゲート電極およびソース、ド
レイン拡散層とを反応させ、続いて前記高融点金属膜の
未反応部分を除去することによって、前記ゲート電極お
よびソース、ドレイン拡散層上に高融点金属シリサイド
層を自己整合的に形成する工程と、を含むことを特徴と
する。本発明においては、高融点金属としては、好まし
くはチタンが用いられる。
法は、シリコン基板上にｎＭＯＳおよびｐＭＯＳを形成
する際、（ａ）イオン注入と続く活性化アニールによっ
て、それぞれのソース、ドレイン拡散層を形成する工程
と、（ｂ）ｎＭＯＳ領域にのみ相対的に高エネルギー
で、全面に相対的に低エネルギーで、シリコンゲート電
極およびソース、ドレイン拡散層の表層部を非晶質化す
るためのイオン注入を行う工程と、（ｃ）前記ゲート電
極およびソース、ドレイン拡散層表面を露出させた状態
で、全面に高融点金属膜を被着させ、熱処理によって、
前記高融点金属膜と、前記ゲート電極およびソース、ド
レイン拡散層とを反応させ、続いて前記高融点金属膜の
未反応部分を除去することによって、前記ゲート電極お
よびソース、ドレイン拡散層上に高融点金属シリサイド
層を自己整合的に形成する工程と、を含むことを特徴と
する。本発明においては、高融点金属としては、好まし
くはチタンが用いられる。
【００２６】本願第３発明の半導体装置の製造方法は、
シリコン基板上にｎＭＯＳおよびｐＭＯＳを形成する
際、（ａ）ｐＭＯＳのソース、ドレイン拡散層を形成す
るためのイオン注入を行う工程と、（ｂ）ソース、ドレ
インの活性化アニール温度以上の耐熱性を有するマスク
材料でｐＭＯＳ領域を被い、ｎＭＯＳのソース、ドレイ
ン拡散層を形成するためのイオン注入を行い、続けて活
性化アニールを行う工程と、（ｃ）前記マスク材料をそ
のまま用い、ｎＭＯＳ領域にのみ相対的に高エネルギー
で、シリコンゲート電極およびソース、ドレイン拡散層
の表層部を非晶質化するためのイオン注入を行う工程
と、（ｄ）前記マスク材料を除去し、全面に相対的に低
エネルギーで、シリコンゲート電極およびソース、ドレ
イン拡散層の表層部を非晶質化するためのイオン注入を
行う工程と、（ｅ）前記ゲート電極およびソース、ドレ
イン拡散層表面を露出させた状態で、全面に高融点金属
膜を被着させ、熱処理によって、前記高融点金属膜と、
前記ゲート電極およびソース、ドレイン拡散層とを反応
させ、続いて前記高融点金属膜の未反応部分を除去する
ことによって、前記ゲート電極およびソース、ドレイン
拡散層上に高融点金属シリサイド層を自己整合的に形成
する工程と、を含むことを特徴とする。本発明において
は、高融点金属としては、好ましくはチタンが用いられ
る。
シリコン基板上にｎＭＯＳおよびｐＭＯＳを形成する
際、（ａ）ｐＭＯＳのソース、ドレイン拡散層を形成す
るためのイオン注入を行う工程と、（ｂ）ソース、ドレ
インの活性化アニール温度以上の耐熱性を有するマスク
材料でｐＭＯＳ領域を被い、ｎＭＯＳのソース、ドレイ
ン拡散層を形成するためのイオン注入を行い、続けて活
性化アニールを行う工程と、（ｃ）前記マスク材料をそ
のまま用い、ｎＭＯＳ領域にのみ相対的に高エネルギー
で、シリコンゲート電極およびソース、ドレイン拡散層
の表層部を非晶質化するためのイオン注入を行う工程
と、（ｄ）前記マスク材料を除去し、全面に相対的に低
エネルギーで、シリコンゲート電極およびソース、ドレ
イン拡散層の表層部を非晶質化するためのイオン注入を
行う工程と、（ｅ）前記ゲート電極およびソース、ドレ
イン拡散層表面を露出させた状態で、全面に高融点金属
膜を被着させ、熱処理によって、前記高融点金属膜と、
前記ゲート電極およびソース、ドレイン拡散層とを反応
させ、続いて前記高融点金属膜の未反応部分を除去する
ことによって、前記ゲート電極およびソース、ドレイン
拡散層上に高融点金属シリサイド層を自己整合的に形成
する工程と、を含むことを特徴とする。本発明において
は、高融点金属としては、好ましくはチタンが用いられ
る。
【００２７】本願第４発明は、第３発明の半導体装置の
製造方法において、前記ソース、ドレインの活性化アニ
ール温度以上の耐熱性を有するマスク材料として、好ま
しくは、多結晶シリコンであることを特徴とする。
製造方法において、前記ソース、ドレインの活性化アニ
ール温度以上の耐熱性を有するマスク材料として、好ま
しくは、多結晶シリコンであることを特徴とする。
【００２８】本願１乃至第４発明の半導体装置の製造方
法において、前記ゲート電極およびソース、ドレイン拡
散層の表層部を非晶質化するための不純物がリン、ヒ
素、アンチモンのいずれかであることを特徴とする。
法において、前記ゲート電極およびソース、ドレイン拡
散層の表層部を非晶質化するための不純物がリン、ヒ
素、アンチモンのいずれかであることを特徴とする。
【００２９】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。以下では、まず、本発明の実施の形態につ
いて、その概要及び作用効果について説明した後、各実
施の形態に詳細及びその実施例について説明する。
に説明する。以下では、まず、本発明の実施の形態につ
いて、その概要及び作用効果について説明した後、各実
施の形態に詳細及びその実施例について説明する。
【００３０】本発明の半導体装置の製造方法は、その好
ましい実施の形態において、シリコン基板上にｎＭＯＳ
およびｐＭＯＳを形成する際、（ａ）イオン注入と続く
活性化アニールによって、それぞれのソース、ドレイン
拡散層（図１の９、１０）を形成する工程（図１（ａ）
参照）と、（ｂ）ｎＭＯＳ領域にのみ相対的に高エネル
ギーで（図１（ｂ）参照）、ｐＭＯＳ領域にのみ相対的
に低エネルギーで（図１（ｃ）参照）、シリコンゲート
電極（図１の６）およびソース、ドレイン拡散層の表層
部を非晶質化するためのイオン注入を行う工程と、
（ｃ）ゲート電極およびソース、ドレイン拡散層表面を
露出させた状態で、全面にチタン膜を被着させ、熱処理
によって、前記チタン膜と、前記ゲート電極およびソー
ス、ドレイン拡散層とを反応させ、続いて前記チタン膜
の未反応部分を除去することによって、ゲート電極およ
びソース、ドレイン拡散層上にチタンシリサイド層（図
１の１１）を自己整合的に形成する工程（図１（ｄ）参
照）と、を備えている。
ましい実施の形態において、シリコン基板上にｎＭＯＳ
およびｐＭＯＳを形成する際、（ａ）イオン注入と続く
活性化アニールによって、それぞれのソース、ドレイン
拡散層（図１の９、１０）を形成する工程（図１（ａ）
参照）と、（ｂ）ｎＭＯＳ領域にのみ相対的に高エネル
ギーで（図１（ｂ）参照）、ｐＭＯＳ領域にのみ相対的
に低エネルギーで（図１（ｃ）参照）、シリコンゲート
電極（図１の６）およびソース、ドレイン拡散層の表層
部を非晶質化するためのイオン注入を行う工程と、
（ｃ）ゲート電極およびソース、ドレイン拡散層表面を
露出させた状態で、全面にチタン膜を被着させ、熱処理
によって、前記チタン膜と、前記ゲート電極およびソー
ス、ドレイン拡散層とを反応させ、続いて前記チタン膜
の未反応部分を除去することによって、ゲート電極およ
びソース、ドレイン拡散層上にチタンシリサイド層（図
１の１１）を自己整合的に形成する工程（図１（ｄ）参
照）と、を備えている。
【００３１】本発明の半導体装置の製造方法は、好まし
い第２の実施の形態において、シリコン基板上にｎＭＯ
ＳおよびｐＭＯＳを形成する際、（ａ）イオン注入と続
く活性化アニールによって、それぞれのソース、ドレイ
ン拡散層（図２の９、１０）を形成する工程（図２
（ａ）参照）と、（ｂ）ｎＭＯＳ領域に対してのみ、相
対的に高エネルギーで（図２（ｂ）参照）、つづいて、
全面に、相対的に低エネルギーで（図２（ｃ）参照）、
シリコンゲート電極（図２の６）およびソース、ドレイ
ン拡散層の表層部を非晶質化するためのイオン注入を行
う工程と、（ｂ）シリコンゲート電極およびソース、ド
レイン拡散層表面を露出させた状態で、全面にチタン膜
を被着させ、熱処理によって、前記チタン膜と、前記シ
リコンゲート電極およびソース、ドレイン拡散層とを反
応させ、続いて前記チタン膜の未反応部分を除去するこ
とによって、前記ゲート電極およびソース、ドレイン拡
散層上にチタンシリサイド層（図１の１１）を自己整合
的に形成する工程（図２（ｄ）参照）と、を備えてい
る。
い第２の実施の形態において、シリコン基板上にｎＭＯ
ＳおよびｐＭＯＳを形成する際、（ａ）イオン注入と続
く活性化アニールによって、それぞれのソース、ドレイ
ン拡散層（図２の９、１０）を形成する工程（図２
（ａ）参照）と、（ｂ）ｎＭＯＳ領域に対してのみ、相
対的に高エネルギーで（図２（ｂ）参照）、つづいて、
全面に、相対的に低エネルギーで（図２（ｃ）参照）、
シリコンゲート電極（図２の６）およびソース、ドレイ
ン拡散層の表層部を非晶質化するためのイオン注入を行
う工程と、（ｂ）シリコンゲート電極およびソース、ド
レイン拡散層表面を露出させた状態で、全面にチタン膜
を被着させ、熱処理によって、前記チタン膜と、前記シ
リコンゲート電極およびソース、ドレイン拡散層とを反
応させ、続いて前記チタン膜の未反応部分を除去するこ
とによって、前記ゲート電極およびソース、ドレイン拡
散層上にチタンシリサイド層（図１の１１）を自己整合
的に形成する工程（図２（ｄ）参照）と、を備えてい
る。
【００３２】本発明の半導体装置の製造方法は、更に、
好ましい第３の実施の形態において、シリコン基板上に
ｎＭＯＳおよびｐＭＯＳを形成する際、（ａ）ｐＭＯＳ
のソース、ドレイン拡散層を形成するためのイオン注入
を行う工程（図３（ａ）参照）と、（ｂ）ソース、ドレ
インの活性化アニール温度以上の耐熱性を有するマスク
材料（図３（ｂ）の１３）でｐＭＯＳ領域を被い、ｎＭ
ＯＳのソース、ドレイン拡散層を形成するためのイオン
注入を行い、続けて活性化アニールを行う工程（図３
（ｂ）参照）と、（ｃ）マスク材料（図３（ｃ）の１
３）をそのまま用い、ｎＭＯＳ領域にのみ相対的に高エ
ネルギーで、シリコンゲート電極およびソース、ドレイ
ン拡散層の表層部を非晶質化するためのイオン注入を行
う工程（図３（ｃ）参照）と、（ｄ）マスク材料を除去
し、全面に相対的に低エネルギーで、シリコンゲート電
極およびソース、ドレイン拡散層の表層部を非晶質化す
るためのイオン注入を行う工程（図３（ｄ）参照）と、
（ｅ）前記シリコンゲート電極およびソース、ドレイン
拡散層表面を露出させた状態で、全面にチタン膜を被着
させ、熱処理によって、前記チタン膜と、前記ゲート電
極およびソース、ドレイン拡散層とを反応させ、続いて
前記チタン膜の未反応部分を除去することによって、前
記ゲート電極およびソース、ドレイン拡散層上にチタン
シリサイド層（図４（ｅ）の１１）を自己整合的に形成
する工程（図４（ｅ）参照）と、を備えている。
好ましい第３の実施の形態において、シリコン基板上に
ｎＭＯＳおよびｐＭＯＳを形成する際、（ａ）ｐＭＯＳ
のソース、ドレイン拡散層を形成するためのイオン注入
を行う工程（図３（ａ）参照）と、（ｂ）ソース、ドレ
インの活性化アニール温度以上の耐熱性を有するマスク
材料（図３（ｂ）の１３）でｐＭＯＳ領域を被い、ｎＭ
ＯＳのソース、ドレイン拡散層を形成するためのイオン
注入を行い、続けて活性化アニールを行う工程（図３
（ｂ）参照）と、（ｃ）マスク材料（図３（ｃ）の１
３）をそのまま用い、ｎＭＯＳ領域にのみ相対的に高エ
ネルギーで、シリコンゲート電極およびソース、ドレイ
ン拡散層の表層部を非晶質化するためのイオン注入を行
う工程（図３（ｃ）参照）と、（ｄ）マスク材料を除去
し、全面に相対的に低エネルギーで、シリコンゲート電
極およびソース、ドレイン拡散層の表層部を非晶質化す
るためのイオン注入を行う工程（図３（ｄ）参照）と、
（ｅ）前記シリコンゲート電極およびソース、ドレイン
拡散層表面を露出させた状態で、全面にチタン膜を被着
させ、熱処理によって、前記チタン膜と、前記ゲート電
極およびソース、ドレイン拡散層とを反応させ、続いて
前記チタン膜の未反応部分を除去することによって、前
記ゲート電極およびソース、ドレイン拡散層上にチタン
シリサイド層（図４（ｅ）の１１）を自己整合的に形成
する工程（図４（ｅ）参照）と、を備えている。
【００３３】上記本発明の第３の実施の形態において、
前記ソース、ドレインの活性化アニール温度以上の耐熱
性を有するマスク材料として、好ましくは、多結晶シリ
コンが用いられる。
前記ソース、ドレインの活性化アニール温度以上の耐熱
性を有するマスク材料として、好ましくは、多結晶シリ
コンが用いられる。
【００３４】また、本発明の実施の形態においては、前
記シリコンゲート電極とソース、ドレイン拡散層の表面
を非晶質化するためのイオン注入種が、好ましくは、リ
ン、ヒ素、アンチモンのいずれかであることを特徴とし
ている。
記シリコンゲート電極とソース、ドレイン拡散層の表面
を非晶質化するためのイオン注入種が、好ましくは、リ
ン、ヒ素、アンチモンのいずれかであることを特徴とし
ている。
【００３５】［作用］本発明の半導体装置の製造方法の
作用効果について説明すると、本発明は、その好ましい
実施の形態において、ゲート電極およびソース、ドレイ
ン拡散層上にチタンシリサイド層を自己整合的に形成す
る際、ｎＭＯＳ領域には相対的に高エネルギーで、ｐＭ
ＯＳ領域には相対的に低エネルギーで、ゲート電極およ
びソース、ドレイン拡散層の表層部を非晶質化するため
のイオン注入を行うことにより、ｎＭＯＳの層抵抗を十
分に低く抑え、かつ、ｐＭＯＳの接合リーク電流の増加
を抑制することができる。
作用効果について説明すると、本発明は、その好ましい
実施の形態において、ゲート電極およびソース、ドレイ
ン拡散層上にチタンシリサイド層を自己整合的に形成す
る際、ｎＭＯＳ領域には相対的に高エネルギーで、ｐＭ
ＯＳ領域には相対的に低エネルギーで、ゲート電極およ
びソース、ドレイン拡散層の表層部を非晶質化するため
のイオン注入を行うことにより、ｎＭＯＳの層抵抗を十
分に低く抑え、かつ、ｐＭＯＳの接合リーク電流の増加
を抑制することができる。
【００３６】この理由を、図７を参照して以下に説明す
る。図７は、ｐＭＯＳのソース、ドレイン部の不純物濃
度の深さ方向分布を模式的に示したものである。
る。図７は、ｐＭＯＳのソース、ドレイン部の不純物濃
度の深さ方向分布を模式的に示したものである。
【００３７】非晶質化のヒ素イオンを注入しても、その
加速エネルギーが低い場合には、ｐ型ソース、ドレイン
の中に非晶質化のヒ素が完全に取り込まれるため、接合
深さＸｊ１は、非晶質化のヒ素イオンを注入しないとき
の接合深さＸｊ０と何ら変化が無い。したがって、接合
深さは深く保たれ、チタンシリサイド層の底面と接合面
との距離も長く保たれるため、接合リーク電流が増加す
ることは無いのである。
加速エネルギーが低い場合には、ｐ型ソース、ドレイン
の中に非晶質化のヒ素が完全に取り込まれるため、接合
深さＸｊ１は、非晶質化のヒ素イオンを注入しないとき
の接合深さＸｊ０と何ら変化が無い。したがって、接合
深さは深く保たれ、チタンシリサイド層の底面と接合面
との距離も長く保たれるため、接合リーク電流が増加す
ることは無いのである。
【００３８】具体的な数値を挙げれば、ｐＭＯＳのチタ
ンシリサイド層の層抵抗を、線幅０．１５μｍのゲート
電極上で、１０Ω／□以下に抑えるためには、非晶質化
のヒ素の注入エネルギーを３０ｋｅＶ程度に設定すれば
十分である。
ンシリサイド層の層抵抗を、線幅０．１５μｍのゲート
電極上で、１０Ω／□以下に抑えるためには、非晶質化
のヒ素の注入エネルギーを３０ｋｅＶ程度に設定すれば
十分である。
【００３９】したがって、ヒ素の分布は０．１μｍ以下
に収まり、ｐＭＯＳの接合深さが影響を受けることは無
くなる。言うまでもなく、ｎＭＯＳ側には、非晶質化の
ヒ素イオンは、６０ｋｅＶ程度以上の加速エネルギーで
注入されるため、ｎＭＯＳのチタンシリサイド層の層抵
抗もまた、線幅０．１５μｍのゲート電極上で１０Ω／
□以下に抑えられるのである。
に収まり、ｐＭＯＳの接合深さが影響を受けることは無
くなる。言うまでもなく、ｎＭＯＳ側には、非晶質化の
ヒ素イオンは、６０ｋｅＶ程度以上の加速エネルギーで
注入されるため、ｎＭＯＳのチタンシリサイド層の層抵
抗もまた、線幅０．１５μｍのゲート電極上で１０Ω／
□以下に抑えられるのである。
【００４０】上記した本発明の第１乃至第３の実施の形
態について、以下では図面を参照して更に詳細に説明す
る。
態について、以下では図面を参照して更に詳細に説明す
る。
【００４１】［実施の形態１］図１（ａ）〜図１（ｄ）
は、本発明の半導体装置の製造方法の第１の実施の形態
について、主要工程を工程順に模式的に示した断面図で
ある。
は、本発明の半導体装置の製造方法の第１の実施の形態
について、主要工程を工程順に模式的に示した断面図で
ある。
【００４２】まず、図１（ａ）に示すように、ｐ型のシ
リコン基板１上に厚さ略２００〜４００ｎｍのフィール
ド酸化膜４を形成し、ｐウェル２とｎウェル３を形成し
た後、厚さ略３〜６ｎｍのゲート酸化膜５を介して、厚
さ略１５０〜２５０ｎｍの多結晶シリコンのゲート電極
６を形成する。
リコン基板１上に厚さ略２００〜４００ｎｍのフィール
ド酸化膜４を形成し、ｐウェル２とｎウェル３を形成し
た後、厚さ略３〜６ｎｍのゲート酸化膜５を介して、厚
さ略１５０〜２５０ｎｍの多結晶シリコンのゲート電極
６を形成する。
【００４３】次に、ゲート電極６の側面に幅略８０〜１
５０ｎｍの酸化膜側壁７を形成し、全面を厚さ略５〜１
０ｎｍの酸化膜８で被った後、イオン注入と続く活性化
アニールにより、ｎＭＯＳのｎ型ソース、ドレイン拡散
層９とｐＭＯＳのｐ型ソース、ドレイン拡散層１０を形
成する。
５０ｎｍの酸化膜側壁７を形成し、全面を厚さ略５〜１
０ｎｍの酸化膜８で被った後、イオン注入と続く活性化
アニールにより、ｎＭＯＳのｎ型ソース、ドレイン拡散
層９とｐＭＯＳのｐ型ソース、ドレイン拡散層１０を形
成する。
【００４４】ここで、ｎ型ソース、ドレイン拡散層９を
形成する際にはｐＭＯＳ領域を、ｐ型ソース、ドレイン
拡散層１０を形成する際にはｎＭＯＳ領域を、フォトレ
ジストで被い、それぞれヒ素イオンと２フッ化ボロン
（ＢＦ2）イオンを、２０〜５０ｋｅＶの加速エネルギ
ーで２〜５×１０15ｃｍ-2のドーズ量で注入する。活性
化アニールは好ましくは略１０００〜１０５０℃の温度
範囲で１０〜３０秒行う。
形成する際にはｐＭＯＳ領域を、ｐ型ソース、ドレイン
拡散層１０を形成する際にはｎＭＯＳ領域を、フォトレ
ジストで被い、それぞれヒ素イオンと２フッ化ボロン
（ＢＦ2）イオンを、２０〜５０ｋｅＶの加速エネルギ
ーで２〜５×１０15ｃｍ-2のドーズ量で注入する。活性
化アニールは好ましくは略１０００〜１０５０℃の温度
範囲で１０〜３０秒行う。
【００４５】次に、図１（ｂ）に示すように、ｐＭＯＳ
領域をフォトレジスト１２で被い、ｎＭＯＳ領域にヒ素
イオンを４０〜８０ｋｅＶの加速エネルギーで２〜５×
１０14ｃｍ-2注入することによって、ｎＭＯＳのゲート
電極６とソース、ドレイン拡散層９の表層部を非晶質化
する。
領域をフォトレジスト１２で被い、ｎＭＯＳ領域にヒ素
イオンを４０〜８０ｋｅＶの加速エネルギーで２〜５×
１０14ｃｍ-2注入することによって、ｎＭＯＳのゲート
電極６とソース、ドレイン拡散層９の表層部を非晶質化
する。
【００４６】次に、図１（ｃ）に示すように、ｎＭＯＳ
領域をフォトレジスト１２で被い、ｐＭＯＳ領域にヒ素
イオンを２０〜４０ｋｅＶの加速エネルギーで２〜５×
１０14ｃｍ-2注入することによって、ｐＭＯＳのゲート
電極６とソース、ドレイン拡散層１０の表層部を非晶質
化する。
領域をフォトレジスト１２で被い、ｐＭＯＳ領域にヒ素
イオンを２０〜４０ｋｅＶの加速エネルギーで２〜５×
１０14ｃｍ-2注入することによって、ｐＭＯＳのゲート
電極６とソース、ドレイン拡散層１０の表層部を非晶質
化する。
【００４７】次に、ゲート電極６とソース、ドレイン拡
散層９、１０の表面を露出させた状態で、全面に厚さ略
２０〜４０ｎｍのチタン膜を被着させ、略６５０〜７５
０℃の温度範囲で１０〜３０秒熱処理を行うことによっ
て、チタン膜と、ゲート電極６およびソース、ドレイン
拡散層９、１０とを反応させて、チタンシリサイド層を
形成する。
散層９、１０の表面を露出させた状態で、全面に厚さ略
２０〜４０ｎｍのチタン膜を被着させ、略６５０〜７５
０℃の温度範囲で１０〜３０秒熱処理を行うことによっ
て、チタン膜と、ゲート電極６およびソース、ドレイン
拡散層９、１０とを反応させて、チタンシリサイド層を
形成する。
【００４８】次に、未反応のチタンを除去することによ
り、図１（ｄ）に示すように、ゲート電極６とソース、
ドレイン拡散層９、１０上に自己整合的に、厚さ３０〜
６０ｎｍのチタンシリサイド層１１を形成する。
り、図１（ｄ）に示すように、ゲート電極６とソース、
ドレイン拡散層９、１０上に自己整合的に、厚さ３０〜
６０ｎｍのチタンシリサイド層１１を形成する。
【００４９】この後、８００〜９００℃の温度範囲で１
０〜３０秒熱処理を行うことによって、相転移を起こさ
せ、チタンシリサイド層１１の抵抗率を下げる。
０〜３０秒熱処理を行うことによって、相転移を起こさ
せ、チタンシリサイド層１１の抵抗率を下げる。
【００５０】［実施例１］本発明の一実施例について図
面を参照して説明する。図１（ａ）〜図１（ｄ）は、本
発明によるＣＭＯＳの製造方法の一実施例の主要製造工
程を工程順に模式的に示した断面図である。
面を参照して説明する。図１（ａ）〜図１（ｄ）は、本
発明によるＣＭＯＳの製造方法の一実施例の主要製造工
程を工程順に模式的に示した断面図である。
【００５１】まず、図１（ａ）に示すように、ｐ型のシ
リコン基板１上に厚さ３００ｎｍのフィールド酸化膜４
を選択酸化法により形成し、ｐウェル２とｎウェル３を
イオン注入法により形成した後、厚さ５ｎｍのゲート酸
化膜５を介して、厚さ２００ｎｍの多結晶シリコンのゲ
ート電極６を既知の方法により形成する。次に、ゲート
電極６の側面に幅１００ｎｍの酸化膜側壁７をＣＶＤ技
術と異方性エッチング技術を用いて形成し、全面を厚さ
１０ｎｍの酸化膜８で被った後、イオン注入と続く活性
化アニールにより、ｎＭＯＳのｎ型ソース、ドレイン拡
散層９とｐＭＯＳのｐ型ソース、ドレイン拡散層１０を
形成する。ここで、ｎ型ソース、ドレイン拡散層９を形
成する際にはｐＭＯＳ領域を、ｐ型ソース、ドレイン拡
散層１０を形成する際にはｎＭＯＳ領域を、フォトレジ
ストで被い、それぞれヒ素イオンと２フッ化ボロン（Ｂ
Ｆ2）イオンを３０ｋｅＶと２０ｋｅＶの加速エネルギ
ーで３×１０15ｃｍ-2注入する。活性化アニールは１０
５０℃の温度で１０秒行う。
リコン基板１上に厚さ３００ｎｍのフィールド酸化膜４
を選択酸化法により形成し、ｐウェル２とｎウェル３を
イオン注入法により形成した後、厚さ５ｎｍのゲート酸
化膜５を介して、厚さ２００ｎｍの多結晶シリコンのゲ
ート電極６を既知の方法により形成する。次に、ゲート
電極６の側面に幅１００ｎｍの酸化膜側壁７をＣＶＤ技
術と異方性エッチング技術を用いて形成し、全面を厚さ
１０ｎｍの酸化膜８で被った後、イオン注入と続く活性
化アニールにより、ｎＭＯＳのｎ型ソース、ドレイン拡
散層９とｐＭＯＳのｐ型ソース、ドレイン拡散層１０を
形成する。ここで、ｎ型ソース、ドレイン拡散層９を形
成する際にはｐＭＯＳ領域を、ｐ型ソース、ドレイン拡
散層１０を形成する際にはｎＭＯＳ領域を、フォトレジ
ストで被い、それぞれヒ素イオンと２フッ化ボロン（Ｂ
Ｆ2）イオンを３０ｋｅＶと２０ｋｅＶの加速エネルギ
ーで３×１０15ｃｍ-2注入する。活性化アニールは１０
５０℃の温度で１０秒行う。
【００５２】次に、図１（ｂ）に示すように、ｐＭＯＳ
領域をフォトレジスト１２で被い、ｎＭＯＳ領域にヒ素
イオンを６０ｋｅＶの加速エネルギーで３×１０14ｃｍ
-2注入することによって、ｎＭＯＳのゲート電極６とソ
ース、ドレイン拡散層９の表層部を非晶質化する。
領域をフォトレジスト１２で被い、ｎＭＯＳ領域にヒ素
イオンを６０ｋｅＶの加速エネルギーで３×１０14ｃｍ
-2注入することによって、ｎＭＯＳのゲート電極６とソ
ース、ドレイン拡散層９の表層部を非晶質化する。
【００５３】次に、図１（ｃ）に示すように、ｎＭＯＳ
領域をフォトレジスト１２で被い、ｐＭＯＳ領域にヒ素
イオンを３０ｋｅＶの加速エネルギーで３×１０14ｃｍ
-2注入することによって、ｐＭＯＳのゲート電極６とソ
ース、ドレイン拡散層１０の表層部を非晶質化する。
領域をフォトレジスト１２で被い、ｐＭＯＳ領域にヒ素
イオンを３０ｋｅＶの加速エネルギーで３×１０14ｃｍ
-2注入することによって、ｐＭＯＳのゲート電極６とソ
ース、ドレイン拡散層１０の表層部を非晶質化する。
【００５４】次に、ゲート電極６とソース、ドレイン拡
散層９、１０の表面をフッ酸処理により露出させた状態
で、スパッタ法により全面に厚さ３０ｎｍのチタン膜を
被着させ、７００℃の温度で１０秒熱処理を行うことに
よって、チタン膜と、ゲート電極６およびソース、ドレ
イン拡散層９、１０とを反応させて、チタンシリサイド
層を形成する。次に、水酸化アンモニウムと過酸化水素
水の混合溶液に浸して、未反応のチタンを除去すること
により、図１（ｄ）に示すように、ゲート電極６とソー
ス、ドレイン拡散層９、１０上に自己整合的に、厚さ４
５ｎｍのチタンシリサイド層１１を形成する。この後、
８５０℃の温度で３０秒熱処理を行うことによって、相
転移を起こさせ、チタンシリサイド層１１の抵抗率を下
げる。
散層９、１０の表面をフッ酸処理により露出させた状態
で、スパッタ法により全面に厚さ３０ｎｍのチタン膜を
被着させ、７００℃の温度で１０秒熱処理を行うことに
よって、チタン膜と、ゲート電極６およびソース、ドレ
イン拡散層９、１０とを反応させて、チタンシリサイド
層を形成する。次に、水酸化アンモニウムと過酸化水素
水の混合溶液に浸して、未反応のチタンを除去すること
により、図１（ｄ）に示すように、ゲート電極６とソー
ス、ドレイン拡散層９、１０上に自己整合的に、厚さ４
５ｎｍのチタンシリサイド層１１を形成する。この後、
８５０℃の温度で３０秒熱処理を行うことによって、相
転移を起こさせ、チタンシリサイド層１１の抵抗率を下
げる。
【００５５】［実施の形態２］次に、本発明の第２の実
施の形態について図面を参照して説明する。図２（ａ）
〜図２（ｄ）は、本発明の半導体装置の製造方法の第２
の実施の形態を主要製造工程を工程順に模式的に示した
断面図である。
施の形態について図面を参照して説明する。図２（ａ）
〜図２（ｄ）は、本発明の半導体装置の製造方法の第２
の実施の形態を主要製造工程を工程順に模式的に示した
断面図である。
【００５６】まず、図２（ａ）に示すように、ｐ型のシ
リコン基板１上に厚さ略２００〜４００ｎｍのフィール
ド酸化膜４を形成し、ｐウェル２とｎウェル３を形成し
た後、厚さ略３〜６ｎｍのゲート酸化膜５を介して、厚
さ略１５０〜２５０ｎｍの多結晶シリコンのゲート電極
６を形成する。
リコン基板１上に厚さ略２００〜４００ｎｍのフィール
ド酸化膜４を形成し、ｐウェル２とｎウェル３を形成し
た後、厚さ略３〜６ｎｍのゲート酸化膜５を介して、厚
さ略１５０〜２５０ｎｍの多結晶シリコンのゲート電極
６を形成する。
【００５７】次に、ゲート電極６の側面に幅が略８０〜
１５０ｎｍの酸化膜側壁７を形成し、全面を厚さ５〜１
０ｎｍの酸化膜８で被った後、イオン注入と続く活性化
アニールにより、ｎＭＯＳのｎ型ソース、ドレイン拡散
層９とｐＭＯＳのｐ型ソース、ドレイン拡散層１０を形
成する。ここで、ｎ型ソース、ドレイン拡散層９を形成
する際にはｐＭＯＳ領域を、ｐ型ソース、ドレイン拡散
層１０を形成する際にはｎＭＯＳ領域を、フォトレジス
トで被い、それぞれヒ素イオンと２フッ化ボロン（ＢＦ
2）イオンを２０〜５０ｋｅＶの加速エネルギーで２〜
５×１０15ｃｍ-2注入する。活性化アニールは好ましく
は１０００〜１０５０℃の温度範囲で略１０〜３０秒行
う。
１５０ｎｍの酸化膜側壁７を形成し、全面を厚さ５〜１
０ｎｍの酸化膜８で被った後、イオン注入と続く活性化
アニールにより、ｎＭＯＳのｎ型ソース、ドレイン拡散
層９とｐＭＯＳのｐ型ソース、ドレイン拡散層１０を形
成する。ここで、ｎ型ソース、ドレイン拡散層９を形成
する際にはｐＭＯＳ領域を、ｐ型ソース、ドレイン拡散
層１０を形成する際にはｎＭＯＳ領域を、フォトレジス
トで被い、それぞれヒ素イオンと２フッ化ボロン（ＢＦ
2）イオンを２０〜５０ｋｅＶの加速エネルギーで２〜
５×１０15ｃｍ-2注入する。活性化アニールは好ましく
は１０００〜１０５０℃の温度範囲で略１０〜３０秒行
う。
【００５８】次に、図２（ｂ）に示すように、ｐＭＯＳ
領域をフォトレジスト１２で被い、ｎＭＯＳ領域にヒ素
イオンを４０〜８０ｋｅＶの加速エネルギーで２〜５×
１０14ｃｍ-2注入することによって、ｎＭＯＳのゲート
電極６とソース、ドレイン拡散層９の表層部を非晶質化
する。
領域をフォトレジスト１２で被い、ｎＭＯＳ領域にヒ素
イオンを４０〜８０ｋｅＶの加速エネルギーで２〜５×
１０14ｃｍ-2注入することによって、ｎＭＯＳのゲート
電極６とソース、ドレイン拡散層９の表層部を非晶質化
する。
【００５９】次に、図２（ｃ）に示すように、全面にヒ
素イオンを２０〜４０ｋｅＶの加速エネルギーで２〜５
×１０14ｃｍ-2注入することによって、ｐＭＯＳのゲー
ト電極６とソース、ドレイン拡散層１０の表層部を非晶
質化する。
素イオンを２０〜４０ｋｅＶの加速エネルギーで２〜５
×１０14ｃｍ-2注入することによって、ｐＭＯＳのゲー
ト電極６とソース、ドレイン拡散層１０の表層部を非晶
質化する。
【００６０】次に、ゲート電極６とソース、ドレイン拡
散層９、１０の表面を露出させた状態で、全面に厚さ略
２０〜４０ｎｍのチタン膜を被着させ、略６５０〜７５
０℃の温度範囲で１０〜３０秒程熱処理を行うことによ
って、チタン膜と、ゲート電極６およびソース、ドレイ
ン拡散層９、１０とを反応させて、チタンシリサイド層
を形成する。
散層９、１０の表面を露出させた状態で、全面に厚さ略
２０〜４０ｎｍのチタン膜を被着させ、略６５０〜７５
０℃の温度範囲で１０〜３０秒程熱処理を行うことによ
って、チタン膜と、ゲート電極６およびソース、ドレイ
ン拡散層９、１０とを反応させて、チタンシリサイド層
を形成する。
【００６１】次に、未反応のチタンを除去することによ
り、図２（ｄ）に示すように、ゲート電極６とソース、
ドレイン拡散層９、１０上に自己整合的に、厚さ３０〜
６０ｎｍのチタンシリサイド層１１を形成する。この
後、略８００〜９００℃の温度範囲で１０〜３０秒熱処
理を行うことによって、相転移を起こさせ、チタンシリ
サイド層１１の抵抗率を下げる。
り、図２（ｄ）に示すように、ゲート電極６とソース、
ドレイン拡散層９、１０上に自己整合的に、厚さ３０〜
６０ｎｍのチタンシリサイド層１１を形成する。この
後、略８００〜９００℃の温度範囲で１０〜３０秒熱処
理を行うことによって、相転移を起こさせ、チタンシリ
サイド層１１の抵抗率を下げる。
【００６２】上記第１の実施の形態では、ｎＭＯＳ領域
に相対的に高エネルギーで、ｐＭＯＳ領域に相対的に低
エネルギーで、非晶質化のイオン注入を行うために、２
回のフォトリソグラフィ工程を付加する必要があった
が、この第２の実施の形態では、これが１回の付加で済
むという効果がある。
に相対的に高エネルギーで、ｐＭＯＳ領域に相対的に低
エネルギーで、非晶質化のイオン注入を行うために、２
回のフォトリソグラフィ工程を付加する必要があった
が、この第２の実施の形態では、これが１回の付加で済
むという効果がある。
【００６３】［実施例２］次に、本発明の第２の実施例
について図面を参照して以下に説明する。図２（ａ）〜
図２（ｄ）は、本発明によるＣＭＯＳの製造方法の第２
の実施例の主要製造工程を工程順に模式的に示した断面
図である。
について図面を参照して以下に説明する。図２（ａ）〜
図２（ｄ）は、本発明によるＣＭＯＳの製造方法の第２
の実施例の主要製造工程を工程順に模式的に示した断面
図である。
【００６４】まず、図２（ａ）に示すように、ｐ型のシ
リコン基板１上に厚さ３００ｎｍのフィールド酸化膜４
を選択酸化法により形成し、ｐウェル２とｎウェル３を
イオン注入法により形成した後、厚さ５ｎｍのゲート酸
化膜５を介して、厚さ２００ｎｍの多結晶シリコンのゲ
ート電極６を既知の方法により形成する。次に、ゲート
電極６の側面に幅１００ｎｍの酸化膜側壁７をＣＶＤ技
術と異方性エッチング技術を用いて形成し、全面を厚さ
１０ｎｍの酸化膜８で被った後、イオン注入と続く活性
化アニールにより、ｎＭＯＳのｎ型ソース、ドレイン拡
散層９とｐＭＯＳのｐ型ソース、ドレイン拡散層１０を
形成する。ここで、ｎ型ソース、ドレイン拡散層９を形
成する際にはｐＭＯＳ領域を、ｐ型ソース、ドレイン拡
散層１０を形成する際にはｎＭＯＳ領域を、フォトレジ
ストで被い、それぞれヒ素イオンと２フッ化ボロン（Ｂ
Ｆ2）イオンを３０ｋｅＶと２０ｋｅＶの加速エネルギ
ーで３×１０15ｃｍ-2注入する。活性化アニールは１０
５０℃の温度で１０秒行う。
リコン基板１上に厚さ３００ｎｍのフィールド酸化膜４
を選択酸化法により形成し、ｐウェル２とｎウェル３を
イオン注入法により形成した後、厚さ５ｎｍのゲート酸
化膜５を介して、厚さ２００ｎｍの多結晶シリコンのゲ
ート電極６を既知の方法により形成する。次に、ゲート
電極６の側面に幅１００ｎｍの酸化膜側壁７をＣＶＤ技
術と異方性エッチング技術を用いて形成し、全面を厚さ
１０ｎｍの酸化膜８で被った後、イオン注入と続く活性
化アニールにより、ｎＭＯＳのｎ型ソース、ドレイン拡
散層９とｐＭＯＳのｐ型ソース、ドレイン拡散層１０を
形成する。ここで、ｎ型ソース、ドレイン拡散層９を形
成する際にはｐＭＯＳ領域を、ｐ型ソース、ドレイン拡
散層１０を形成する際にはｎＭＯＳ領域を、フォトレジ
ストで被い、それぞれヒ素イオンと２フッ化ボロン（Ｂ
Ｆ2）イオンを３０ｋｅＶと２０ｋｅＶの加速エネルギ
ーで３×１０15ｃｍ-2注入する。活性化アニールは１０
５０℃の温度で１０秒行う。
【００６５】次に、図２（ｂ）に示すように、ｐＭＯＳ
領域をフォトレジスト１２で被い、ｎＭＯＳ領域にヒ素
イオンを６０ｋｅＶの加速エネルギーで３×１０14ｃｍ
-2注入することによって、ｎＭＯＳのゲート電極６とソ
ース、ドレイン拡散層９の表層部を非晶質化する。
領域をフォトレジスト１２で被い、ｎＭＯＳ領域にヒ素
イオンを６０ｋｅＶの加速エネルギーで３×１０14ｃｍ
-2注入することによって、ｎＭＯＳのゲート電極６とソ
ース、ドレイン拡散層９の表層部を非晶質化する。
【００６６】次に、図２（ｃ）に示すように、全面にヒ
素イオンを３０ｋｅＶの加速エネルギーで３×１０14ｃ
ｍ-2注入することによって、ｐＭＯＳのゲート電極６と
ソース、ドレイン拡散層１０の表層部を非晶質化する。
素イオンを３０ｋｅＶの加速エネルギーで３×１０14ｃ
ｍ-2注入することによって、ｐＭＯＳのゲート電極６と
ソース、ドレイン拡散層１０の表層部を非晶質化する。
【００６７】次に、ゲート電極６とソース、ドレイン拡
散層９、１０の表面をフッ酸処理により露出させた状態
で、スパッタ法により全面に厚さ３０ｎｍのチタン膜を
被着させ、７００℃の温度で１０秒熱処理を行うことに
よって、チタン膜と、ゲート電極６およびソース、ドレ
イン拡散層９、１０とを反応させて、チタンシリサイド
層１１を形成する。次に、水酸化アンモニウムと過酸化
水素水の混合溶液に浸して、未反応のチタンを除去する
ことにより、図２（ｄ）に示すように、ゲート電極６と
ソース、ドレイン拡散層９、１０上に自己整合的に、厚
さ４５ｎｍのチタンシリサイド層１１を形成する。この
後、８５０℃の温度で３０秒熱処理を行うことによっ
て、相転移を起こさせ、チタンシリサイド層１１の抵抗
率を下げる。
散層９、１０の表面をフッ酸処理により露出させた状態
で、スパッタ法により全面に厚さ３０ｎｍのチタン膜を
被着させ、７００℃の温度で１０秒熱処理を行うことに
よって、チタン膜と、ゲート電極６およびソース、ドレ
イン拡散層９、１０とを反応させて、チタンシリサイド
層１１を形成する。次に、水酸化アンモニウムと過酸化
水素水の混合溶液に浸して、未反応のチタンを除去する
ことにより、図２（ｄ）に示すように、ゲート電極６と
ソース、ドレイン拡散層９、１０上に自己整合的に、厚
さ４５ｎｍのチタンシリサイド層１１を形成する。この
後、８５０℃の温度で３０秒熱処理を行うことによっ
て、相転移を起こさせ、チタンシリサイド層１１の抵抗
率を下げる。
【００６８】［実施の形態３］次に、本発明の第３の実
施の形態について図面を参照して説明する。図３（ａ）
〜図４（ｅ）は、本発明の半導体装置の製造方法の第３
の実施の形態の主要製造工程を工程順に模式的に示した
断面図である。なお、図３及び図４は図面作成の都合で
分図されたものである。
施の形態について図面を参照して説明する。図３（ａ）
〜図４（ｅ）は、本発明の半導体装置の製造方法の第３
の実施の形態の主要製造工程を工程順に模式的に示した
断面図である。なお、図３及び図４は図面作成の都合で
分図されたものである。
【００６９】まず、図３（ａ）に示すように、ｐ型のシ
リコン基板１上に厚さ略２００〜４００ｎｍのフィール
ド酸化膜４を形成し、ｐウェル２とｎウェル３を形成し
た後、厚さ略３〜６ｎｍのゲート酸化膜５を介して、厚
さ略１５０〜２５０ｎｍの多結晶シリコンのゲート電極
６を形成する。次に、ゲート電極６の側面に幅が８０〜
１５０ｎｍの酸化膜側壁７を形成し、全面を厚さ略５〜
１０ｎｍの酸化膜８で被った後、ｐＭＯＳのｐ型ソー
ス、ドレイン拡散層１０を形成するためのイオン注入を
行う。この際、ｎＭＯＳ領域をフォトレジストで被い、
２フッ化ボロン（ＢＦ2）イオンを２０〜５０ｋｅＶの
加速エネルギで２〜５×１０15ｃｍ-2注入する。
リコン基板１上に厚さ略２００〜４００ｎｍのフィール
ド酸化膜４を形成し、ｐウェル２とｎウェル３を形成し
た後、厚さ略３〜６ｎｍのゲート酸化膜５を介して、厚
さ略１５０〜２５０ｎｍの多結晶シリコンのゲート電極
６を形成する。次に、ゲート電極６の側面に幅が８０〜
１５０ｎｍの酸化膜側壁７を形成し、全面を厚さ略５〜
１０ｎｍの酸化膜８で被った後、ｐＭＯＳのｐ型ソー
ス、ドレイン拡散層１０を形成するためのイオン注入を
行う。この際、ｎＭＯＳ領域をフォトレジストで被い、
２フッ化ボロン（ＢＦ2）イオンを２０〜５０ｋｅＶの
加速エネルギで２〜５×１０15ｃｍ-2注入する。
【００７０】次に、図３（ｂ）に示すように、厚さ略１
５０〜２５０ｎｍの多結晶シリコン１３をマスクとして
ｐＭＯＳ領域を被い、ｎＭＯＳのソース、ドレイン拡散
層９を形成するために、ヒ素イオンを２０〜５０ｋｅＶ
の加速エネルギーで２〜５×１０15ｃｍ-2注入し、続け
て活性化アニールを略１０００〜１０５０℃の温度範囲
で１０〜３０秒程行う。
５０〜２５０ｎｍの多結晶シリコン１３をマスクとして
ｐＭＯＳ領域を被い、ｎＭＯＳのソース、ドレイン拡散
層９を形成するために、ヒ素イオンを２０〜５０ｋｅＶ
の加速エネルギーで２〜５×１０15ｃｍ-2注入し、続け
て活性化アニールを略１０００〜１０５０℃の温度範囲
で１０〜３０秒程行う。
【００７１】次に、図３（ｃ）に示すように、多結晶シ
リコン１３をマスクとしてそのまま用い、ｎＭＯＳ領域
にヒ素イオンを４０〜８０ｋｅＶの加速エネルギーで２
〜５×１０14ｃｍ-2注入することによって、ｎＭＯＳの
ゲート電極６とソース、ドレイン拡散層９の表層部を非
晶質化する。
リコン１３をマスクとしてそのまま用い、ｎＭＯＳ領域
にヒ素イオンを４０〜８０ｋｅＶの加速エネルギーで２
〜５×１０14ｃｍ-2注入することによって、ｎＭＯＳの
ゲート電極６とソース、ドレイン拡散層９の表層部を非
晶質化する。
【００７２】次に、多結晶シリコン１３を除去し、図３
（ｄ）に示すように、全面にヒ素イオンを２０〜４０ｋ
ｅＶの加速エネルギーで２〜５×１０14ｃｍ-2注入する
ことによって、ｐＭＯＳのゲート電極６とソース、ドレ
イン拡散層１０の表層部をも非晶質化する。
（ｄ）に示すように、全面にヒ素イオンを２０〜４０ｋ
ｅＶの加速エネルギーで２〜５×１０14ｃｍ-2注入する
ことによって、ｐＭＯＳのゲート電極６とソース、ドレ
イン拡散層１０の表層部をも非晶質化する。
【００７３】次に、ゲート電極６とソース、ドレイン拡
散層９、１０の表面を露出させた状態で、全面に厚さ略
２０〜４０ｎｍのチタン膜を被着させ、略６５０〜７５
０℃の温度範囲で１０〜３０秒熱処理を行うことによっ
て、チタン膜と、ゲート電極６およびソース、ドレイン
拡散層９、１０とを反応させて、チタンシリサイド層を
形成する。次に、未反応のチタンを除去することによ
り、図３（ｄ）に示すように、ゲート電極６とソース、
ドレイン拡散層９、１０上に自己整合的に、厚さ略３０
〜６０ｎｍのチタンシリサイド層１１を形成する。この
後、略８００〜９００℃の温度範囲で１０〜３０秒熱処
理を行うことによって、相転移を起こさせ、チタンシリ
サイド層１１の抵抗率を下げる。
散層９、１０の表面を露出させた状態で、全面に厚さ略
２０〜４０ｎｍのチタン膜を被着させ、略６５０〜７５
０℃の温度範囲で１０〜３０秒熱処理を行うことによっ
て、チタン膜と、ゲート電極６およびソース、ドレイン
拡散層９、１０とを反応させて、チタンシリサイド層を
形成する。次に、未反応のチタンを除去することによ
り、図３（ｄ）に示すように、ゲート電極６とソース、
ドレイン拡散層９、１０上に自己整合的に、厚さ略３０
〜６０ｎｍのチタンシリサイド層１１を形成する。この
後、略８００〜９００℃の温度範囲で１０〜３０秒熱処
理を行うことによって、相転移を起こさせ、チタンシリ
サイド層１１の抵抗率を下げる。
【００７４】前記第１、第２の実施の形態では、ｎＭＯ
Ｓ領域に相対的に高エネルギーで、ｐＭＯＳ領域に相対
的に低エネルギーで、非晶質化のイオン注入を行うため
に、それぞれ２回と１回のフォトリソグラフィ工程を付
加する必要があったが、この実施の形態では、フォトリ
ソグラフィ工程を新たに付加する必要が無いという効果
がある。
Ｓ領域に相対的に高エネルギーで、ｐＭＯＳ領域に相対
的に低エネルギーで、非晶質化のイオン注入を行うため
に、それぞれ２回と１回のフォトリソグラフィ工程を付
加する必要があったが、この実施の形態では、フォトリ
ソグラフィ工程を新たに付加する必要が無いという効果
がある。
【００７５】［実施例３］次に、本発明の第３の実施例
について図面を参照して説明する。図３（ａ）〜図４
（ｅ）は、本発明によるＣＭＯＳの製造方法の第３の実
施例の主要製造工程を工程順に模式的に示した断面図で
ある。
について図面を参照して説明する。図３（ａ）〜図４
（ｅ）は、本発明によるＣＭＯＳの製造方法の第３の実
施例の主要製造工程を工程順に模式的に示した断面図で
ある。
【００７６】まず、図３（ａ）に示すように、ｐ型のシ
リコン基板１上に厚さ３００ｎｍのフィールド酸化膜４
を選択酸化法により形成し、ｐウェル２とｎウェル３を
イオン注入法により形成した後、厚さ５ｎｍのゲート酸
化膜５を介して、厚さ２００ｎｍの多結晶シリコンのゲ
ート電極６を既知の方法により形成する。次に、ゲート
電極６の側面に幅１００ｎｍの酸化膜側壁７をＣＶＤ技
術と異方性エッチング技術を用いて形成し、全面を厚さ
１０ｎｍの酸化膜８で被った後、ｐＭＯＳのｐ型ソー
ス、ドレイン拡散層１０を形成するためのイオン注入を
行う。この際、ｎＭＯＳ領域をフォトレジストで被い、
２フッ化ボロン（ＢＦ2）イオンを２０ｋｅＶの加速エ
ネルギーで３×１０15ｃｍ-2注入する。
リコン基板１上に厚さ３００ｎｍのフィールド酸化膜４
を選択酸化法により形成し、ｐウェル２とｎウェル３を
イオン注入法により形成した後、厚さ５ｎｍのゲート酸
化膜５を介して、厚さ２００ｎｍの多結晶シリコンのゲ
ート電極６を既知の方法により形成する。次に、ゲート
電極６の側面に幅１００ｎｍの酸化膜側壁７をＣＶＤ技
術と異方性エッチング技術を用いて形成し、全面を厚さ
１０ｎｍの酸化膜８で被った後、ｐＭＯＳのｐ型ソー
ス、ドレイン拡散層１０を形成するためのイオン注入を
行う。この際、ｎＭＯＳ領域をフォトレジストで被い、
２フッ化ボロン（ＢＦ2）イオンを２０ｋｅＶの加速エ
ネルギーで３×１０15ｃｍ-2注入する。
【００７７】次に、図３（ｂ）に示すように、厚さ２０
０ｎｍの多結晶シリコン１３をマスクとしてｐＭＯＳ領
域を被い、ｎＭＯＳのソース、ドレイン拡散層９を形成
するために、ヒ素イオンを３０ｋｅＶの加速エネルギー
で３５×１０15ｃｍ-2注入し、続けて活性化アニールを
１０５０℃の温度範囲で１０秒行う。
０ｎｍの多結晶シリコン１３をマスクとしてｐＭＯＳ領
域を被い、ｎＭＯＳのソース、ドレイン拡散層９を形成
するために、ヒ素イオンを３０ｋｅＶの加速エネルギー
で３５×１０15ｃｍ-2注入し、続けて活性化アニールを
１０５０℃の温度範囲で１０秒行う。
【００７８】次に、図３（ｃ）に示すように、多結晶シ
リコン１３をマスクとしてそのまま用い、ｎＭＯＳ領域
にヒ素イオンを６０ｋｅＶの加速エネルギーで３×１０
14ｃｍ-2注入することによって、ｎＭＯＳのゲート電極
６とソース、ドレイン拡散層９の表層部をも非晶質化す
る。
リコン１３をマスクとしてそのまま用い、ｎＭＯＳ領域
にヒ素イオンを６０ｋｅＶの加速エネルギーで３×１０
14ｃｍ-2注入することによって、ｎＭＯＳのゲート電極
６とソース、ドレイン拡散層９の表層部をも非晶質化す
る。
【００７９】次に、多結晶シリコン１３を除去し、図３
（ｄ）に示すように、全面にヒ素イオンを３０ｋｅＶの
加速エネルギーで３×１０14ｃｍ-2注入することによっ
て、ｐＭＯＳのゲート電極６とソース、ドレイン拡散層
１０の表層部を非晶質化する。
（ｄ）に示すように、全面にヒ素イオンを３０ｋｅＶの
加速エネルギーで３×１０14ｃｍ-2注入することによっ
て、ｐＭＯＳのゲート電極６とソース、ドレイン拡散層
１０の表層部を非晶質化する。
【００８０】次に、ゲート電極６とソース、ドレイン拡
散層９、１０の表面をフッ酸処理により露出させた状態
で、スパッタ法により全面に厚さ３０ｎｍのチタン膜を
被着させ、７００℃の温度で１０秒熱処理を行うことに
よって、チタン膜と、ゲート電極６およびソース、ドレ
イン拡散層９、１０とを反応させて、チタンシリサイド
層を形成する。次に、水酸化アンモニウムと過酸化水素
水の混合溶液に浸して、未反応のチタンを除去すること
により、図３（ｄ）に示すように、ゲート電極６とソー
ス、ドレイン拡散層９、１０上に自己整合的に、厚さ４
５ｎｍのチタンシリサイド層１１を形成する。この後、
８５０℃の温度で３０秒熱処理を行うことによって、相
転移を起こさせ、チタンシリサイド層１１の抵抗率を下
げる。
散層９、１０の表面をフッ酸処理により露出させた状態
で、スパッタ法により全面に厚さ３０ｎｍのチタン膜を
被着させ、７００℃の温度で１０秒熱処理を行うことに
よって、チタン膜と、ゲート電極６およびソース、ドレ
イン拡散層９、１０とを反応させて、チタンシリサイド
層を形成する。次に、水酸化アンモニウムと過酸化水素
水の混合溶液に浸して、未反応のチタンを除去すること
により、図３（ｄ）に示すように、ゲート電極６とソー
ス、ドレイン拡散層９、１０上に自己整合的に、厚さ４
５ｎｍのチタンシリサイド層１１を形成する。この後、
８５０℃の温度で３０秒熱処理を行うことによって、相
転移を起こさせ、チタンシリサイド層１１の抵抗率を下
げる。
【００８１】
【発明の効果】以上説明したように、本発明によれば、
ゲート電極とソース、ドレイン拡散層上に、チタンシリ
サイド層を自己整合的に形成するＣＭＯＳにおいて、ｎ
ＭＯＳのチタンシリサイド層の層抵抗を十分に低く抑
え、かつ、ｐＭＯＳの接合リーク電流の増加を抑制する
ことができる、という効果を奏する。
ゲート電極とソース、ドレイン拡散層上に、チタンシリ
サイド層を自己整合的に形成するＣＭＯＳにおいて、ｎ
ＭＯＳのチタンシリサイド層の層抵抗を十分に低く抑
え、かつ、ｐＭＯＳの接合リーク電流の増加を抑制する
ことができる、という効果を奏する。
【００８２】その理由は、本発明においては、ｎＭＯＳ
領域に相対的に高エネルギーで、ｐＭＯＳ領域に相対的
に低エネルギーで、ゲート電極とソース、ドレイン拡散
層の表層部を非晶質化するためのイオン注入を行う、よ
うにしたためである。
領域に相対的に高エネルギーで、ｐＭＯＳ領域に相対的
に低エネルギーで、ゲート電極とソース、ドレイン拡散
層の表層部を非晶質化するためのイオン注入を行う、よ
うにしたためである。
【図１】本発明の半導体装置の製造方法の一実施例を製
造工程順に模式的に示す断面図である。
造工程順に模式的に示す断面図である。
【図２】本発明の半導体装置の製造方法の第２の実施例
を製造工程順に模式的に示す断面図である。
を製造工程順に模式的に示す断面図である。
【図３】本発明の半導体装置の製造方法の第３の実施例
を製造工程順に模式的に示す断面図である。
を製造工程順に模式的に示す断面図である。
【図４】本発明の半導体装置の製造方法の第３の実施例
を製造工程順に模式的に示す断面図である。
を製造工程順に模式的に示す断面図である。
【図５】従来のＣＭＯＳの製造方法の製造工程順に模式
的に示した断面図である。
的に示した断面図である。
【図６】ｐＭＯＳのソース、ドレイン部の不純物濃度の
深さ方向分布を示す図である。
深さ方向分布を示す図である。
【図７】ｐＭＯＳのソース、ドレイン部の不純物濃度の
深さ方向分布を示す図である。
深さ方向分布を示す図である。
１ シリコン基板 ２ ｐウェル ３ ｎウェル ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ゲート電極 ７ 酸化膜側壁 ８ 酸化膜 ９ ｎ型ソース、ドレイン拡散層 １０ ｐ型ソース、ドレイン拡散層 １１ チタンシリサイド層 １２ フォトレジスト １３ 多結晶シリコン
Claims (6)
- 【請求項１】シリコン基板上にｎＭＯＳおよびｐＭＯＳ
を形成する際、 （ａ）イオン注入とこれに続く活性化アニールによっ
て、それぞれのソース、ドレイン拡散層を形成する工程
と、 （ｂ）ｎＭＯＳ領域にのみ相対的に高エネルギーで、ｐ
ＭＯＳ領域にのみ相対的に低エネルギーで、シリコンゲ
ート電極およびソース、ドレイン拡散層の表層部を非晶
質化するためのイオン注入を行う工程と、 （ｃ）前記ゲート電極およびソース、ドレイン拡散層表
面を露出させた状態で、全面に高融点金属膜を被着さ
せ、熱処理によって、前記高融点金属膜と、前記ゲート
電極およびソース、ドレイン拡散層とを反応させ、続い
て前記高融点金属膜の未反応部分を除去することによっ
て、前記ゲート電極および前記ソース、ドレイン拡散層
上に、高融点金属シリサイド層を自己整合的に形成する
工程と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項２】シリコン基板上にｎＭＯＳおよびｐＭＯＳ
を形成する際、 （ａ）イオン注入と続く活性化アニールによって、それ
ぞれのソース、ドレイン拡散層を形成する工程と、 （ｂ）ｎＭＯＳ領域にのみ相対的に高エネルギーで、全
面に相対的に低エネルギーで、シリコンゲート電極およ
びソース、ドレイン拡散層の表層部を非晶質化するため
のイオン注入を行う工程と、 （ｃ）前記ゲート電極およびソース、ドレイン拡散層表
面を露出させた状態で、全面に高融点金属膜を被着さ
せ、熱処理によって、前記高融点金属膜と、前記ゲート
電極およびソース、ドレイン拡散層とを反応させ、続い
て前記高融点金属膜の未反応部分を除去することによっ
て、前記ゲート電極およびソース、ドレイン拡散層上に
高融点金属シリサイド層を自己整合的に形成する工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項３】シリコン基板上にｎＭＯＳおよびｐＭＯＳ
を形成する際、 （ａ）ｐＭＯＳのソース、ドレイン拡散層を形成するた
めのイオン注入を行う工程と、 （ｂ）ソース、ドレインの活性化アニール温度以上の耐
熱性を有するマスク材料でｐＭＯＳ領域を被い、ｎＭＯ
Ｓのソース、ドレイン拡散層を形成するためのイオン注
入を行い、続けて活性化アニールを行う工程と、 （ｃ）前記マスク材料をそのまま用い、ｎＭＯＳ領域に
のみ相対的に高エネルギーで、シリコンゲート電極およ
びソース、ドレイン拡散層の表層部を非晶質化するため
のイオン注入を行う工程と、 （ｄ）前記マスク材料を除去し、全面に相対的に低エネ
ルギーで、シリコンゲート電極およびソース、ドレイン
拡散層の表層部を非晶質化するためのイオン注入を行う
工程と、 （ｅ）前記ゲート電極およびソース、ドレイン拡散層表
面を露出させた状態で、全面に高融点金属膜を被着さ
せ、熱処理によって、前記高融点金属膜と、前記ゲート
電極およびソース、ドレイン拡散層とを反応させ、続い
て前記高融点金属膜の未反応部分を除去することによっ
て、前記ゲート電極およびソース、ドレイン拡散層上に
高融点金属シリサイド層を自己整合的に形成する工程
と、 を含むことを特徴とする半導体装置の製造方法。 - 【請求項４】前記ソース、ドレインの活性化アニール温
度以上の耐熱性を有するマスク材料が、多結晶シリコン
であることを特徴とする請求項３記載の半導体装置の製
造方法。 - 【請求項５】前記ゲート電極およびソース、ドレイン拡
散層の表層部を非晶質化するための不純物がリン、ヒ
素、アンチモンのいずれかであることを特徴とする請求
項１〜４記載の半導体装置の製造方法。 - 【請求項６】前記高融点金属がチタンであることを特徴
とする請求項１〜５のいずれか一に記載の半導体装置の
製造方法。
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|---|---|---|---|
| JP9126277A JP2980057B2 (ja) | 1997-04-30 | 1997-04-30 | 半導体装置の製造方法 |
| US09/067,861 US5908309A (en) | 1997-04-30 | 1998-04-28 | Fabrication method of semiconductor device with CMOS structure |
| KR1019980015377A KR100267131B1 (ko) | 1997-04-30 | 1998-04-29 | Cmos 구조를 갖는 반도체 장치의 제조방법 |
| CN98107883A CN1109360C (zh) | 1997-04-30 | 1998-04-30 | Cmos结构半导体器件的制备方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9126277A JP2980057B2 (ja) | 1997-04-30 | 1997-04-30 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JPH10303316A true JPH10303316A (ja) | 1998-11-13 |
| JP2980057B2 JP2980057B2 (ja) | 1999-11-22 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
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| CN (1) | CN1109360C (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436747B1 (en) | 1999-04-21 | 2002-08-20 | Matsushita Electtric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| JP2003531494A (ja) * | 2000-04-12 | 2003-10-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置の製造方法 |
| JP2007103642A (ja) * | 2005-10-04 | 2007-04-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6235568B1 (en) * | 1999-01-22 | 2001-05-22 | Intel Corporation | Semiconductor device having deposited silicon regions and a method of fabrication |
| US6169005B1 (en) * | 1999-05-26 | 2001-01-02 | Advanced Micro Devices, Inc. | Formation of junctions by diffusion from a doped amorphous silicon film during silicidation |
| US6245608B1 (en) * | 1999-06-14 | 2001-06-12 | Mosel Vitelic Inc. | Ion implantation process for forming contact regions in semiconductor materials |
| JP3307372B2 (ja) * | 1999-07-28 | 2002-07-24 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| US6380040B1 (en) | 1999-08-02 | 2002-04-30 | Advanced Micro Devices, Inc. | Prevention of dopant out-diffusion during silicidation and junction formation |
| US7405112B2 (en) * | 2000-08-25 | 2008-07-29 | Advanced Micro Devices, Inc. | Low contact resistance CMOS circuits and methods for their fabrication |
| US6582995B2 (en) * | 2001-07-11 | 2003-06-24 | Taiwan Semiconductor Manufacturing Co., Ltd. | Method for fabricating a shallow ion implanted microelectronic structure |
| DE10208904B4 (de) * | 2002-02-28 | 2007-03-01 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung unterschiedlicher Silicidbereiche auf verschiedenen Silicium enthaltenden Gebieten in einem Halbleiterelement |
| DE10208728B4 (de) * | 2002-02-28 | 2009-05-07 | Advanced Micro Devices, Inc., Sunnyvale | Ein Verfahren zur Herstellung eines Halbleiterelements mit unterschiedlichen Metallsilizidbereichen |
| AU2002359813A1 (en) * | 2002-03-01 | 2003-09-16 | Advanced Micro Devices, Inc. | A semiconductor device having different metal-semiconductor portions formed in a semiconductor region and a method for fabricating the semiconductor device |
| DE10209059B4 (de) * | 2002-03-01 | 2007-04-05 | Advanced Micro Devices, Inc., Sunnyvale | Ein Halbleiterelement mit unterschiedlichen Metall-Halbleiterbereichen, die auf einem Halbleitergebiet gebildet sind, und Verfahren zur Herstellung des Halbleiterelements |
| DE10214065B4 (de) * | 2002-03-28 | 2006-07-06 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines verbesserten Metallsilizidbereichs in einem Silizium enthaltenden leitenden Gebiet in einer integrierten Schaltung |
| DE10234931A1 (de) * | 2002-07-31 | 2004-02-26 | Advanced Micro Devices, Inc., Sunnyvale | Verfahren zur Herstellung eines Metallsilizidgates in einer standardmässigen MOS-Prozesssequenz |
| US6815235B1 (en) | 2002-11-25 | 2004-11-09 | Advanced Micro Devices, Inc. | Methods of controlling formation of metal silicide regions, and system for performing same |
| CN1314092C (zh) * | 2003-01-02 | 2007-05-02 | 联华电子股份有限公司 | 制作半导体元件的方法 |
| US7122472B2 (en) * | 2004-12-02 | 2006-10-17 | International Business Machines Corporation | Method for forming self-aligned dual fully silicided gates in CMOS devices |
| KR100660909B1 (ko) * | 2006-01-06 | 2006-12-26 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| CN101017848B (zh) * | 2006-02-06 | 2010-08-11 | 中芯国际集成电路制造(上海)有限公司 | 分离的双栅场效应晶体管 |
| CN101017783B (zh) | 2006-02-06 | 2013-06-19 | 中芯国际集成电路制造(上海)有限公司 | 制造分离的双栅场效应晶体管的方法 |
| DE102006040764B4 (de) * | 2006-08-31 | 2010-11-11 | Advanced Micro Devices, Inc., Sunnyvale | Halbleiterbauelement mit einem lokal vorgesehenem Metallsilizidgebiet in Kontaktbereichen und Herstellung desselben |
| JP2009049300A (ja) * | 2007-08-22 | 2009-03-05 | Toshiba Corp | 半導体記憶装置の製造方法 |
| CN101710585B (zh) * | 2009-12-01 | 2011-04-27 | 中国科学院上海微系统与信息技术研究所 | 混合晶向积累型全包围栅cmos场效应晶体管 |
| CN101719498B (zh) * | 2009-12-01 | 2011-09-07 | 中国科学院上海微系统与信息技术研究所 | 混合材料反型模式圆柱体全包围栅cmos场效应晶体管 |
| CN102136455A (zh) * | 2010-01-27 | 2011-07-27 | 中芯国际集成电路制造(上海)有限公司 | 制作互补型金属氧化物半导体器件的方法 |
| CN102915915A (zh) * | 2012-10-08 | 2013-02-06 | 上海华力微电子有限公司 | 一种离子注入附加掩膜的方法 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5273914A (en) * | 1988-10-14 | 1993-12-28 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating a CMOS semiconductor devices |
| US5290712A (en) * | 1989-03-31 | 1994-03-01 | Canon Kabushiki Kaisha | Process for forming crystalline semiconductor film |
| JPH07263684A (ja) * | 1994-03-25 | 1995-10-13 | Mitsubishi Electric Corp | 電界効果トランジスタの製造方法 |
| JP2720827B2 (ja) * | 1994-07-05 | 1998-03-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| JPH08153804A (ja) * | 1994-09-28 | 1996-06-11 | Sony Corp | ゲート電極の形成方法 |
| JPH08264660A (ja) * | 1995-03-24 | 1996-10-11 | Nec Corp | 半導体装置の製造方法 |
-
1997
- 1997-04-30 JP JP9126277A patent/JP2980057B2/ja not_active Expired - Fee Related
-
1998
- 1998-04-28 US US09/067,861 patent/US5908309A/en not_active Expired - Fee Related
- 1998-04-29 KR KR1019980015377A patent/KR100267131B1/ko not_active IP Right Cessation
- 1998-04-30 CN CN98107883A patent/CN1109360C/zh not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6436747B1 (en) | 1999-04-21 | 2002-08-20 | Matsushita Electtric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| JP2003531494A (ja) * | 2000-04-12 | 2003-10-21 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | 半導体装置の製造方法 |
| JP4846167B2 (ja) * | 2000-04-12 | 2011-12-28 | エヌエックスピー ビー ヴィ | 半導体装置の製造方法 |
| JP2007103642A (ja) * | 2005-10-04 | 2007-04-19 | Renesas Technology Corp | 半導体装置およびその製造方法 |
Also Published As
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| CN1109360C (zh) | 2003-05-21 |
| JP2980057B2 (ja) | 1999-11-22 |
| KR100267131B1 (ko) | 2000-10-16 |
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| US5908309A (en) | 1999-06-01 |
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