JPH04263422A - 半導体基板上にドープされたポリサイド層を製造する方法 - Google Patents
半導体基板上にドープされたポリサイド層を製造する方法Info
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- JPH04263422A JPH04263422A JP3298146A JP29814691A JPH04263422A JP H04263422 A JPH04263422 A JP H04263422A JP 3298146 A JP3298146 A JP 3298146A JP 29814691 A JP29814691 A JP 29814691A JP H04263422 A JPH04263422 A JP H04263422A
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- 238000000034 method Methods 0.000 title claims abstract description 44
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 32
- 239000000758 substrate Substances 0.000 title claims abstract description 22
- 239000004065 semiconductor Substances 0.000 title claims abstract description 8
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 48
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 47
- 239000002019 doping agent Substances 0.000 claims abstract description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 31
- 229920005591 polysilicon Polymers 0.000 claims abstract description 31
- 230000008569 process Effects 0.000 claims abstract description 12
- 230000015572 biosynthetic process Effects 0.000 claims abstract description 4
- 229910052751 metal Inorganic materials 0.000 claims description 67
- 239000002184 metal Substances 0.000 claims description 67
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 40
- 229910052710 silicon Inorganic materials 0.000 claims description 40
- 239000010703 silicon Substances 0.000 claims description 40
- 229920002120 photoresistant polymer Polymers 0.000 claims description 35
- 238000002513 implantation Methods 0.000 claims description 24
- 229910052796 boron Inorganic materials 0.000 claims description 22
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 19
- 238000010438 heat treatment Methods 0.000 claims description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- 239000011248 coating agent Substances 0.000 claims description 6
- 238000000576 coating method Methods 0.000 claims description 6
- 239000007943 implant Substances 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 4
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Chemical compound [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- 230000004888 barrier function Effects 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 238000002347 injection Methods 0.000 claims description 2
- 239000007924 injection Substances 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 239000011810 insulating material Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 150000002739 metals Chemical class 0.000 claims 1
- 238000005468 ion implantation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 85
- 238000010586 diagram Methods 0.000 description 17
- 238000006243 chemical reaction Methods 0.000 description 15
- 229910052785 arsenic Inorganic materials 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 150000001638 boron Chemical class 0.000 description 3
- 238000005243 fluidization Methods 0.000 description 3
- 229910008479 TiSi2 Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 2
- 238000005253 cladding Methods 0.000 description 2
- 239000011247 coating layer Substances 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- QYEXBYZXHDUPRC-UHFFFAOYSA-N B#[Ti]#B Chemical compound B#[Ti]#B QYEXBYZXHDUPRC-UHFFFAOYSA-N 0.000 description 1
- 229910033181 TiB2 Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 229910052681 coesite Inorganic materials 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 229910052906 cristobalite Inorganic materials 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
- -1 phosphorus ions Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 229910052682 stishovite Inorganic materials 0.000 description 1
- 229910052905 tridymite Inorganic materials 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
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- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
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- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】本発明は半導体基板上にドープさ
れたポリサイド（Ｐｏｌｙｓｉｄｅ）層を製造する方法
に関する。
れたポリサイド（Ｐｏｌｙｓｉｄｅ）層を製造する方法
に関する。
【０００２】
【従来の技術】高密度集積半導体回路においては、ドー
プされたポリサイド層、すなわち多結晶又は非晶質のド
ープされたシリコン層及びその上に配設された金属珪化
物層からなる合成層が益々重要になって来ている。ドー
プされたポリサイド層は例えばバイポーラ技術分野では
エミッタ、ベース及びコレクタ用の端子構造物としてま
たＣＭＯＳ技術分野ではゲート電極として使用される。
プされたポリサイド層、すなわち多結晶又は非晶質のド
ープされたシリコン層及びその上に配設された金属珪化
物層からなる合成層が益々重要になって来ている。ドー
プされたポリサイド層は例えばバイポーラ技術分野では
エミッタ、ベース及びコレクタ用の端子構造物としてま
たＣＭＯＳ技術分野ではゲート電極として使用される。
【０００３】従来技術においてはドープされたポリサイ
ド層は、特に半導体基板上に配設された多結晶又は非晶
質のドープされたシリコン層上に金属層を施すことによ
り製造される。熱処理によりシリコン層の一部はその上
に配設された金属層と反応して金属珪化物となる。その
際シリコン層の残りの部分はドーパントを失う。ドーパ
ントはシリコンから金属珪化物に還流される。この作用
は特にドーパントとして硼素を使用した場合に顕著であ
る。このドーパントの消耗は、珪化物の形成過程で発生
しまた例えばＴｉＢ２のような安定性の金属−ドーパン
ト化合物を生ぜ しめる金属−ドーパント寄生反応によ
って説明される。
ド層は、特に半導体基板上に配設された多結晶又は非晶
質のドープされたシリコン層上に金属層を施すことによ
り製造される。熱処理によりシリコン層の一部はその上
に配設された金属層と反応して金属珪化物となる。その
際シリコン層の残りの部分はドーパントを失う。ドーパ
ントはシリコンから金属珪化物に還流される。この作用
は特にドーパントとして硼素を使用した場合に顕著であ
る。このドーパントの消耗は、珪化物の形成過程で発生
しまた例えばＴｉＢ２のような安定性の金属−ドーパン
ト化合物を生ぜ しめる金属−ドーパント寄生反応によ
って説明される。
【０００４】ＣＭＯＳ技術分野において日増しに重要性
を増してきているいわゆるサリサイド（Ｓａｌｉｃｉｄ
ｅ）法においては、ドーパントの消耗は極めて否定的で
あることが認められる。サリサイド法とはＭＯＳトラン
ジスタの製造に際してゲート電極とソース／ドレイン領
域とを同時に珪化する方法である。この方法の場合金属
例えばチタンを、すでに構造化されているトランジスタ
領域に全面的に析出させる。適切に熱処理した際、露出
しているシリコン面に、すなわち多珪素又は非晶質シリ
コンからなるゲート電極の表面及びソース／ドレイン領
域の基板表面に珪化物が生じ、これに対して酸化珪素又
は窒化珪素で遮蔽された領域には未反応の金属がそのま
ま残留する。適当なエッチング法を使用することによっ
て金属及び場合によっては反応生成物を金属珪化物に対
して選択的に除去することにより、金属珪化物はゲート
電極及びソース／ドレイン領域上にのみ残留することに
なる。この方法でトランジスタの性能を改善する層抵抗
及び接触抵抗の減少が達成される。サリサイド法につい
ては例えばアルペリン（Ｍ．Ｅ．Ａｌｐｅｒｉｎ）その
他の論文“ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ
．Ｄｅｖｉｃｅｓ”、ＥＤ−３２、１４１（１９８５）
に記載されている。
を増してきているいわゆるサリサイド（Ｓａｌｉｃｉｄ
ｅ）法においては、ドーパントの消耗は極めて否定的で
あることが認められる。サリサイド法とはＭＯＳトラン
ジスタの製造に際してゲート電極とソース／ドレイン領
域とを同時に珪化する方法である。この方法の場合金属
例えばチタンを、すでに構造化されているトランジスタ
領域に全面的に析出させる。適切に熱処理した際、露出
しているシリコン面に、すなわち多珪素又は非晶質シリ
コンからなるゲート電極の表面及びソース／ドレイン領
域の基板表面に珪化物が生じ、これに対して酸化珪素又
は窒化珪素で遮蔽された領域には未反応の金属がそのま
ま残留する。適当なエッチング法を使用することによっ
て金属及び場合によっては反応生成物を金属珪化物に対
して選択的に除去することにより、金属珪化物はゲート
電極及びソース／ドレイン領域上にのみ残留することに
なる。この方法でトランジスタの性能を改善する層抵抗
及び接触抵抗の減少が達成される。サリサイド法につい
ては例えばアルペリン（Ｍ．Ｅ．Ａｌｐｅｒｉｎ）その
他の論文“ＩＥＥＥ Ｔｒａｎｓ．Ｅｌｅｃｔｒｏｎ
．Ｄｅｖｉｃｅｓ”、ＥＤ−３２、１４１（１９８５）
に記載されている。
【０００５】ドーパントの消耗はサリサイド法の場合、
シリコン電極でもソース／ドレイン領域でも生じる。従
ってこれはソース／ドレイン接触抵抗を高め［ミットワ
ルスキー（Ａ．Ｍｉｔｗａｌｓｋｙ）その他の論文“６
ｈ Ｉｎｔ．Ｓｙｍｐ．ｏｎＳｉｌｉｃｏｎ Ｍａ
ｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅ
ｃｈｎ．”、ＥＣＳ．Ｍｏｎｔｒｅａｌ、１９９０年５
月参照］、またゲート電極に空間電荷領域を形成させる
。この作用は飽和ドレイン電流を低下させ、その結果性
能が損なわれることになる。
シリコン電極でもソース／ドレイン領域でも生じる。従
ってこれはソース／ドレイン接触抵抗を高め［ミットワ
ルスキー（Ａ．Ｍｉｔｗａｌｓｋｙ）その他の論文“６
ｈ Ｉｎｔ．Ｓｙｍｐ．ｏｎＳｉｌｉｃｏｎ Ｍａ
ｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ ａｎｄ Ｔｅ
ｃｈｎ．”、ＥＣＳ．Ｍｏｎｔｒｅａｌ、１９９０年５
月参照］、またゲート電極に空間電荷領域を形成させる
。この作用は飽和ドレイン電流を低下させ、その結果性
能が損なわれることになる。
【０００６】硼素が存在する場合ドーパントの消耗は特
に著しいことから、この作用は特に硼素又はＢＦ２ を
ドープされたゲート電極及びソース／ドレイン領域で起
こる［ウォング（Ｃ．Ｙ．Ｗｏｎｇ）その他の論文“Ｔ
ｅｃｈｎ．Ｄｉｇ．ＩＥＤＭ８８”、第２３８〜２４１
頁（１９８８）及びチャップマン（Ｒ．Ａ．Ｃｈａ−ｐ
ｍａｎ）その他の論文“Ｔｅｃｈｎ．Ｄｉｇ．ＩＥＤＭ
８８”、第５２〜５５頁（１９８８）参照］。従っ
てｐ＋ ドープされたポリサイドからなるゲート電極及
びｐチャネルトランジスタは、サリサイド法での処理過
程で特にドーパントを消耗する。
に著しいことから、この作用は特に硼素又はＢＦ２ を
ドープされたゲート電極及びソース／ドレイン領域で起
こる［ウォング（Ｃ．Ｙ．Ｗｏｎｇ）その他の論文“Ｔ
ｅｃｈｎ．Ｄｉｇ．ＩＥＤＭ８８”、第２３８〜２４１
頁（１９８８）及びチャップマン（Ｒ．Ａ．Ｃｈａ−ｐ
ｍａｎ）その他の論文“Ｔｅｃｈｎ．Ｄｉｇ．ＩＥＤＭ
８８”、第５２〜５５頁（１９８８）参照］。従っ
てｐ＋ ドープされたポリサイドからなるゲート電極及
びｐチャネルトランジスタは、サリサイド法での処理過
程で特にドーパントを消耗する。
【０００７】文献によれば例えば温度工程を削減するこ
とにより［ハヤシダ（Ｈ．Ｈａｙ−ａｓｈｉｄａ）その
他の論文：“Ｃｏｎｆ．Ｐｒｏｃ．ＶＬＳＩ Ｓｙｍ
．”、第２９〜３０頁（１９８９）参照］又は珪化物の
厚さを減少させることにより［ダバリ（Ｂ．Ｄａｂａｒ
ｉ）その他の論文：“Ｔｅｃｈｎ．Ｄｉｇ．ＩＥＤＭ８
８”、第５６〜５９頁（１９８８）参照］ドーパントの
消耗を阻止することは公知である。
とにより［ハヤシダ（Ｈ．Ｈａｙ−ａｓｈｉｄａ）その
他の論文：“Ｃｏｎｆ．Ｐｒｏｃ．ＶＬＳＩ Ｓｙｍ
．”、第２９〜３０頁（１９８９）参照］又は珪化物の
厚さを減少させることにより［ダバリ（Ｂ．Ｄａｂａｒ
ｉ）その他の論文：“Ｔｅｃｈｎ．Ｄｉｇ．ＩＥＤＭ８
８”、第５６〜５９頁（１９８８）参照］ドーパントの
消耗を阻止することは公知である。
【０００８】しかし珪化物の厚さを薄くする処置は、こ
れがゲート電極中の導電性並びに珪化物の耐熱性をも悪
化させるという欠点を有する［バーメスタ（Ｒ．Ｂｕｒ
ｍ−ｅｓｔｅｒ）その他の論文：“Ｃｏｎｆ．Ｐｒｏｃ
．ＥＳＤＥＲＣ ８９”、第２３３〜２３６頁、Ｓｐ
ｒｉｎｇｅｒ出版、１９８９、編集：Ｈｅｕｂｅｒｇ−
ｅｒ、Ｒｙｓｓｅｌ、Ｌａｎｇｅ参照］。
れがゲート電極中の導電性並びに珪化物の耐熱性をも悪
化させるという欠点を有する［バーメスタ（Ｒ．Ｂｕｒ
ｍ−ｅｓｔｅｒ）その他の論文：“Ｃｏｎｆ．Ｐｒｏｃ
．ＥＳＤＥＲＣ ８９”、第２３３〜２３６頁、Ｓｐ
ｒｉｎｇｅｒ出版、１９８９、編集：Ｈｅｕｂｅｒｇ−
ｅｒ、Ｒｙｓｓｅｌ、Ｌａｎｇｅ参照］。
【０００９】温度工程の削減はこの方法の実行を著しく
制限することになる。これは特に、この措置によっては
僅かな改善が達成されるに過ぎないことから欠点である
。
制限することになる。これは特に、この措置によっては
僅かな改善が達成されるに過ぎないことから欠点である
。
【００１０】拡散の隔壁として作用する中間層をシリコ
ン層と金属珪化物層との間に装入することによって、ド
ーパントの消耗を抑制することは可能である。しかしこ
の手段は工程の煩雑性を明らかに高めるという欠点を有
しまたサリサイド法の適用をゲート電極に限定する。
ン層と金属珪化物層との間に装入することによって、ド
ーパントの消耗を抑制することは可能である。しかしこ
の手段は工程の煩雑性を明らかに高めるという欠点を有
しまたサリサイド法の適用をゲート電極に限定する。
【００１１】
【発明が解決しようとする課題】従って本発明は、ドー
パントの消耗を回避し、サリサイド法と匹敵し得る、ド
ープされたポリサイド層の製法を提供することを課題と
する。
パントの消耗を回避し、サリサイド法と匹敵し得る、ド
ープされたポリサイド層の製法を提供することを課題と
する。
【００１２】
【課題を解決するための手段】この課題は本発明によれ
ば請求項１に基づく方法によって解決される。
ば請求項１に基づく方法によって解決される。
【００１３】ドーパントの消耗の大半は公知方法におい
ては珪化反応中に生じる。従って本発明方法では珪化反
応後に注入することによってポリサイド層中におけるド
ーパントの最終的な配分を確定させることによりドーパ
ントの消耗を回避する。この措置は、珪化反応を無制限
的に行うことができるという利点を有する。
ては珪化反応中に生じる。従って本発明方法では珪化反
応後に注入することによってポリサイド層中におけるド
ーパントの最終的な配分を確定させることによりドーパ
ントの消耗を回避する。この措置は、珪化反応を無制限
的に行うことができるという利点を有する。
【００１４】金属珪化物層を製造する前にシリコン層に
予めドーピングを施す。この措置は硼素ドーピングを使
用した場合に特に有利である。なぜならこの場合シリコ
ン中に得られる最大ドーピング量はシリコンへの硼素の
可溶性が比較的小さいことにより制限されるからである
。
予めドーピングを施す。この措置は硼素ドーピングを使
用した場合に特に有利である。なぜならこの場合シリコ
ン中に得られる最大ドーピング量はシリコンへの硼素の
可溶性が比較的小さいことにより制限されるからである
。
【００１５】このようにしてｐ＋ ドープされたポリサ
イドゲートを製造する場合に、硼素の注入を分割して行
うことが可能となる。この措置は、熱の負荷を分散し、
それに伴いｐ＋ ドープされたポリサイドゲートの場合
硼素が浸透する危険性は減少するという利点を有する。
イドゲートを製造する場合に、硼素の注入を分割して行
うことが可能となる。この措置は、熱の負荷を分散し、
それに伴いｐ＋ ドープされたポリサイドゲートの場合
硼素が浸透する危険性は減少するという利点を有する。
【００１６】シリコン層を多結晶又は非晶質に析出させ
ることは本発明の枠内にある。
ることは本発明の枠内にある。
【００１７】金属珪化物層を製造するには公知方法すな
わち金属及びシリコンの共スパッタリング、金属珪化物
のＣＶＤ析出及びシリコン層上への金属の析出及び引続
いての熱処理が適している。シリコン層上に金属層を析
出させ引続き熱処理することによって金属珪化物層を製
造することは特に有利である。この反応は金属とシリコ
ンとの間で選択的に進行し、従ってシリコン層の表面で
珪化されてはならない範囲を例えばＳｉＯ２又はＳｉ３
Ｎ４で遮蔽することができる。
わち金属及びシリコンの共スパッタリング、金属珪化物
のＣＶＤ析出及びシリコン層上への金属の析出及び引続
いての熱処理が適している。シリコン層上に金属層を析
出させ引続き熱処理することによって金属珪化物層を製
造することは特に有利である。この反応は金属とシリコ
ンとの間で選択的に進行し、従ってシリコン層の表面で
珪化されてはならない範囲を例えばＳｉＯ２又はＳｉ３
Ｎ４で遮蔽することができる。
【００１８】ＭＯＳトランジスタを製造するサリサイド
法でこの方法を用いることは本発明の枠内にある。ＭＯ
Ｓトランジスタ用のソース及びドレイン領域を珪化反応
後の注入により製造する。珪化反応時に上述したように
サリサイド法でゲート電極並びにソース／ドレイン領域
の表面も珪化される。本発明ではソース／ドレイン領域
の注入は珪化反応後に初めて行うことから、ソース／ド
レイン領域のドーパント消耗も回避される。
法でこの方法を用いることは本発明の枠内にある。ＭＯ
Ｓトランジスタ用のソース及びドレイン領域を珪化反応
後の注入により製造する。珪化反応時に上述したように
サリサイド法でゲート電極並びにソース／ドレイン領域
の表面も珪化される。本発明ではソース／ドレイン領域
の注入は珪化反応後に初めて行うことから、ソース／ド
レイン領域のドーパント消耗も回避される。
【００１９】ｐ＋ ドープされたポリサイドゲートを有
するｎ及びｐチャネルトランジスタを製造するためにこ
の製法をサリサイドＣＭＯＳ全処理工程で使用すること
も本発明の枠内にある。この場合ｎチャネルトランジス
タは埋め込みチャネル装置としてまたｐチャネルトラン
ジスタは表面チャネルＭＯＳＦＥＴとして施される。こ
れはトランジスタの耐久性を著しく高め、従って５ボル
ト用に対して有利に使用することができる。
するｎ及びｐチャネルトランジスタを製造するためにこ
の製法をサリサイドＣＭＯＳ全処理工程で使用すること
も本発明の枠内にある。この場合ｎチャネルトランジス
タは埋め込みチャネル装置としてまたｐチャネルトラン
ジスタは表面チャネルＭＯＳＦＥＴとして施される。こ
れはトランジスタの耐久性を著しく高め、従って５ボル
ト用に対して有利に使用することができる。
【００２０】本発明の他の実施態様は、ｎ＋ ドープさ
れたポリサイドゲートを有するｎチャネルトランジスタ
及びｐ＋ ドープされたポリサイドゲートを有するｐチ
ャネルトランジスタ（いわゆるデュアル・ワーク機能ゲ
ート）を製造するためのサリサイドＣＭＯＳ全処理工程
での使用にある。この場合ｎチャネルトランジスタもま
たｐチャネルトランジスタも表面チャネルＭＯＳＦＥＴ
として製造される。これらは顕著な短チャネル状態を示
す。従ってこの実施態様は、減少された供給電圧で運転
可能の、ゲート長さが短いトランジスタを有するＣＭＯ
Ｓ回路を製造するのに有利に使用することができる。
れたポリサイドゲートを有するｎチャネルトランジスタ
及びｐ＋ ドープされたポリサイドゲートを有するｐチ
ャネルトランジスタ（いわゆるデュアル・ワーク機能ゲ
ート）を製造するためのサリサイドＣＭＯＳ全処理工程
での使用にある。この場合ｎチャネルトランジスタもま
たｐチャネルトランジスタも表面チャネルＭＯＳＦＥＴ
として製造される。これらは顕著な短チャネル状態を示
す。従ってこの実施態様は、減少された供給電圧で運転
可能の、ゲート長さが短いトランジスタを有するＣＭＯ
Ｓ回路を製造するのに有利に使用することができる。
【００２１】本発明の他の実施態様は他の請求項に記載
されている。
されている。
【００２２】
【実施例】次に本発明を実施例及び図面に基づき詳述す
る。
る。
【００２３】例えば単結晶シリコンからなる基板１１（
図１参照）に多珪素層１２を施す。多珪素層１２はドー
ピングされていない。多珪素層１２上に例えばチタン、
タンタル、タングステン、モリブデン、コバルト、ニッ
ケル又は白金からなる金属層１３を施す。多珪素層１２
は例えば１００〜５００ｎｍの厚さを有する。金属層１
３は例えば６００ｎｍの厚さに析出させる。
図１参照）に多珪素層１２を施す。多珪素層１２はドー
ピングされていない。多珪素層１２上に例えばチタン、
タンタル、タングステン、モリブデン、コバルト、ニッ
ケル又は白金からなる金属層１３を施す。多珪素層１２
は例えば１００〜５００ｎｍの厚さを有する。金属層１
３は例えば６００ｎｍの厚さに析出させる。
【００２４】例えば６００〜１０００℃の温度で金属層
１３の金属と多珪素層１２の一部とを反応させることに
より金属珪化物層１３ａを形成させる（図２参照）。多
珪素層１２ａの残留部分は金属珪化物層１３ａと共にポ
リサイド層１４を形成する。
１３の金属と多珪素層１２の一部とを反応させることに
より金属珪化物層１３ａを形成させる（図２参照）。多
珪素層１２ａの残留部分は金属珪化物層１３ａと共にポ
リサイド層１４を形成する。
【００２５】金属及びシリコンを同時にスパッタリング
し、その後珪化物を形成するため熱処理することにより
又はＣＶＤ析出により金属珪化物層１３ａを製造するこ
とは本発明の枠内にある。
し、その後珪化物を形成するため熱処理することにより
又はＣＶＤ析出により金属珪化物層１３ａを製造するこ
とは本発明の枠内にある。
【００２６】ポリサイド層１４を形成した後、図３に符
号１５で示されている注入によりポリサイド層１４のド
ーピングを行う。金属珪化物層１３ａが高温処理で激し
い金属ドーパント反応が予想される金属珪化物からなる
場合（これは例えばＴｉＳｉ２ に対してドーパントと
して硼素を用いる場合が該当する）、注入１５はドーパ
ントイオンが少なくとも金属珪化物層１３ａに対するポ
リサイド層１２ａの接触面にまで達するようなエネルギ
ーで行わなければならない。すなわちこの場合同時に起
こる金属ドーパントの激しい反応により、金属珪化物層
１３ａからドーパントを完全拡散させることは不可能で
ある。
号１５で示されている注入によりポリサイド層１４のド
ーピングを行う。金属珪化物層１３ａが高温処理で激し
い金属ドーパント反応が予想される金属珪化物からなる
場合（これは例えばＴｉＳｉ２ に対してドーパントと
して硼素を用いる場合が該当する）、注入１５はドーパ
ントイオンが少なくとも金属珪化物層１３ａに対するポ
リサイド層１２ａの接触面にまで達するようなエネルギ
ーで行わなければならない。すなわちこの場合同時に起
こる金属ドーパントの激しい反応により、金属珪化物層
１３ａからドーパントを完全拡散させることは不可能で
ある。
【００２７】多珪素層１２を金属層１３の析出の析出前
に又は多珪素層１２ａを金属珪化物層１３ａの製造前に
、予備ドーピングすることは本発明の枠内にある。確か
に珪化反応の際に多珪素層１２ａはドーパントを消耗す
るが、これは次の注入１５により補償される。最終的な
ドーパント分布はポリサイド層１４の形成後における注
入１５によって確定される。
に又は多珪素層１２ａを金属珪化物層１３ａの製造前に
、予備ドーピングすることは本発明の枠内にある。確か
に珪化反応の際に多珪素層１２ａはドーパントを消耗す
るが、これは次の注入１５により補償される。最終的な
ドーパント分布はポリサイド層１４の形成後における注
入１５によって確定される。
【００２８】例えば単結晶シリコンからなる基板２１（
図４参照）内にｐ−ドープされている第１ウェル２２及
びｎドープされている第２ウェル２３を製造する。第１
ウェル２２は例えば硼素でドープされており、例えば５
×１０１６ｃｍ−３のドーパント濃度を有する。第２ウ
ェル２３は例えば燐でドープされており、例えば５×１
０１６ｃｍ−３のドーパント濃度を有する。フィールド
酸化物領域２４により第１ウェル２２中に第１ＭＯＳト
ランジスタを収容する第１領域をまた第２ウェル２３中
に第１ＭＯＳトランジスタに対して相補性の第２ＭＯＳ
トランジスタを収容する第２領域を特定する。フィール
ド酸化物領域は能動トランジスタを分離するために使用
する。 フィールド酸化物領域２４、第１ウェル２２及び第２ウ
ェル２３を例えばＬＯＣＯＳ法で製造する。第１ＭＯＳ
トランジスタをＮＭＯＳトランジスタとしてまた第２Ｍ
ＯＳトランジスタをＰＭＯＳトランジスタとして製造す
る。
図４参照）内にｐ−ドープされている第１ウェル２２及
びｎドープされている第２ウェル２３を製造する。第１
ウェル２２は例えば硼素でドープされており、例えば５
×１０１６ｃｍ−３のドーパント濃度を有する。第２ウ
ェル２３は例えば燐でドープされており、例えば５×１
０１６ｃｍ−３のドーパント濃度を有する。フィールド
酸化物領域２４により第１ウェル２２中に第１ＭＯＳト
ランジスタを収容する第１領域をまた第２ウェル２３中
に第１ＭＯＳトランジスタに対して相補性の第２ＭＯＳ
トランジスタを収容する第２領域を特定する。フィール
ド酸化物領域は能動トランジスタを分離するために使用
する。 フィールド酸化物領域２４、第１ウェル２２及び第２ウ
ェル２３を例えばＬＯＣＯＳ法で製造する。第１ＭＯＳ
トランジスタをＮＭＯＳトランジスタとしてまた第２Ｍ
ＯＳトランジスタをＰＭＯＳトランジスタとして製造す
る。
【００２９】第１ウェル２２及び第２ウェル２３の表面
に公知方法でゲート酸化物層２５を製造する。
に公知方法でゲート酸化物層２５を製造する。
【００３０】全面的に多珪素層２６を析出させる。多珪
素層２６を例えば１００〜５００ｎｍの厚さに製造し、
例えば硼素を注入することによりｐドーピングする。そ
の際注入は１５ｋｅＶのエネルギー及び５×１０１５ｃ
ｍ−２の線量で行う。
素層２６を例えば１００〜５００ｎｍの厚さに製造し、
例えば硼素を注入することによりｐドーピングする。そ
の際注入は１５ｋｅＶのエネルギー及び５×１０１５ｃ
ｍ−２の線量で行う。
【００３１】多珪素層２６上に例えば窒化珪素又は酸化
珪素からなる被覆層２７を析出させる。被覆層２７は例
えば１５０ｎｍの厚さで製造する。
珪素からなる被覆層２７を析出させる。被覆層２７は例
えば１５０ｎｍの厚さで製造する。
【００３２】図示されていない写真技術により被覆層２
７及び多珪素層２６を構造化する。すなわち多珪素層２
６から第１ＭＯＳトランジスタ用の第１ゲート電極２６
ａ及び第２ＭＯＳトランジスタ用の第２ゲート電極２６
ｂを形成する（図５参照）。
７及び多珪素層２６を構造化する。すなわち多珪素層２
６から第１ＭＯＳトランジスタ用の第１ゲート電極２６
ａ及び第２ＭＯＳトランジスタ用の第２ゲート電極２６
ｂを形成する（図５参照）。
【００３３】再酸化工程で第１ゲート電極２６ａ及び第
２ゲート電極２６ｂの側面を薄い側面酸化物２８で覆う
。次いで第１領域のみは被覆しないで残す第１フォトレ
ジストマスク２９を製造する（図５参照）。
２ゲート電極２６ｂの側面を薄い側面酸化物２８で覆う
。次いで第１領域のみは被覆しないで残す第１フォトレ
ジストマスク２９を製造する（図５参照）。
【００３４】ｎドーピング可能のイオン（例えば燐）を
注入することによって第１ＭＯＳトランジスタ用のＬＤ
Ｄソース／ドレイン領域３０を製造する。この場合第１
フォトレジストマスク２９及び第１ゲート電極２６ａは
注入マスクとして作用する。その際燐イオンが第１ゲー
ト電極２６ａに注入されることは被覆層２７ａ及び側面
酸化物２８によって阻止される。第１フォトレジストマ
スク２９の除去後（図示されていない）、第１ゲート電
極２６ａ及び第２ゲート電極２６ｂの側面に例えば酸化
珪素からなる側面被覆３１を製造する。もう１つのフォ
トレジストマスク３２（これもまた第１領域のみは被覆
しないまま残す）を製造した後、砒素を注入することに
より第１ＭＯＳトランジスタ用の高ドープされたソース
／ドレイン領域３３を製造する。側面被覆３１は側面酸
化物２８よりも幅広であることから、高ドープされたソ
ース／ドレイン領域３３の範囲はＬＤＤソース／ドレイ
ン領域３０のそれよりも小さい（図６参照）。
注入することによって第１ＭＯＳトランジスタ用のＬＤ
Ｄソース／ドレイン領域３０を製造する。この場合第１
フォトレジストマスク２９及び第１ゲート電極２６ａは
注入マスクとして作用する。その際燐イオンが第１ゲー
ト電極２６ａに注入されることは被覆層２７ａ及び側面
酸化物２８によって阻止される。第１フォトレジストマ
スク２９の除去後（図示されていない）、第１ゲート電
極２６ａ及び第２ゲート電極２６ｂの側面に例えば酸化
珪素からなる側面被覆３１を製造する。もう１つのフォ
トレジストマスク３２（これもまた第１領域のみは被覆
しないまま残す）を製造した後、砒素を注入することに
より第１ＭＯＳトランジスタ用の高ドープされたソース
／ドレイン領域３３を製造する。側面被覆３１は側面酸
化物２８よりも幅広であることから、高ドープされたソ
ース／ドレイン領域３３の範囲はＬＤＤソース／ドレイ
ン領域３０のそれよりも小さい（図６参照）。
【００３５】この別のフォトレジストマスクを除去した
後、構造化された被覆層２７ａを除去する。この別のレ
ジストマスク３２を除去した後熱処理を施すことにより
ソース／ドレイン領域３０、３３を活性化することがで
き、これは次の珪化に有利に作用する。
後、構造化された被覆層２７ａを除去する。この別のレ
ジストマスク３２を除去した後熱処理を施すことにより
ソース／ドレイン領域３０、３３を活性化することがで
き、これは次の珪化に有利に作用する。
【００３６】第１ゲート電極２６ａ及び第２ゲート電極
２６ｂの表面にまた第１ウェル２２及び第２ウェル２３
の表面に例えばチタンからなる金属層３４０を施し（図
７参照）、引続き例えば６００〜１０００℃で熱処理す
ることにより金属珪化物３４を製造する（図８参照）。 その際第１ゲート電極２６ａ及び第２ゲート電極２６ｂ
内ではドーパントが消耗する。
２６ｂの表面にまた第１ウェル２２及び第２ウェル２３
の表面に例えばチタンからなる金属層３４０を施し（図
７参照）、引続き例えば６００〜１０００℃で熱処理す
ることにより金属珪化物３４を製造する（図８参照）。 その際第１ゲート電極２６ａ及び第２ゲート電極２６ｂ
内ではドーパントが消耗する。
【００３７】第２領域のみは被覆せずに残す第２フォト
レジストマスク３５を注入マスクとして使用して、例え
ば硼素を注入することにより第２ゲート電極２６ｂ内の
ドーパントの消耗を補償する。同時に第２ＭＯＳトラン
ジスタ用のソース／ドレイン領域３６を注入する（図９
参照）。硼素注入は例えば３０ｋｅＶのエネルギー及び
５×１０１５ｃｍ−２の線量で行う。硼素注入は、第２
ゲート電極２６ｂ内における金属珪化物と多珪素との間
の接触面に達するほど十分に深く行わなければならない
。しかし一方でこの硼素注入はあまり深すぎてはならず
、これによりそのソース／ドレイン領域３６は短チャネ
ルトランジスタの要求に適応する。
レジストマスク３５を注入マスクとして使用して、例え
ば硼素を注入することにより第２ゲート電極２６ｂ内の
ドーパントの消耗を補償する。同時に第２ＭＯＳトラン
ジスタ用のソース／ドレイン領域３６を注入する（図９
参照）。硼素注入は例えば３０ｋｅＶのエネルギー及び
５×１０１５ｃｍ−２の線量で行う。硼素注入は、第２
ゲート電極２６ｂ内における金属珪化物と多珪素との間
の接触面に達するほど十分に深く行わなければならない
。しかし一方でこの硼素注入はあまり深すぎてはならず
、これによりそのソース／ドレイン領域３６は短チャネ
ルトランジスタの要求に適応する。
【００３８】第２フォトレジストマスク３５によって第
１ゲート電極２６ａをこの硼素注入から遮蔽する。第１
ゲート電極２６ａの中ではドーパントの消耗は問題とは
ならない。なぜならＮＭＯＳ−ＦＥＴである第１ＭＯＳ
トランジスタでは、ＰＭＯＳ−ＦＥＴである第２ＭＯＳ
トランジスタとは異なりゲート電極２６ａ内にいかなる
空間電荷領域も形成されないからである。
１ゲート電極２６ａをこの硼素注入から遮蔽する。第１
ゲート電極２６ａの中ではドーパントの消耗は問題とは
ならない。なぜならＮＭＯＳ−ＦＥＴである第１ＭＯＳ
トランジスタでは、ＰＭＯＳ−ＦＥＴである第２ＭＯＳ
トランジスタとは異なりゲート電極２６ａ内にいかなる
空間電荷領域も形成されないからである。
【００３９】第２フォトレジストマスク３５を除去した
後、全面的に中間酸化物層３７（図１０参照）を施す。 その後に後から注入されたドーパントを活性化するため
に流化熱処理する。流化熱処理は例えば９００℃で行う
。
後、全面的に中間酸化物層３７（図１０参照）を施す。 その後に後から注入されたドーパントを活性化するため
に流化熱処理する。流化熱処理は例えば９００℃で行う
。
【００４０】例えば短結晶シリコンからなる基板４１中
に例えばｐドープされている第１ウェル４２及び例えば
ｎドープされている第２ウェル４３を製造する。第１ウ
ェルを例えば硼素を用いて５×１０１６ｃｍ−３の濃度
にドープする。第２ウェル４３は燐で５×１０１６ｃｍ
−３のドーパント濃度にドープする。能動トランジスタ
領域を分離するため、フィールド酸化物領域４４を設け
る。フィールド酸化物領域４４及び第１ウェル４２及び
第２ウェル４３は例えばＬＯＣＯＳ技術で製造する（図
１１参照）。
に例えばｐドープされている第１ウェル４２及び例えば
ｎドープされている第２ウェル４３を製造する。第１ウ
ェルを例えば硼素を用いて５×１０１６ｃｍ−３の濃度
にドープする。第２ウェル４３は燐で５×１０１６ｃｍ
−３のドーパント濃度にドープする。能動トランジスタ
領域を分離するため、フィールド酸化物領域４４を設け
る。フィールド酸化物領域４４及び第１ウェル４２及び
第２ウェル４３は例えばＬＯＣＯＳ技術で製造する（図
１１参照）。
【００４１】第１ウェル４２はフィールド酸化物領域４
４で被覆されておらずまた第１ＭＯＳトランジスタを収
容するために特定された第１領域を有する。第２ウェル
４３はフィールド酸化物領域４４で被覆されておらずま
た第２ＭＯＳトランジスタを収容するために特定された
第２領域を有する。第１領域の表面にはＮＭＯＳ−ＦＥ
Ｔである第１ＭＯＳトランジスタ用のチャネル注入部（
図示されていない）を施す。第２領域の表面にはＰＭＯ
Ｓ−ＦＥＴである第２ＭＯＳトランジスタ用のチャネル
注入部（図示されていない）を設ける。
４で被覆されておらずまた第１ＭＯＳトランジスタを収
容するために特定された第１領域を有する。第２ウェル
４３はフィールド酸化物領域４４で被覆されておらずま
た第２ＭＯＳトランジスタを収容するために特定された
第２領域を有する。第１領域の表面にはＮＭＯＳ−ＦＥ
Ｔである第１ＭＯＳトランジスタ用のチャネル注入部（
図示されていない）を施す。第２領域の表面にはＰＭＯ
Ｓ−ＦＥＴである第２ＭＯＳトランジスタ用のチャネル
注入部（図示されていない）を設ける。
【００４２】第１ウェル４２及び第２ウェル４３の露出
表面に公知方法でゲート酸化物層４５を設ける。
表面に公知方法でゲート酸化物層４５を設ける。
【００４３】ドープされていない多珪素層４６を例えば
１００〜５００ｎｍの厚さで全面的に析出させる。
１００〜５００ｎｍの厚さで全面的に析出させる。
【００４４】第２領域のみは被覆せずに残す第１フォト
レジストマスク４７を施した後、多珪素層４６をｐドー
プするため硼素での注入を例えば１５ｋｅＶのエネルギ
ー及び例えば５×１０１５ｃｍ−２の線量で行う。
レジストマスク４７を施した後、多珪素層４６をｐドー
プするため硼素での注入を例えば１５ｋｅＶのエネルギ
ー及び例えば５×１０１５ｃｍ−２の線量で行う。
【００４５】第１フォトレジストマスク４７を除去し、
写真技術を実施した後、多珪素層４６を構造化すること
によって第１ゲート電極４６ａ及び第２ゲート電極４６
ｂを製造する。第１ゲート電極４６ａは第１ＭＯＳトラ
ンジスタの領域に配設され、製造に応じてドープされて
いない多珪素からなる（図１２参照）。第２ゲート電極
４６ｂは第２ＭＯＳトランジスタの領域内にありまた製
造に応じてｐ＋ ドープされた多珪素からなる。
写真技術を実施した後、多珪素層４６を構造化すること
によって第１ゲート電極４６ａ及び第２ゲート電極４６
ｂを製造する。第１ゲート電極４６ａは第１ＭＯＳトラ
ンジスタの領域に配設され、製造に応じてドープされて
いない多珪素からなる（図１２参照）。第２ゲート電極
４６ｂは第２ＭＯＳトランジスタの領域内にありまた製
造に応じてｐ＋ ドープされた多珪素からなる。
【００４６】再酸化により第１ゲート電極４６ａ及び第
２ゲート電極４６ｂの側面に薄い側面酸化物４８を製造
する。第１領域のみは被覆することなく残す第２フォト
レジストマスク４９を形成した後、燐を注入することに
より第１ＭＯＳトランジスタ用のＬＤＤソース／ドレイ
ン領域５０を作る（図１２参照）。この注入は例えばエ
ネルギー６０ｋｅＶ、線量３×１０１３ｃｍ−２のパラ
メータで行う。
２ゲート電極４６ｂの側面に薄い側面酸化物４８を製造
する。第１領域のみは被覆することなく残す第２フォト
レジストマスク４９を形成した後、燐を注入することに
より第１ＭＯＳトランジスタ用のＬＤＤソース／ドレイ
ン領域５０を作る（図１２参照）。この注入は例えばエ
ネルギー６０ｋｅＶ、線量３×１０１３ｃｍ−２のパラ
メータで行う。
【００４７】第２フォトレジストマスク４９（図示せず
）を除去した後、第１ゲート電極４６ａ及び第２ゲート
電極４６ｂの側面に例えば酸化珪素又は窒化珪素からな
る側面被覆５１を作る（図１３参照）。
）を除去した後、第１ゲート電極４６ａ及び第２ゲート
電極４６ｂの側面に例えば酸化珪素又は窒化珪素からな
る側面被覆５１を作る（図１３参照）。
【００４８】同様に第１領域のみは被覆せずに残す別の
フォトレジストマスク５２を形成した後、砒素を注入す
ることにより第１ＭＯＳトランジスタ用の高ドープされ
たソース／ドレイン領域５３を作る。砒素の注入に際し
て第１ゲート電極４６ａはｎ＋ ドープされる（図１３
参照）。側面被覆５１の広がりは側面酸化物４８のそれ
よりも大きいことから、高ドープされたソース／ドレイ
ン領域５３はＬＤＤソース／ドレイン領域５０とは異な
る広がりを有する。砒素の注入は例えばエネルギー５０
ｋｅＶ、線量５×１０１５ｃｍ−２のパラメータで行う
。
フォトレジストマスク５２を形成した後、砒素を注入す
ることにより第１ＭＯＳトランジスタ用の高ドープされ
たソース／ドレイン領域５３を作る。砒素の注入に際し
て第１ゲート電極４６ａはｎ＋ ドープされる（図１３
参照）。側面被覆５１の広がりは側面酸化物４８のそれ
よりも大きいことから、高ドープされたソース／ドレイ
ン領域５３はＬＤＤソース／ドレイン領域５０とは異な
る広がりを有する。砒素の注入は例えばエネルギー５０
ｋｅＶ、線量５×１０１５ｃｍ−２のパラメータで行う
。
【００４９】次いでこの別のフォトレジストマスク５２
を除去する。その後第１ＭＯＳトランジスタのソース／
ドレイン領域を熱処理により活性化することは本発明の
枠内にある。これにより次の珪化処理は改善される。
を除去する。その後第１ＭＯＳトランジスタのソース／
ドレイン領域を熱処理により活性化することは本発明の
枠内にある。これにより次の珪化処理は改善される。
【００５０】次いで例えばチタンからなる金属層５４０
を全面的に施す（図１４参照）。例えば６００〜１００
０℃で熱処理することにより選択的に第１ウェル４２及
び第２ウェル４３の露出するシリコン表面に並びに多珪
素からなる第１ゲート電極４６ａ及び第２ゲート電極４
６ｂの表面に、例えばＴｉＳｉ２ の金属珪化物５４を
作る（図１５参照）。この珪化反応に際して、チタンと
硼素との間で金属−ドーパント反応が生じることにより
第２ゲート電極４６ｂ内ではドーパントが消耗する。一
方第１ゲート電極４６ａでは砒素とチタンとの間にこの
種の金属−ドーパント反応が目立った規模で生じること
はなく、従ってここではドーパント消耗について言及す
ることはない。
を全面的に施す（図１４参照）。例えば６００〜１００
０℃で熱処理することにより選択的に第１ウェル４２及
び第２ウェル４３の露出するシリコン表面に並びに多珪
素からなる第１ゲート電極４６ａ及び第２ゲート電極４
６ｂの表面に、例えばＴｉＳｉ２ の金属珪化物５４を
作る（図１５参照）。この珪化反応に際して、チタンと
硼素との間で金属−ドーパント反応が生じることにより
第２ゲート電極４６ｂ内ではドーパントが消耗する。一
方第１ゲート電極４６ａでは砒素とチタンとの間にこの
種の金属−ドーパント反応が目立った規模で生じること
はなく、従ってここではドーパント消耗について言及す
ることはない。
【００５１】第２領域のみは被覆しないで残す第３フォ
トレジストマスク５５を施した後砒素を注入して、第２
ゲート電極４６ｂ内でのドーパント消耗を補償する（図
１６参照）。砒素を注入する際同時に第２ＭＯＳトラン
ジスタ用のソース／ドレイン領域５６を製造する。砒素
の注入は例えばエネルギー３０ｋｅＶ、線量５×１０１
５ｃｍ−２のパラメータで行う。
トレジストマスク５５を施した後砒素を注入して、第２
ゲート電極４６ｂ内でのドーパント消耗を補償する（図
１６参照）。砒素を注入する際同時に第２ＭＯＳトラン
ジスタ用のソース／ドレイン領域５６を製造する。砒素
の注入は例えばエネルギー３０ｋｅＶ、線量５×１０１
５ｃｍ−２のパラメータで行う。
【００５２】硼素での注入に際しては、このドーパント
が第２電極４６ｂにおいて少なくとも金属珪化物５４と
多珪素との接触面にまで達するように注意すべきである
。すなわち金属−ドーパントの激しい反応により、後に
硼素を金属珪化物５４から多珪素に拡散させることは不
可能である。この硼素の注入は、ソース／ドレイン領域
５６が第２ＭＯＳトランジスタの要求を満足するように
実施しなければならない（図１６参照）。
が第２電極４６ｂにおいて少なくとも金属珪化物５４と
多珪素との接触面にまで達するように注意すべきである
。すなわち金属−ドーパントの激しい反応により、後に
硼素を金属珪化物５４から多珪素に拡散させることは不
可能である。この硼素の注入は、ソース／ドレイン領域
５６が第２ＭＯＳトランジスタの要求を満足するように
実施しなければならない（図１６参照）。
【００５３】第３フォトレジストマスク５５を除去した
後、中間酸化物層５７を全面的に施し（図１７参照）、
この構造物を例えば９００℃で流化熱処理する。流化熱
処理に際して第２ＭＯＳトランジスタのソース／ドレイ
ン領域５６が活性化する。まだ行われていない場合には
第１ＭＯＳトランジスタの高ドープされたソース／ドレ
イン領域５３及びＬＤＤソース／ドレイン領域５０をこ
の工程で同時に活性化する。この製造工程は公知のよう
に接触孔のエッチング及び金属化で完了する。
後、中間酸化物層５７を全面的に施し（図１７参照）、
この構造物を例えば９００℃で流化熱処理する。流化熱
処理に際して第２ＭＯＳトランジスタのソース／ドレイ
ン領域５６が活性化する。まだ行われていない場合には
第１ＭＯＳトランジスタの高ドープされたソース／ドレ
イン領域５３及びＬＤＤソース／ドレイン領域５０をこ
の工程で同時に活性化する。この製造工程は公知のよう
に接触孔のエッチング及び金属化で完了する。
【図１】ドープされたポリサイド層を製造する第１処理
を示す略示図。
を示す略示図。
【図２】ドープされたポリサイド層を製造する第２処理
を示す略示図。
を示す略示図。
【図３】ドープされたポリサイド層を製造する第３処理
を示す略示図。
を示す略示図。
【図４】ｐ＋ ゲートサリサイドＣＭＯＳを製造する第
１工程を示す略示図。
１工程を示す略示図。
【図５】ｐ＋ ゲートサリサイドＣＭＯＳを製造する第
２工程を示す略示図。
２工程を示す略示図。
【図６】ｐ＋ ゲートサリサイドＣＭＯＳを製造する第
３工程を示す略示図。
３工程を示す略示図。
【図７】ｐ＋ ゲートサリサイドＣＭＯＳを製造する第
４工程を示す略示図。
４工程を示す略示図。
【図８】ｐ＋ ゲートサリサイドＣＭＯＳを製造する第
５工程を示す略示図。
５工程を示す略示図。
【図９】ｐ＋ ゲートサリサイドＣＭＯＳを製造する第
６工程を示す略示図。
６工程を示す略示図。
【図１０】ｐ＋ ゲートサリサイドＣＭＯＳを製造する
第７工程を示す略示図。
第７工程を示す略示図。
【図１１】ｎ＋ ／ｐ＋ ゲートサリサイドＣＭＯＳを
製造する第１工程を示す略示図。
製造する第１工程を示す略示図。
【図１２】ｎ＋ ／ｐ＋ ゲートサリサイドＣＭＯＳを
製造する第２工程を示す略示図。
製造する第２工程を示す略示図。
【図１３】ｎ＋ ／ｐ＋ ゲートサリサイドＣＭＯＳを
製造する第３工程を示す略示図。
製造する第３工程を示す略示図。
【図１４】ｎ＋ ／ｐ＋ ゲートサリサイドＣＭＯＳを
製造する第４工程を示す略示図。
製造する第４工程を示す略示図。
【図１５】ｎ＋ ／ｐ＋ ゲートサリサイドＣＭＯＳを
製造する第５工程を示す略示図。
製造する第５工程を示す略示図。
【図１６】ｎ＋ ／ｐ＋ ゲートサリサイドＣＭＯＳを
製造する第６工程を示す略示図。
製造する第６工程を示す略示図。
【図１７】ｎ＋ ／ｐ＋ ゲートサリサイドＣＭＯＳを
製造する第７工程を示す略示図。
製造する第７工程を示す略示図。
１１ 基板
１２ シリコン層
１３ 金属層
１３ａ 金属珪化物層
１４ ポリサイド層
１５ 注入
２１ 基板
２２ 第１ウェル
２３ 第２ウェル
２４ フィールド酸化物領域
２５ 絶縁層
２６ シリコン層
２６ａ 第１ゲート電極
２６ｂ 第２ゲート電極
２７ 被覆層
２８ 側面酸化物
２９ フォトレジストマスク
３０ ソース／ドレイン領域
３１ 側面被覆
３２ フォトレジストマスク
３３ ソース／ドレイン領域
３４ 金属珪化物層
３５ フォトレジストマスク
３６ ソース／ドレイン領域
３７ 中間酸化物層
４１ 基板
４２ 第１ウェル
４３ 第２ウェル
４４ フィールド酸化物領域
４５ 絶縁層
４６ シリコン層
４６ａ 第１ゲート電極
４６ｂ 第２ゲート電極
４７ フォトレジストマスク
４８ 側面酸化物
４９ フォトレジストマスク
５０ ソース／ドレイン領域
５１ 側面被覆
５２ フォトレジストマスク
５３ ソース／ドレイン領域
５４ 金属珪化物層
５５ フォトレジストマスク
５６ ソース／ドレイン領域
５７ 中間酸化物層
３４０、５４０ 金属層
Claims (13)
- 【請求項１】 ａ） 半導体基板（１１）上に単結
晶ではないシリコン層（１２、１２ａ）を製造し、ｂ）
シリコン層（１２、１２ａ）を予備ドーピングし、 ｃ） シリコン層（１２、１２ａ）上に金属珪化物層
（１３ａ）を製造し、こうしてシリコン及び金属珪化物
からなるポリサイド層（１４）を形成し、ｄ） ポリ
サイド層（１４）をその形成後注入（１５）によりドー
パント濃度の最終値にドーピングする各工程により半導
体基板上にドープされたポリサイド層を製造する方法。 - 【請求項２】 シリコン層（１２、１２ａ）を多珪素
層として製造することを特徴とする請求項１記載の方法
。 - 【請求項３】 金属珪化物層（１３ａ）が、チタン、
タンタル、タングステン、モリブデン、コバルト、ニッ
ケル及び白金の金属中の少なくとも１つの珪化物を含む
ことを特徴とする請求項１又は２記載の方法。 - 【請求項４】 ａ） シリコン層（１２）上に金属
層（１３）を析出させ、 ｂ） 熱処理によりシリコン層の一部をその上に配設
された金属層（１３）と反応させることにより金属珪化
物層（１３ａ）に変える 各工程を有することを特徴とする請求項１ないし３の１
つに記載の方法。 - 【請求項５】 ａ） 半導体基板としてシリコンか
らなる基板（２１、４１）を使用し、その表面に、熱処
理に際して金属層（３４０、５４０）と反応して金属珪
化物を生じることのない物質からなる遮蔽構造物（２４
、３１、４４、５１）を配設し、 ｂ） 金属層（３４０、５４０）を析出させる前にシ
リコン層（２６、４６）を構造化し、 ｃ） 金属層（３４０、５４０）をシリコン層（２６
、４６）、遮蔽構造物（２４、３１、４４、５１）及び
基板（２１、４１）の露出領域の表面に全面的に析出さ
せ、熱処理によりシリコン層（２６、４６）及び基板（
２１、４１）の露出領域の表面に金属珪化物を形成し、
一方遮弊構造物（２４、３１、４４、５１）上には未反
応の金属を残存させる 各工程を有することを特徴とする請求項４記載の方法。 - 【請求項６】 ａ） 少なくともシリコン層（２６
、４６）の領域内で基板（２１、４１）とシリコン層（
２６、４６）との間に、この領域でシリコン層（２６、
４６）と共有する側面を有するように構造化されている
絶縁層（２５、４５）を製造し、 ｂ） 金属層（３４０、５４０）を析出させる前にこ
の側面に、熱処理に際して金属層（３４０、５４０）と
反応して金属珪化物を生じることのない絶縁物質からな
る側面被覆（３１、５１）を製造する 各工程を有することを特徴とする請求項５記載の方法。 - 【請求項７】 遮弊構造物（２４、４４）及び側面被
覆（３１、５１）が酸化珪素及び窒化珪素の１つを含ん
でいることを特徴とする請求項６記載の方法。 - 【請求項８】 構造化され絶縁層（２５、４５）上に
配設されているシリコン層（２６、４６）の少なくとも
一部がゲート電極（２６ｂ、４６ｂ）を、またその下に
配設されている絶縁層（２５、４５）がＭＯＳトランジ
スタ用のゲート誘電体を形成し、ポリサイド層（２６ｂ
、３４、４６ｂ、５４）をドーピングするための注入処
理によりＭＯＳトランジスタ用のソース及びドレイン領
域（３６、５６）を基板内に形成することを特徴とする
請求項６又は７記載の方法。 - 【請求項９】 ａ） 基板（２１）内に第１電導型
の第１ウェル（２２）及び第１導電型とは逆の第２導電
型の第２ウェル（２３）を製造し、 ｂ） フィールド酸化物領域（２４）を用いて、第１
ウェル（２２）中に第１ＭＯＳトランジスタを収容する
第１領域を、また第２ウェル（２３）中に第１ＭＯＳト
ランジスタに対して相補性の第２ＭＯＳトランジスタを
収容する第２領域を特定し、 ｃ） 第１領域及び第２領域の表面にゲート酸化物層
（２５）を製造した後、第１導電型によりドープされた
多珪素層（２６）及び更にその上に、酸化珪素及び窒化
珪素の少なくとも１つを含む被覆層（２７）を全面的に
施し、 ｄ） 第１ＭＯＳトランジスタ用の第１ゲート電極（
２６ａ）及び第２ＭＯＳトランジスタ用の第２ゲート電
極（２６ｂ）を多珪素層（２６）の構造化により形成し
た後及び第１ゲート電極（２６ａ）及び第２ゲート電極
（２６ｂ）の側面に側面被覆（３１）を形成した後、第
１領域のみは被覆せずに残す第１フォトレジストマスク
（２９）を施し、 ｅ） 第１ゲート電極（２６ａ）及び注入マスクとし
ての第１フォトレジストマスク（２９）を使用して第２
導電型によりドーピング可能のイオンを注入することに
より第１ＭＯＳトランジスタ用の第１ソース及びドレイ
ン領域（３３）を形成した後、第１フォトレジストマス
ク（２９）を除去し、 ｆ） 被覆層（２７）を除去した後、金属層（３４０
）を全面的に施し、金属珪化物を形成するために熱処理
を行い、 ｇ） 第２領域のみは被覆せずに残す第２フォトレジ
ストマスク（３５）を注入マスクとして使用して、第２
ゲート電極（２６ｂ）内のドーパント濃度の最終値を調
整するためにまた第２ＭＯＳトランジスタ用の第２ソー
ス／ドレイン領域（３６）を形成するために、注入処理
を第１導電型によりドーピング可能のイオンを用いて行
い、 ｈ） 第２フォトレジストマスク（３５）を除去した
後、中間酸化物層（３７）を全面的に施す各工程を有す
ることを特徴とする請求項８記載の方法。 - 【請求項１０】 ａ） 基板（４１）内に第１導電
型の第１ウェル（４２）及び第１導電型とは逆の第２導
電型の第２ウェル（４３）を製造し、 ｂ） フィールド酸化物領域（４４）により第１ウェ
ル中に第１ＭＯＳトランジスタを収容する第１領域を、
また第２ウェル（４３）中に第１ＭＯＳトランジスタに
対して相補性の第２ＭＯＳトランジスタを収容する第２
領域を特定し、 ｃ） 第１領域及び第２領域の表面にゲート酸化物層
（４５）を製造した後、多珪素層（４６）を全面的に施
し、第２領域のみは被覆せずに残す第１フォトレジスト
マスク（４７）を注入マスクとして使用して第２領域内
に第１導電型を注入することにより先の多珪素層をドー
プし、 ｄ） 第１フォトレジストマスク（４７）を除去し、
第１ＭＯＳトランジスタ用の第１ゲート電極（４６ａ）
及び第２ＭＯＳトランジスタ用の第２ゲート電極（４６
ｂ）を多珪素層（４６）の構造化によって形成した後及
び第１ゲート電極（４６ａ）及び第２ゲート電極（４６
ｂ）の側面に側面被覆（５１）を形成した後、第１領域
のみを被覆せずに残す第２フォトレジストマスク（４９
）を施し、 ｅ） 第１ＭＯＳトランジスタ用のソース及びドレイ
ン領域（５３）を形成しまた注入マスクとして第２フォ
トレジストマスク（４９）を使用して第２導電型により
ドーピング可能のイオンを注入することにより第１ゲー
ト電極（４６ａ）をドープした後、第２フォトレジスト
マスク（４９）を除去し、 ｆ） 金属層（５４０）を全面的に塗布した後、金属
珪化物を形成するため熱処理を行い、 ｇ） 第２領域のみを被覆せずに残す第３フォトレジ
ストマスク（５５）を注入マスクとして使用して、第２
ゲート電極（４６ｂ）のドーパント濃度を最終値に調整
するためにまた第２ＭＯＳトランジスタ用の第２ソース
及びドレイン領域（５６）を形成するために第１導電型
によりドーピング可能のイオンを注入し、ｈ） 第３
フォトレジストマスク（５５）を除去した後、中間酸化
物層（５７）を全面的に施す各工程を有することを特徴
とする請求項８記載の方法。 - 【請求項１１】 ソース及びドレイン領域（３０、３
３、５０、５３）の注入を２工程でＬＤＤプロフィルで
行うことを特徴とする請求項９又は１０記載の方法。 - 【請求項１２】 側面被覆（５１）を施す前に、第２
領域のみは被覆せずに残すもう１つのフォトレジストマ
スクを注入マスクとして使用して、第１導電型によりド
ーピング可能のイオンで注入することにより、第２ソー
ス及びドレイン領域のＬＤＤ注入物を製造することを特
徴とする請求項９ないし１１の１つに記載の方法。 - 【請求項１３】 第１導電型によりドープされた領域
を硼素及びＢＦ２ ドーパントの一方でドープすること
を特徴とする請求項９ないし１２の１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AT90120324.0 | 1990-10-23 | ||
| EP90120324A EP0482232B1 (de) | 1990-10-23 | 1990-10-23 | Verfahren zur Herstellung einer dotierten Polyzidschicht auf einem Halbleitersubstrat |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04263422A true JPH04263422A (ja) | 1992-09-18 |
| JP3153587B2 JP3153587B2 (ja) | 2001-04-09 |
Family
ID=8204644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29814691A Expired - Lifetime JP3153587B2 (ja) | 1990-10-23 | 1991-10-18 | 半導体基板上にドープされたポリサイド層を製造する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5190888A (ja) |
| EP (1) | EP0482232B1 (ja) |
| JP (1) | JP3153587B2 (ja) |
| KR (1) | KR100241170B1 (ja) |
| AT (1) | ATE139058T1 (ja) |
| DE (1) | DE59010362D1 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08264660A (ja) * | 1995-03-24 | 1996-10-11 | Nec Corp | 半導体装置の製造方法 |
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|---|---|---|---|---|
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| KR100365937B1 (ko) * | 1995-12-29 | 2003-03-03 | 주식회사 하이닉스반도체 | 구리금속배선형성방법 |
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Also Published As
| Publication number | Publication date |
|---|---|
| JP3153587B2 (ja) | 2001-04-09 |
| DE59010362D1 (de) | 1996-07-11 |
| KR920008842A (ko) | 1992-05-28 |
| US5190888A (en) | 1993-03-02 |
| ATE139058T1 (de) | 1996-06-15 |
| EP0482232A1 (de) | 1992-04-29 |
| KR100241170B1 (ko) | 2000-03-02 |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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|
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