JP2002184716A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JP2002184716A JP2002184716A JP2000375582A JP2000375582A JP2002184716A JP 2002184716 A JP2002184716 A JP 2002184716A JP 2000375582 A JP2000375582 A JP 2000375582A JP 2000375582 A JP2000375582 A JP 2000375582A JP 2002184716 A JP2002184716 A JP 2002184716A
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- oxide film
- silicon oxide
- silicon
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 29
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims abstract description 30
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 30
- 229910052814 silicon oxide Inorganic materials 0.000 claims abstract description 30
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 27
- 238000000034 method Methods 0.000 claims abstract description 22
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 20
- 229910052710 silicon Inorganic materials 0.000 claims description 20
- 239000010703 silicon Substances 0.000 claims description 20
- 239000000356 contaminant Substances 0.000 claims description 5
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 4
- 238000007254 oxidation reaction Methods 0.000 claims description 4
- 230000015556 catabolic process Effects 0.000 abstract description 2
- 238000006731 degradation reaction Methods 0.000 abstract 1
- 230000001590 oxidative effect Effects 0.000 abstract 1
- 239000000758 substrate Substances 0.000 description 15
- 238000011109 contamination Methods 0.000 description 7
- 150000002500 ions Chemical class 0.000 description 7
- 239000002184 metal Substances 0.000 description 7
- 229910052751 metal Inorganic materials 0.000 description 7
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 6
- 238000006243 chemical reaction Methods 0.000 description 6
- 238000010438 heat treatment Methods 0.000 description 6
- -1 boron ions Chemical class 0.000 description 5
- 238000000151 deposition Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000002844 melting Methods 0.000 description 3
- 239000000243 solution Substances 0.000 description 3
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 230000003213 activating effect Effects 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000008021 deposition Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000008018 melting Effects 0.000 description 2
- 239000012299 nitrogen atmosphere Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910019001 CoSi Inorganic materials 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- 229910005883 NiSi Inorganic materials 0.000 description 1
- USRIHIHAXNLFGX-UHFFFAOYSA-L [B+2].[F-].[F-] Chemical compound [B+2].[F-].[F-] USRIHIHAXNLFGX-UHFFFAOYSA-L 0.000 description 1
- XKRFYHLGVUSROY-UHFFFAOYSA-N argon Substances [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000008034 disappearance Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910052735 hafnium Inorganic materials 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000011261 inert gas Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 239000011259 mixed solution Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910052758 niobium Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 239000003870 refractory metal Substances 0.000 description 1
- 238000003746 solid phase reaction Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000000992 sputter etching Methods 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 229910052720 vanadium Inorganic materials 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
- H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
- H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Crystallography & Structural Chemistry (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Formation Of Insulating Films (AREA)
Abstract
て、シリサイド膜のシート抵抗が高くなることにより生
じるトランジスタ特性の劣化を防止する半導体装置及び
半導体装置の製造方法を提供するものである。 【解決手段】 上記課題を解決するために、本発明は、
シリサイド膜形成前に生じる汚染層とダメージ層を熱酸
化法によりシリコン酸化膜中に取り込み、除去すること
により汚染層とダメージ層を除去することを特徴とする
半導体装置及び半導体装置の製造方法である。
Description
の製造方法において、特にシリコン層の表面に金属シリ
サイド層が形成されたゲート電極及びソース/ドレイン
領域を有する半導体装置及びその製造方法に関するもの
である。
つれ、基板上に形成するMOSFET(MOS型電界効
果トランジスタ)の加工寸法が縮小されてきた。加工寸
法がサブミクロンレベルになると、MOSFETのゲー
ト電極及びソース/ドレインの寄生抵抗がMOS型集積
回路の高速化の障害となっている。かかる寄生抵抗低減
のため、高融点金属を蒸着し、熱反応により、ゲート電
極、ソース/ドレイン上に自己整合的に低抵抗金属珪素
化物を生成させる方法(サリサイド法)が開発されてい
る。この技術を用いれば、拡散層の抵抗は、従来の50
〜100Ω/□から2〜3Ω/□と一桁以上もシート抵
抗を下げることができるため、デバイスの動作性能に及
ぼす影響を無視することができることとなる。これま
で、このサリサイドを形成するメタル材料としてシリサ
イド化の特性や低効率が低いという理由等からTiが検
討され、その一部はプロセッサ等ですでに実用化されて
いる。
243号記載のサリサイド法によるMOSFETの製造
工程の一部を図4を参照にして説明する。まず、図4
(a)に示されたように、半導体基板201の表面上に
素子分離領域202を形成し、半導体基板201の表面
部分にホウ素をイオン注入し、熱処理を行いイオンを活
性化し、Pウエル203を形成する。
4を形成し、化学的気相成長(CVD)法により表面全
体に不純物を含んでいない多結晶シリコン膜を堆積させ
る。そして、写真蝕刻法及び反応性イオンエッチング
(RIE)法により、多結晶シリコン膜をパターニング
し、ゲート電極205を形成する。
VD法により全面にシリコン酸化膜を形成し、C、Fを
含むイオンによりシリコン酸化膜を異方性エッチングす
ることで、ゲート電極205の側面にゲート側壁膜20
6を形成する。このエッチングが終了するときに、ゲー
ト電極205の表面及び半導体基板201の表面はプラ
ズマにさらされるので、フロロカーボンによる汚染層2
07とSiCを含むダメージ層208が形成される。こ
の汚染層207及びダメージ層208は、シリサイド層
211(図4(d)参照)の高抵抗化の原因となる。
206をマスクとして、半導体基板201の表面部分
に、二弗化ホウ素をイオン注入し、N2雰囲気中、10
00℃、10秒程度の熱処理を行ってイオンを活性化す
ることにより、半導体装置のソース/ドレイン領域20
9を形成する。尚、このイオン注入によりゲート電極2
05にも二弗化ホウ素イオンが注入される。
ト側壁膜206で覆われていないゲート電極205及び
ソース/ドレイン領域209上の自然シリコン酸化膜を
除去する前に、シリコン基板表面に生じている残留汚染
物210を不活性ガス中でのランプ加熱により放出す
る。その後、アルゴンイオンスパッタエッチングでゲー
ト電極205及びソース/ドレイン領域209上の自然
酸化膜を除去する。これにより、ゲート電極205の表
面上のシリコンとソース/ドレイン領域209の表面上
のシリコンとを露出させる。
全体に高融点金属膜を蒸着した後、熱反応によりゲート
電極205及びソース/ドレイン領域209上にシリサ
イド膜211を生成させる。
技術においては、シリコン基板表面の残留汚染物を除去
するのみであり、ゲート電極上及び半導体基板上のフロ
ロカーボンによる汚染層とSiCを含むダメージ層は除
去できない。そのため、シリサイド膜のシート抵抗が高
くなり、それがトランジスタ特性の劣化を引き起こすと
いう問題が生じる。
ものであり、汚染層及びダメージ層を除去するシリサイ
ド形成方法を提供するものである。
に、シリサイド構造を有する半導体装置の製造方法にお
いて、シリサイド膜形成前のシリコン表面のフロロカー
ボンによる汚染層とSiCを含むダメージ層を熱酸化法
によりシリコン酸化膜中に取り込み、前記シリコン酸化
膜を除去することにより、前記汚染層及び前記ダメージ
層を除去することを特徴とする半導体装置の製造方法で
ある。
サイド膜のシート抵抗値が高くない程度の厚さ以上と
し、且つ、シリサイド膜真下のシリコン界面とPN接合
界面とが接触しない膜厚とすることを特徴とする半導体
装置の製造方法である。
m以上とすることを特徴とする半導体装置の製造方法で
ある。
を参照して説明する。
イド構造を有する半導体装置の製造工程断面図である。
板1の表面上に素子分離領域2を形成する。半導体基板
1の表面部分にホウ素をイオン注入し、熱処理を行うこ
とによりイオンの活性化を行い、Pウエル3を形成す
る。その後、熱酸化法を用いてゲート絶縁膜4を形成し
た後、表面全体に多結晶シリコン膜をCVD法により堆
積する。そして、従来技術の写真蝕刻法及びRIE法を
用いて、多結晶シリコン膜のパターニングを行い、ゲー
ト電極5を形成する。
D法により全面にシリコン酸化膜を形成する。その後、
反応性イオンエッチング装置を使用して、C、Fを含む
イオンによりシリコン酸化膜を異方性エッチングする。
これにより、ゲート電極5の側面にゲート側壁膜6が形
成される。この時、ゲート電極5の表面及び半導体基板
1の表面に、フロロカーボンによる汚染層7とSiCを
含むダメージ層8が形成される。
体基板1の表面部分及びゲート電極5に、二弗化ホウ素
イオンを注入する。このイオン注入により、汚染層7部
及びダメージ層8部が更に拡大される。その後、ゲート
電極5表面上のシリコン及び半導体基板1表面上のシリ
コンに、ランプ加熱方式の枚葉チャンバー装置を用い
て、O2ガス雰囲気中、1100℃、22秒程度の熱処
理を行い、シリコン酸化膜9を5nm程度堆積させる。
このとき、ゲート電極5表面並びに半導体基板1表面の
汚染層とダメージ層がシリコン酸化膜9中に取り込まれ
る。さらに、シリコン酸化膜9形成時の熱により、同時
に注入されたイオンが活性化され、ソース/ドレイン領
域10が形成される。
等によるウエットエッチング処理を行うことにより、ゲ
ート側壁膜6で覆われていないゲート電極5表面上のシ
リコン酸化膜9、並びにソース/ドレイン領域10上の
汚染層7並びにダメージ層8が除去される。同時に、ゲ
ート電極5表面上と、ソース/ドレイン領域10表面上
にシリコン層が露出される。
点金属としてTi膜をスパッタ法により約35nm〜5
5nm程度堆積する。このときの堆積条件は次の通りと
した。 Ti堆積条件:DC2000W、Ar100sccm その後、RTA(Rapid Thermal Anneal)を650〜7
00℃、30秒間、N 2雰囲気中にて行い、高融点金属
であるTiとシリコンとの固相反応による高抵抗のシリ
サイド(比抵抗値が、70〜100μΩ.cm)が形成
される。このとき、Ti膜は露出されたシリコン表面に
おいてのみシリサイド反応を起こし、露出してない部分
においては未反応である。
用いて、未反応Tiを選択的に除去し、サリサイド化さ
れたシリサイド膜11をゲート電極5上とソース/ドレ
イン領域10上に残す。さらに、850〜900℃、1
0秒間、N2雰囲気中にてRTA処理を行い、低抵抗の
シリサイド膜12(比抵抗値=13〜20μΩ.cm)
への改質を行う。
iシリサイド膜のシート抵抗低減の効果を図2に示す。
シリコン酸化膜を約5nm堆積させた後、弗酸溶液で除
去を行うことで、Tiシリサイド膜のシート抵抗が約8
5%低下していることが分かる。即ち、酸化膜5nm形
成後に、弗酸溶液で除去を行うことで、Tiシリサイド
膜のシート抵抗を下げることが可能である。
るシリコン酸化膜の膜厚はソース/ドレイン領域を超え
ない程度、即ちシリサイド膜厚下のシリコン界面とPN
接合界面とが接触しない膜厚とすることにより、接合耐
圧の低下が防止される。
メージ層及び汚染層を取り入れたシリコン酸化膜を形成
したときの概略図である。Y1はシリコン酸化膜の膜厚
を、Y2はPN接合の深さを示している。この場合、シ
リコン酸化膜の形成はシリコン酸化膜1に対してシリコ
ン消費量がX(形成されたシリコン酸化膜は、シリコン
酸化膜形成前のシリコン表面より、膜厚分の100・
(1−X)%が界面上へ、100・X%が界面下へと成
長することを意味する)であると仮定した場合、Y1<
Y2/Xの関係式を満たす必要がある。
換算)を目標値とした場合の最大酸化膜厚を算出する。
この場合のサリサイド初期膜厚は70nmとなるので、
仮にPN接合部の深さを95nm〜100nmとする
と、シリコン酸化膜の膜厚は55nm以下(酸化膜1に
対するSi消費量Xを0.455として計算している)
とする必要がある。シリコン酸化膜厚を55nm以下と
することにより、PN部がすべてサリサイドとなり、P
N接合部が消滅することは防止される。
したが、他にCo、W、Ni、Cr、V、Mo、Nb、
Pd、Hf等を用いた場合においても同様である。
ト電極及びソース/ドレイン領域全ての領域において本
発明を実施した場合についてのみの説明にとどまってい
るが、どれか1つの領域のみ或いはどれか2つの領域に
限ってのみ本発明を実施して構わない。
とシリコンの反応によりシリサイド反応を起こすことに
よりシリサイド膜を形成しているが、CVD法によりT
iSi2、TaSi2、WSi2、CoSi2又はNiSi
或いはこれらの混合膜を堆積する方法を用いても構わな
い。
ゲート電極及びソース/ドレイン領域のシリコン表面の
汚染層とダメージ層を、熱酸化法で形成するシリコン酸
化膜中に取り込み、そのシリコン酸化膜を除去すること
で、汚染層及びダメージ層を除去することができ、シリ
サイド膜のシート抵抗の高抵抗化を防ぐことが可能とな
る。
にソース/ドレイン領域に注入したイオンの活性化を行
うことで、工程簡略化が可能となる。
にゲート電極及びソース/ドレイン領域のシリコン表面
を露出させることで、工程簡略化が可能となる。
断面図である。
示している。
後の概略断面図である。
ある。
Claims (3)
- 【請求項1】 シリサイド構造を有する半導体装置の製
造方法において、シリサイド膜形成前のシリコン表面の
フロロカーボンによる汚染層とSiCを含むダメージ層
を熱酸化法によりシリコン酸化膜中に取り込み、前記シ
リコン酸化膜を除去することにより、前記汚染層及び前
記ダメージ層を除去することを特徴とする半導体装置の
製造方法。 - 【請求項2】 前記シリコン酸化膜の膜厚は、シリサイ
ド膜のシート抵抗値が高くない程度の厚さ以上とし、且
つ、シリサイド膜真下のシリコン界面とPN接合界面と
が接触しない膜厚とすることを特徴とする請求項1半導
体装置の製造方法。 - 【請求項3】 前記シリコン酸化膜の膜厚が、5nm以
上とすることを特徴とする請求項2記載の半導体装置の
製造方法。
Priority Applications (5)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000375582A JP2002184716A (ja) | 2000-12-11 | 2000-12-11 | 半導体装置の製造方法 |
TW090122649A TW523817B (en) | 2000-12-11 | 2001-09-12 | Semiconductor device and method of manufacturing the same |
EP01122015A EP1213750A3 (en) | 2000-12-11 | 2001-09-13 | Semiconductor device and method of manufacturing the same |
US09/960,513 US6583059B2 (en) | 2000-12-11 | 2001-09-24 | Semiconductor device and method of manufacturing the same |
KR10-2001-0064686A KR100462667B1 (ko) | 2000-12-11 | 2001-10-19 | 반도체장치 및 그의 제조방법 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2000375582A JP2002184716A (ja) | 2000-12-11 | 2000-12-11 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2002184716A true JP2002184716A (ja) | 2002-06-28 |
Family
ID=18844578
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2000375582A Pending JP2002184716A (ja) | 2000-12-11 | 2000-12-11 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (1) | US6583059B2 (ja) |
EP (1) | EP1213750A3 (ja) |
JP (1) | JP2002184716A (ja) |
KR (1) | KR100462667B1 (ja) |
TW (1) | TW523817B (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005209836A (ja) * | 2004-01-22 | 2005-08-04 | Toshiba Corp | 半導体装置の製造方法 |
JP4343798B2 (ja) * | 2004-08-26 | 2009-10-14 | 富士通マイクロエレクトロニクス株式会社 | 半導体装置の製造方法 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4716131A (en) * | 1983-11-28 | 1987-12-29 | Nec Corporation | Method of manufacturing semiconductor device having polycrystalline silicon layer with metal silicide film |
WO1986001641A1 (en) * | 1984-08-24 | 1986-03-13 | American Telephone & Telegraph Company | Mos transistors having schottky layer electrode regions and method of their production |
US4876213A (en) * | 1988-10-31 | 1989-10-24 | Motorola, Inc. | Salicided source/drain structure |
ATE139058T1 (de) * | 1990-10-23 | 1996-06-15 | Siemens Ag | Verfahren zur herstellung einer dotierten polyzidschicht auf einem halbleitersubstrat |
JPH06132243A (ja) | 1992-10-16 | 1994-05-13 | Oki Electric Ind Co Ltd | 半導体素子の製造方法 |
KR960014720B1 (ko) * | 1993-05-13 | 1996-10-19 | 현대전자산업 주식회사 | 폴리 사이드 구조를 갖는 게이트 전극 형성 방법 |
US5783475A (en) * | 1995-11-13 | 1998-07-21 | Motorola, Inc. | Method of forming a spacer |
JPH10326837A (ja) * | 1997-03-25 | 1998-12-08 | Toshiba Corp | 半導体集積回路装置の製造方法、半導体集積回路装置、半導体装置、及び、半導体装置の製造方法 |
US5895245A (en) * | 1997-06-17 | 1999-04-20 | Vlsi Technology, Inc. | Plasma ash for silicon surface preparation |
US6013569A (en) * | 1997-07-07 | 2000-01-11 | United Microelectronics Corp. | One step salicide process without bridging |
US5972762A (en) * | 1998-01-05 | 1999-10-26 | Texas Instruments--Acer Incorporated | Method of forming mosfets with recessed self-aligned silicide gradual S/D junction |
WO2000030174A1 (en) * | 1998-11-13 | 2000-05-25 | Intel Corporation | A method and device for improved salicide resistance on polysilicon gates |
US6171919B1 (en) * | 1999-07-27 | 2001-01-09 | Advanced Micro Devices, Inc. | MOS Transistor formation process including post-spacer etch surface treatment for improved silicide formation |
US6204136B1 (en) * | 1999-08-31 | 2001-03-20 | Advanced Micro Devices, Inc. | Post-spacer etch surface treatment for improved silicide formation |
US6368949B1 (en) * | 1999-09-24 | 2002-04-09 | Advanced Micro Devices, Inc. | Post-spacer etch surface treatment for improved silicide formation |
-
2000
- 2000-12-11 JP JP2000375582A patent/JP2002184716A/ja active Pending
-
2001
- 2001-09-12 TW TW090122649A patent/TW523817B/zh active
- 2001-09-13 EP EP01122015A patent/EP1213750A3/en not_active Withdrawn
- 2001-09-24 US US09/960,513 patent/US6583059B2/en not_active Expired - Fee Related
- 2001-10-19 KR KR10-2001-0064686A patent/KR100462667B1/ko not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
EP1213750A3 (en) | 2005-07-06 |
KR100462667B1 (ko) | 2004-12-20 |
US20020072233A1 (en) | 2002-06-13 |
EP1213750A2 (en) | 2002-06-12 |
KR20020046146A (ko) | 2002-06-20 |
TW523817B (en) | 2003-03-11 |
US6583059B2 (en) | 2003-06-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6562718B1 (en) | Process for forming fully silicided gates | |
JP3781666B2 (ja) | ゲート電極の形成方法及びゲート電極構造 | |
JP2008022027A (ja) | 半導体装置のセルフアラインシリサイドの形成方法 | |
US7371646B2 (en) | Manufacture of insulated gate type field effect transistor | |
JPH11284179A (ja) | 半導体装置およびその製造方法 | |
US7241674B2 (en) | Method of forming silicided gate structure | |
US5700734A (en) | Process of fabricating field effect transistor having reliable polycide gate electrode | |
JP2930042B2 (ja) | 半導体装置の製造方法 | |
JP2738371B2 (ja) | 半導体装置の製造方法 | |
JP3190858B2 (ja) | 半導体装置およびその製造方法 | |
JP3420104B2 (ja) | 抵抗素子の製造方法 | |
JPH10335265A (ja) | 半導体装置の製造方法 | |
JP2002184716A (ja) | 半導体装置の製造方法 | |
JP3064943B2 (ja) | 半導体装置の製造方法 | |
JP3061027B2 (ja) | 半導体装置の製造方法 | |
JP2000022150A (ja) | 半導体装置の製造方法 | |
JP2833530B2 (ja) | 半導体装置の製造方法 | |
JP3805751B2 (ja) | 半導体装置の製造方法 | |
JP2004228351A (ja) | 半導体装置及びその製造方法 | |
KR100806135B1 (ko) | 금속 게이트전극을 갖는 반도체소자의 제조 방법 | |
JPH10335261A (ja) | 半導体装置の製造方法 | |
TW466767B (en) | Method for manufacturing ultra-shallow junction metal oxide semiconductor transistor | |
JP2005522035A (ja) | 伝導性のシリコン含有領域に対する改善された金属シリサイド接触を形成する方法 | |
JP2004319567A (ja) | 半導体装置の製造方法及び半導体装置 | |
JP2003347312A (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040420 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040427 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040617 |
|
RD02 | Notification of acceptance of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7422 Effective date: 20040617 |
|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040713 |