KR100462667B1 - 반도체장치 및 그의 제조방법 - Google Patents
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Abstract
본 발명은, (a) 실리콘 층 표면에 열산화막을 형성하는 공정 ; (b) 열산화막을 제거하는 공정; 및 (c) 생성된 실리콘 층의 표면에 실리사이드막을 형성하는 공정을 포함하는 반도체장치의 제조방법에 관한것이다.
Description
본 발명은 반도체장치 및 그의 제조방법에 관한 것이다. 특히 본 발명은 게이트전극 및 소스/드레인 영역의 표면에 실리사이드막이 형성된 반도체장치 및 그의 제조방법에 관한 것이다.
MOS 반도체장치의 집적기술이 발전함에 따라 기판에 형성되는 MOSFET(MOS 전계효과 트랜지스터)의 크기가 작아졌다. MOSFET가 서브미크론 정도로 작아지면, MOSFET의 게이트 전극과 소스/드레인의 기생저항이 MOS 집적회로의 고속공정을 방해한다. 이러한 기생저항을 줄이기 위해 고융점 금속을 증착시키고 가열하여 게이트 전극 및 소스/드레인 영역상에 자기정합방식(살리사이드 수법)으로 저저항 금속 실리사이드를 형성하는 방법이 개발되어왔다. 이러한 수법에 따르면, 확산층의 쉬트저항은 통상치 50~100Ω/㎟로부터 통상치보다 일 또는 그이상의 자리수만큼 작은 2~3 Ω/㎟까지 줄어들 수 있다. 따라서, 디바이스의 동작능력에 미친 영향은 무시될 수 있다. Ti는 실리사이드 형성특성 및 저저항율 때문에 실리사이드를 형성하기위한 금속물질로서 제안되었다. 티타늄 실리사이드는 이미 프로세서 등에 실제로 사용되어왔다.
이하에서 일본국 무심사 특허 공개 평 6(1994)-132243호에 기재된 살리시드 수법에 의한 MOSFET 제조공정의 일부인 도 4a~4b를 참조하여 설명한다.
도 4a에 도시된 바와 같이, 먼저 반도체 기판(21)의 표면위에 소자분리영역(22)을 형성하였다. 이어서 붕소 이온을 반도체 기판(21)의 표면영역에 주입시키고, 열처리에 의해 활성화하여 P웰(23)을 형성했다.
이어서, 열산화에 의해 게이트 절연막(24)을 형성시키고 화학증착법(CVD)에 의해 전체 표면에 불순물을 함유하지 않는 폴리실리콘막을 퇴적시킨다. 이어서, 포토리소그래피 및 반응성 이온 에칭(RIE)에 의해 폴리실리콘막을 패터닝하여 게이트 전극(25)을 형성한다.
이어서, 도 4b에 도시된 바와 같이, CVD에 의해 전체 표면에 실리콘 산화막을 형성시키며, C 및 F를 포함하는 이온을 사용하여 실리콘 산화막을 이방성으로 에칭하여 게이트 전극(25)의 측벽 위에 측벽막(26)을 형성한다. 에칭 공정의 마지막에, 게이트 전극(25) 및 반도체 기판(21)의 표면을 플라즈마에 노출시켜 플루오로카본 및/또는 SiC에 의해 오염 및/또는 손상된 층(27)을 형성한다. 오염되거나 및/또는 손상된 층(27)은 실리사이드 층(31)의 저항을 증가시킨다.(도 4d 참고)
이어서, 게이트 전극(25) 및 측벽막(26)을 마스크로 사용하여 이플루오르화 붕소 이온을 주입시키고 1000℃ 질소 분위기에서 약 10초동안 열처리에 의해 활성화시켜서 소스/드레인 영역(29)을 형성한다. 이때 이플루오르화 붕소 이온은 게이트 전극(25)에도 주입된다.
다음으로, 도 4c에 도시된 바와 같이 측벽막(26)으로 피복되지 않은 게이트 전극(25) 및 소스/드레인 영역(29)위의 잔류 오염물질(30)을 불활성 가스중에서 램프 가열에 의해 방출한다. 이어서, 아르곤 이온 스퍼터 에칭에 의해 게이트 전극(25) 및 소스/드레인 영역(29)의 표면으로부터 자연 산화막을 제거한다. 따라서, 게이트 전극(25) 및 소스/드레인 영역 (29)의 실리콘 표면이 노출된다.
이어서, 도 4d에 도시된 바와 같이 내화 금속막을 전체 표면에 증착시키고 가열하여 게이트 전극(25) 및 소스/드레인 영역(29)위에 각각 실리사이드막(31)을 형성한다.
그러나 종래의 수법에 있어서, 실리콘 기판 표면 위의 잔류 오염물질 (30)은 제거되지만, 플루오로카본에 의해 오염된 층 및 SiC를 함유하는 손상된 층은 게이트 전극 및 반도체 기판의 표면으로부터 제거 될 수 없다.
이는 실리사이드막의 쉬트저항을 증가시켜 트랜지스터 특성의 열화를 초래할 수 있다.
상술한 문제점을 해결하기 위하여, 본 발명은 오염되고 손상된 층을 제거할 수 있는 실리사이드를 형성하기 위한 방법을 제시한다.
도 1a~1e는 본 발명의 실시예에 따른 반도체장치 제조공정을 도시한 단면도 ;
도 2는 쉬트저항(sheet resistance)의 감소시 본 발명의 반도체장치의 영향을 도시한 그래프 ;
도 3은 실리콘 산화막이 형성되는 제조공정 중에 본 발명의 반도체장치를 도시한 개략적 단면도 ; 및
도 4a~4d는 종래기술에 따른 반도체장치의 제조공정을 도시한 단면도.
도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판
2 : 소자 분리 영역
3 : P웰
4 : 게이트 절연막
5 : 게이트 전극
6 : 측벽막
7 : 플루오로카본 및/또는 SiC에 의해 오염되거나 및/또는 손상된 층
9 : 실리콘 산화막
10 : 소스/드레인 영역
11 : 실리사이드막
본 발명에 따르면, 하기의 공정을 포함하는 반도체 장치의 제조방법이 제공된다 :
(a) 실리콘 층의 표면에 열산화막을 형성하는 공정;
(b) 열산화막을 제거하는 공정; 및
(c) 생성한 실리콘 층의 표면에 실리사이드막을 형성하는 공정
본 발명의 여러 목적은 하기한 발명의 상세한 설명에서 더욱 명백해질 것이다. 그러나, 본 발명의 바람직한 실시예를 나타내는 발명의 상세한 설명 및 특정 실시예는 본 발명의 정신 및 범위내에서 여러 가지 변화 및 수정이 당해분야의 기술자에게 명백하기 때문에 오직 예시적으로 주어진 것이다.
본 발명에 따르면, 먼저 (a)공정 중에 실리콘 층의 표면에 열산화막을 형성한다. 실리콘 층은 반도체 기판인 실리콘 기판 및 소위 SOI 기판의 표면 실리콘 층에 형성된 소스/드레인 영역으로서 작용하는 층, 단결정, 다결정 또는 무정형 실리콘 등으로 제조된 실리콘 패턴에 의해 형성된 게이트 전극, 배선등으로 작용하는 층일 수 있다. 열산화막은 소스/드레인 영역, 게이트 전극 등을 포함하는 전체 실리콘 층영역 또는 실리콘 층 영역의 일부에 형성될 수 있다. 특히, 실리콘 층은 플루오르 및 탄소를 포함하는 이온 또는 플라즈마를 사용하여 처리되어, 플루오로카본 및/또는 SiC에 의해 오염되거나 및/또는 손상된 층이 바람직하다.
열산화막은 산소가스 또는 공기 분위기 하의 약 500~1200℃에서 열처리에 의해 형성될 수 있다. 열산화막의 두께는 오염되거나 손상된 표면 실리콘 층의 두께, 소스/드레인 영역의 접합 깊이등에 따라 적당히 조절될 수 있다. 실리콘 층이 소스/드레인 영역으로서 작용하는 경우, 열산화막의 두께는 Y1<Y2/X(여기서 Y1은 열산화막의 두께, Y2는 소스/드레인 영역의 접합 깊이이며, 또 X는 열산화막의 두께에 대한 실리콘 층 두께의 소모비율임)를 만족하는 것이 바람직하다. 이 경우, 전술한 생성한 열산화막에 있어서, 열산화막의 총두께의 100·(1-X) %는 원래의 실리콘층(열산화막의 형성전)으로부터 상방으로 성장하며 두께의 100·X %는 원래의 실리콘 층으로부터 하방으로 성장한다. 특히 열산화막의 두께는 약 5nm 또는 그 이상일 수 있다.
예를들어 열산화막의 최대 두께의 측정은 3 Ω/㎟(플랫 환산)의 쉬트저항을 목표치로 한 경우로 산출한다. 이 경우 실리사이드 수법에서 실리콘 층의 초기 두께는 70nm이다. 단, PN 접합 깊이가 95~100nm이면, 실리콘 산화막의 두께는 55nm 또는 그 미만(실리콘 산화막을 1로 할 때 Si소모량 X가 0.455라는 가정하에)일 필요가 있다. 실리콘 산화막의 두께가 55 nm 또는 그 미만이면, 전술한 PN 접합영역은 실리사이드막이며, 이 PN 접합은 소멸되지 않는다.
이어서, 공정 (b)에서 열산화막을 제거한다. 열산화막의 제거는 산 또는 알칼리 용액을 사용한 습식 에칭, 건식 에칭, 스퍼터링등과 같은 공지 방법에 의해 실시할 수 있다. 그 중에서 플루오르화수소산 용액을 사용한 습식 에칭이 바람직하다.
공정 (c)에서는 상기 생성된 실리콘 층상에 실리사이드막을 형성한다. 실리사이드막은 Ti, Ta, Co, W, Ni, Cr, V, Mo, Nb, Pd 또는 Hf의 금속막을 형성하고, 이 금속막을 열처리시킨다음, 금속 필름의 미반응 부분을 제거하는 공지의 방법에 의해 형성될 수 있다. 상기 금속막의 두께는 예컨대 약 5~70nm일 수 있다. 열처리는 약 300~800 ℃에서 수행될 수 있다. 금속막의 미반응 부분은 습식 에칭에 의해 제거 될 수 있다. 또는, CVD 또는 스퍼터링에 의해 실리콘 층상에 TiS2,TaSi2,WSi2,CoSi2, NiSi2층또는 이들의 혼합물층을 직접 형성할 수 있다. 소스/드레인 영역에 실리사이드 층이 최종적으로 형성되면 실리사이드 층의 두께는 소스/드레인 영역의 접합 깊이 보다 작은 것이 바람직하다.
실시예
이후 본 발명의 반도체 소자 및 이의 제조방법을 도면을 참조하여 설명한다.
우선, 도 1a에 도시된 바와 같이 반도체 기판(1)의 표면에 소자 분리 영역(2)을 형성했다. 반도체 기판 1의 표면 영역에 붕소이온을 주입하고 열처리에의해 활성화시켜 P웰(3)을 형성했다. 이어서, 열산화에 의해 게이트 절연막(4)를 형성하고 CVD에 의해 전체 표면에 폴리실리콘막을 퇴적시켰다. 이어서, 공지의 리소그래피 및 RIE에 의해 폴리 실리콘막을 패터닝 하여 게이트 전극(5)를 형성하였다.
다음으로, 도 1b에 도시된 바와 같이 CVD에 의해 전체 표면에 실리콘 산화막을 형성하였다. 이어서, 반응성 이온 에칭 소자 및 C와 F를 포함하는 이온을 사용하여 실리콘 산화막을 이방성으로 에칭하였다. 따라서, 게이트 전극(5)의 측벽 위에 측벽막(6)을 형성하였다. 이 때 게이트 전극(5) 및 반도체 기판(1)의 표면 위에 형성시켰다. 플루오로카본 및/또는 SiC에 의해 오염되거나 및/또는 손상된 층(7)을 게이트 전극(5) 및 반도체 기판(1)의 표면 위에 형성시켰다.
이어서, 도 1c에 도시된 바와 같이 이플루오르화 붕소 이온을 반도체 기판(1) 및 게이트 전극(5)의 표면 영역에 주입시켰다. 이온주입을 통해서 오염되거나 및/또는 손상된 층(7)이 확장된다. 1100℃, 산소가스 분위기하에서 약 22초 동안 단일 웨이퍼 챔버계 내의 램프를 사용하여 게이트 전극(5) 및 반도체 기판(1)의 실리콘표면에 대하여 열처리를 수행하여 약 5nm 두께의 실리콘 산화막(9)를 퇴적시켰다. 이 때 게이트 전극(5) 및 반도체 기판(1)의 표면에 존재하였던 층(7)은 실리콘 산화막(9)중으로 취입되었다. 또한 실리콘 산화막(9)를 형성하는 동안 발생된 열이 주입된 이온을 활성화하여 소스/드레인 영역(10)을 형성했다.
이어서, 도 1d에 도시된 바와 같이, 플루오르화수소산 용액 등을 사용한 습식 에칭을 실시하여 소스/드레인 영역(10) 상의 층(7) 뿐만 아니라 측벽막(26)으로 피복되지 않은 게이트 전극의 상면상에 존재하는 실리콘 산화막(9)를 제거하였다. 동시에 게이트 전극(5) 및 소스/드레인 영역(10)의 실리콘 표면이 노출되었다.
도 1e에 도시된 바와 같이, 고융점 금속막으로 작용할 약 35~55nm 두께의 Ti막을 스퍼터링에 의해 퇴적시켰다. Ti의 퇴적은 2000W의 직류 및 100sccm의 아르곤 분위기하에서 실시하였다.
그 후 650~700℃ 질소 분위기하에서 30초동안 RTA(급성 열 어닐링)를 실시하여 고융점 금속인 Ti 및 실리콘 사이에서 고상반응을 유발시켜 고저항성 실리사이드를 형성하였다(비저항 70~100μΩ·㎝). 이때 Ti막은 노출되지 않은 실리콘과는 반응하지 않고 노출된 실리콘 표면하고만 실리사이드 반응을 일으켰다.
이어서, 황산 용액과 과산화 수소의 혼합물을 사용하여 미반응 Ti를 선택적으로 제거하여, 살리시드 수법에 의해 형성된 실리사이드막(11)을 게이트 전극(5) 및 소스/드레인 영역(10)의 표면 상에 남겼다. 또한, 850~900℃ 질소분위기하에서 10초동안 RTA 처리하여 실리사이드막을 저저항 실리사이드막(12) (비저항 = 13~20 μΩ·㎝)로 변환했다.
도 2에 본 발명의 실시예에 따른 방법에 의해 형성된 Ti 실리사이드막의 쉬트저항의 감소효과를 도시한다. 도 2에 플루오르화수소산 용액을 사용하여 약 5nm 두께의 실리콘 산화막을 제거함으로써 Ti 실리사이드막의 쉬트저항이 약 85% 줄어든다는 것을 도시하였다. 즉 플루오르화수소산 용액을 사용한 상기 제거는 Ti 실리사이드막의 쉬트저항의 감소를 가능하게한다.
오염되거나 및/또는 손상된 층이 취입된 실리콘 산화막의 두께는 소스/드레인 영역(10)의 접합 깊이를 초과하지 않도록 조절된다. 즉, 실리콘 산화막은 적합한 후속 공정에서 형성될 실리사이드막 밑에 있는 실리콘 계면이 PN 접합과 접촉하지 않도록 적합한 두께로 형성된다. 따라서, 접합 내압의 감소가 방지된다.
본 발명에 따르면, 실리사이드막을 형성하기 전에 게이트 전극 및 소스/드레인 영역의 표면에 존재하는 오염되거나 및/또는 손상된 층은 열산화에 의해 형성된 실리콘 산화막중으로 취입되며 이어서 상기 실리콘 산화막을 제거함으로써 손상되거나 및/또는 오염된 층도 제거한다. 그 때문에 실리사이드막의 쉬트저항의 증가를 피할 수 있다.
더욱이, 본 발명에 따르면 소스/드레인 영역에 주입된 이온은 실리콘 산화막의 형성과 동시에 활성화되어서, 제조 공정을 단순화한다.
또한 본 발명에 따르면, 게이트 전극 및 소스/드레인 영역의 표면은 실리콘 산화막의 형성과 동시에 노출되어 제조 공정을 단순화한다.
Claims (6)
- (a) 실리콘 층의 표면에 열산화막을 형성하는 공정;(b) 열산화막을 제거하는 공정; 및(c) 생성된 실리콘 층의 표면에 실리사이드막을 형성하는 공정을 포함하고,상기 실리콘 층이 MOS 트랜지스터의 소스/드레인 영역으로서 작용하고,상기 실리콘 층이 플루오로카본 또는 SiC에 의해 오염 또는 손상된 층인 반도체 소자의 제조방법.
- 삭제
- 삭제
- 제1항에 있어서, 열산화막이 식, Y1<Y2/X(단, Y1은 열산화막의 두께, Y2는 소스/드레인 영역의 접합 깊이, X는 열산화막의 두께에 대한 실리콘 층 두께의 소모 비율)를 만족하는 두께를 갖는 반도체 장치의 제조방법.
- 제4항에 있어서, 열산화막의 두께가 5nm 이상인 반도체 소자의 제조방법.
- 제1항에 있어서, 실리사이드막의 두께가 소스/드레인 영역의 접합 깊이 보다 작은 반도체 소자의 제조방법.
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