JP2000091444A

JP2000091444A - 半導体装置の製造方法

Info

Publication number: JP2000091444A
Application number: JP10261246A
Authority: JP
Inventors: Toshiyuki Oishi; 敏之大石; Yuji Abe; 雄次阿部
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1998-09-16
Filing date: 1998-09-16
Publication date: 2000-03-31

Abstract

(57)【要約】【課題】チャネル両端部に導入された不純物がゲート
下に回り込み実効的なゲート長が減少することを防止す
る安価な半導体装置の製造方法を提供する。【解決手段】ゲート電極部９、１０を形成した後、絶
縁膜１５を全面に堆積し、その絶縁膜を介してエクステ
ンション部１２にイオン注入１１を行ない、不純物をゲ
ート電極９から引離し、その絶縁膜をエッチバックして
ゲート電極サイドウォールを形成する半導体製造方法と
する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、メモリやロジック
に用いられる高性能化された半導体装置の製造方法に関
する。

【０００２】

【従来の技術】図７は、従来のｎＭＯＳＦＥＴの作製工
程を模式的に示す図である（たとえば、A. Srivastave
et al., Electrochemical Society Proceedings 、vol.
97-3,p.571 （1997））。

【０００３】図７（ａ）は、従来の製造方法で製造され
たｎＭＯＳＦＥＴの構成断面図である。図７に基づい
て、このｎＭＯＳＦＥＴの作製工程について説明する。
まず、図７（ｂ）に示すように、ｐ型シリコン基板１に
素子分離領域２を形成し、シリコン基板表面のスクリー
ン酸化膜３を通してｐ型不純物であるボロンのイオン注
入４を数回に分けて行ない、ウェル７、パンチスルース
トッパ６およびチャネル注入領域５を形成する。

【０００４】次に、図７（ｃ）に示すように、スクリー
ン酸化膜３を除去した後、ゲート絶縁膜８、ゲート電極
９および窒化膜１０を堆積する。その後、リソグラフィ
により形成したゲートパターンをマスクに窒化膜１０お
よびゲート電極９をエッチングする。その後、ｎ型不純
物であるヒ素またはリンのイオン注入１１を行ない、エ
クステンション部１２（ソース／ドレインとなる不純物
領域）を形成する。

【０００５】次に、図７（ｄ）に示すように、酸化膜ま
たは窒化膜などの誘電体によりサイドウォール１３を形
成する。最後に、図７（ａ）に示すように、サイドウォ
ール形成のとき露出したシリコン基板１の部分に、ソー
スおよびドレインの電極を形成して素子の主要部分を完
成する。

【０００６】

【発明が解決しようとする課題】次に、上記の従来のｎ
ＭＯＳＦＥＴにおける問題点を説明する。

【０００７】ゲート電極９のエッチング後、イオン注入
１１を行なうことにより導入された不純物は、後の熱処
理により基板の深さ方向に拡散するだけでなく、横方向
にも拡散してゲート電極下に回り込む。ゲート長はこの
回り込みにより設計値よりも短くなる。半導体装置の微
細化が進み、設計上のゲート長が短くなり１００ｎｍ、
すなわち０．１μｍ程度になると、たとえゲート下への
不純物の回り込みが少なくても、ゲート長に対する回り
込みによるゲート長減少の割合が増加し、これを無視す
ることができなくなる。設計ゲート長と、回り込みを考
慮した実効的なゲート長との差をΔＬとすると、すなわ
ち回り込み長さをΔＬとすると、たとえば設計ゲート長
１００ｎｍすなわち０．１μｍのゲート長の場合、ΔＬ
が５０ｎｍ（０．０５μｍ）となっただけで、実効的な
ゲート長は５０ｎｍ、すなわち０．０５μｍとなってし
まう。このため、ｎＭＯＳＦＥＴを正常に動作させよう
とすると、ゲート長を長くしなければならなくなり、集
積回路の面積の増大につながる。したがって、ＭＯＳＦ
ＥＴの微細化を推進するためにはゲート電極下への不純
物の回り込みを極力抑制しなければならない。

【０００８】また、ＭＯＳＦＥＴの微細化に対応するた
めには、エクステンション部の深さを浅くする必要があ
る。従来においては、エクステンション部をゲート絶縁
膜８を介してイオン注入して形成していた。しかしなが
ら、ゲート絶縁膜は３ｎｍ程度と薄いために、エクステ
ンション部の深さを浅くしようとするとイオン注入エネ
ルギも１０ｋｅＶ以下の低エネルギを用いる必要があっ
た。イオン注入においてエネルギを低くすると処理時間
が長くなり、製造コスト増大をもたらす。

【０００９】本発明の目的は、ゲート電極下への不純物
の回り込みを極力抑制し、かつイオン注入エネルギを従
来より高くすることができる半導体装置の製造方法を提
供することにある。

【００１０】

【課題を解決するための手段】本発明に係る最も基本的
な半導体製造方法の発明はつぎの通りである。すなわ
ち、第１の導電型の半導体基板の主表面上にソース、ド
レインおよびゲートの各電極を備える半導体装置の製造
方法であって、主表面上にゲート絶縁膜を介してゲート
電極を形成する工程と、ゲート絶縁膜とゲート電極とを
覆う絶縁膜を形成する工程と、絶縁膜を通して不純物を
注入することによりソース、ドレイン領域となるべき部
分に不純物領域を形成する工程と、絶縁膜をエッチバッ
クしてゲート電極側壁にサイドウォールとして残す工程
とを備える半導体装置の製造方法である。

【００１１】上記の方法により、ゲート電極の両側面が
ともに絶縁膜の厚さ分だけ覆われているので、不純物イ
オンは、その絶縁膜の厚さ分だけチャネル領域の幅を広
げるかたちで半導体基板に注入される。その結果、ゲー
ト長を実質的に長くすることが可能となる。また、エク
ステンション部の深さを浅くするために低いエネルギで
イオンを注入しなくてもよく、処理時間の長時間化を防
止することが可能となる。さらに、ゲート電極部サイド
ウォール形成のための堆積層を積む必要がなくエッチバ
ックのみで行なうことができるので、上記の第１の絶縁
膜形成からサイドウォール形成に至る製造コストを上昇
させることがない。

【００１２】上記の製造方法は、ＣＭＯＳ（Complement
ary Metal Oxide Semiconductor)の半導体装置の製造に
も適用され得る。

【００１３】不純物元素のゲート電極下への回り込みを
厳格に抑制しなければならない局面では、ソース、ドレ
イン電極の形成は、サイドウォール絶縁膜を残す工程後
に、露出した前記不純物領域の上に、せり上げ構造のソ
ースおよびドレイン電極を堆積することによって行われ
る。

【００１４】上記の構造とすると、ゲート電極下のチャ
ネル領域をはさんで対向するのは不純物濃度の低いエク
ステンション部であるので、熱処理等で拡散する範囲は
限定されたものになる。また、高濃度の不純物領域を半
導体基板内に設ける必要がないので、ゲート長の減少を
防止する効果が大きい。

【００１５】上記の絶縁膜は、酸化膜、窒化膜、酸化窒
化膜、およびこれらの多層膜のうちのいずれかとする。

【００１６】この結果、絶縁効果が大きい膜を歩留り良
く、容易に製造することが可能となる。

【００１７】また、上記の絶縁膜の厚さは４０ｎｍ以下
とする。絶縁膜の厚さを４０ｎｍ以下とすることによ
り、実質的なゲート長を長くしたうえで上記のゲート電
極部のサイドウォール形成を容易に行なうことが可能と
なる。

【００１８】また、上記の絶縁膜を通して不純物を注入
する工程における不純物注入は、不純物イオン注入のエ
ネルギを、そのイオンの絶縁膜と半導体基板とにおける
射影飛程が、絶縁膜の厚さプラスマイナス２０ｎｍの範
囲となるようにして行なう。

【００１９】この結果、半導体装置の微細化にとって重
要なエクステンション部の深さ低減を満たしたうえで、
イオン注入エネルギを高く保ち、処理時間を短くするこ
とが可能となる。

【００２０】上記の本発明方法は、そのままでＣＭＯＳ
の製造工程に適用できるが、ＣＭＯＳの製造方法におい
て、製造容易性を重視する場合には次の方法とする。す
なわち、互いに導電型の異なる第１および第２基板領域
の主表面上にゲート絶縁膜を介してそれぞれ第１および
第２ゲート電極を形成する工程と、ゲート絶縁膜および
第１および第２ゲート電極を覆う絶縁膜を形成する工程
と、その絶縁膜を通して第１導電型の不純物を第１およ
び第２基板領域に注入する工程と、上記の絶縁膜を通し
て第２導電型の不純物を、第２導電型領域となるように
第２基板領域に注入する工程と、上記絶縁膜をエッチバ
ックして第１および第２ゲート電極側壁のそれぞれにサ
イドウォール絶縁膜として残す工程とを備える半導体装
置の製造方法とする。

【００２１】上記の製造方法により、レジストをかけて
不純物元素注入する工程を１回省略することが可能とな
る。このとき、加熱温度および時間を調節することによ
り、絶縁膜から移行する不純物の領域を浅く、かつ回り
込みを小さくすることが可能である。

【００２２】上記において、「絶縁膜を通して不純物を
注入する」とは、不純物イオンを絶縁膜を介して打ち込
む方法、絶縁膜中に存在する不純物を熱処理によって移
行させる方法等のいずれであってもよい。

【００２３】

【発明の実施の形態】（実施の形態１）本発明の実施の
形態例を図１〜２に基づいて説明する。図１（ａ）は本
発明方法を適用することによって得られた製品であるｎ
ＭＯＳＦＥＴを模式的に示す断面図である。これらの図
のうち、図７と同一の符号は、従来のものと同一かまた
はそれに相当する部分を示す。図１（ｂ）において、ｐ
型シリコン基板１に素子分離領域２を形成し、シリコン
基板表面のスクリーン酸化膜３を通して、ｐ型不純物で
あるボロンのイオン注入４を数回に分けて行ない、ウェ
ル７、パンチスルーストッパ６およびチャネル注入領域
５を形成する。

【００２４】次に、図１（ｃ）に示すように、スクリー
ン酸化膜３を除去した後、ゲート絶縁膜８、ゲート電極
９および窒化膜１０を堆積し、その後リソグラフィによ
りゲートパターンを形成してそれをマスクに、窒化膜１
０およびゲート電極９をエッチングして形成する。次
に、図１（ｄ）に示すように、酸化膜１５を全面に堆積
する。さらに、図２（ａ）に示すように、酸化膜１５を
つけたままで、ｎ型不純物であるヒ素またはリンのイオ
ン注入１１を行ない、エクステンション部１２を形成す
る。

【００２５】イオン注入１１におけるイオンの飛程は、
酸化膜１５の厚さ＋エクステンション部の深さとするの
で、従来よりも注入エネルギを高く設定することができ
る。また、ゲート電極９の側面に酸化膜１５が存在する
ために、イオン注入時のゲート長を実質的に長くでき
る。すなわち、従来よりゲート電極の下に回り込む不純
物は少なくなり、ΔＬを短くすることが可能となる。

【００２６】次に、図２（ｂ）に示すように酸化膜１５
をエッチバックして、サイドウォール１３を形成する。
このときイオン注入で用いた酸化膜１５をそのままサイ
ドウォール１５にすることができる。したがって、上記
酸化膜被覆からサイドウォール形成に至る製造コストの
上昇を防止することが可能となる。

【００２７】最後に、図１（ａ）に示すように、サイド
ウォール形成によりシリコン基板１が露出した部分にソ
ースおよびドレインの電極を形成し、素子の主要部分を
完成させる。図１（ａ）に示すソース、ドレイン電極は
せり上げ電極構造である。

【００２８】本発明の最も重要なポイントは、酸化膜１
５の厚さである。トレンドから、０．１ミクロン世代で
はサイドウォール厚さは２０から４０ｎｍとなる。この
値から、酸化膜１５の厚さもおおよそ４０ｎｍ以下とす
る。酸化膜１５の厚さを決めた後、エクステンション部
深さからイオンの注入エネルギを決めることができる。
この結果、ΔＬはほぼ自動的に決まってしまうが、も
し、調整が必要な場合は、斜めイオン注入を行なうこと
により対応することができる。

【００２９】本発明の半導体装置の製造方法では、サイ
ドウォール幅が薄いので、シングルドレイン構造とし
て、ソース、ドレイン電極をシリコン基板より高くす
る、せり上げソース、ドレイン電極構造を用いる。せり
上げソース、ドレイン電極を作製するために、次のよう
な方法を用いる。

【００３０】１）シリコン、シリコンゲルマニウム、
コバルトとシリコンの化合物、タングステンとシリコン
の化合物、チタンとシリコンの化合物を基板の露出部分
に選択的に堆積する。シリコン、シリコンゲルマニウム
の半導体を使用する場合には、堆積時にヒ素、リン等の
ｎ型不純物をドープするか、ノンドープした半導体を堆
積した後、イオン注入によりヒ素、リン等のｎ型不純物
をドープする。

【００３１】２）シリコン、シリコンゲルマニウムを
選択的に堆積した後、コバルト、チタン等を堆積し、熱
処理することにより、シリサイドを形成する。この場
合、シリサイドとシリコンとの界面はエクステンション
部の深さより浅くすることにより接合リークの増加を防
止することができる。

【００３２】３）選択的ではなく基板全面に堆積して
から電極を形成する方法も行われる。シリコン、シリコ
ンゲルマニウム、コバルトとシリコンの化合物、タング
ステンとシリコン、チタンとシリコンの化合物を全面に
堆積した後（図３（ａ））、エッチング（図３（ｂ））
および化学的機械的研磨（図３（ｃ））によりソース、
ドレイン領域以外の領域を除去する。

【００３３】ここで、図３（ｂ）は、上面から見た図
で、ソース、ドレイン部分にレジスト２２を残すように
写真製版し、レジスト２２以外の部分の堆積層をエッチ
ングによって除去する。図３（ｃ）では化学的機械的研
磨によりゲート電極上の部分を除去して、ソース、ドレ
イン部分にのみ堆積層を残すことができる。シリコン、
シリコンゲルマニウムの場合は、ソース、ドレイン部分
にのみ堆積層を残した後、上記の１）や２）と同様に、
イオン注入やシリサイドを形成してもよい。

【００３４】図４は、実験から得られたソース、ドレイ
ン抵抗とΔＬとの関係を示す図である。図４では、本発
明方法による場合（○印）、酸化膜１５は２０ｎｍのＳ
ｉＯ ₂とし、ｎ型不純物としてヒ素（Ａｓ）を２０ｋｅ
Ｖのエネルギで注入した。これに対して、従来の方法
（□印）は、酸化膜がないのでヒ素を５ｋｅＶのエネル
ギで注入した。

【００３５】酸化膜１５の厚さを２０ｎｍとした場合、
同一のソース、ドレイン抵抗で比較すると、従来の５ｋ
ｅＶのヒ素の低エネルギイオン注入に比べてΔＬが２０
ｎｍ程度短くなっていることがわかる。また、ソースお
よびドレイン抵抗の劣化は認められていない。この図４
から、イオン注入エネルギを５ｋｅＶから２０ｋｅＶに
高くできることがわかる。また、酸化膜１５は他の誘電
体、たとえば窒化膜、酸化窒化膜、または酸化膜とこれ
らの多層膜であっても、本発明の効果は得られることは
明らかである。

【００３６】微細化されたＭＯＳＦＥＴでは、サイドウ
ォールが薄いために、上記のシングルドレイン構造とし
て、せり上げ電極構造を主に用いたが、本発明方法はソ
ース、ドレイン領域を深い注入により作製するＬＤＤ(L
ightly Doped Drain) 構造に適用しても有効である。

【００３７】上記の説明では、ｎＭＯＳＦＥＴについて
説明したが、本発明の方法はｐＭＯＳＦＥＴについても
適用できることは明らかである。ｐＭＯＳＦＥＴの場合
では、エクステンション部のイオン注入は、ボロン、フ
ッ化ボロン等のｐ型不純物のイオン注入となる。

【００３８】（実施の形態２）実施の形態２において、
本発明の製造方法をＣＭＯＳに適用した例について述べ
る。図５（ａ）は、本発明の実施の形態例であるＣＭＯ
Ｓを模式的に示す断面図である。図中、図７と同一符号
は、これまで説明した半導体装置と同一かまたは相当部
分を示すものである。

【００３９】次に、本発明の実施の形態であるＣＭＯＳ
の作製工程を説明し、合わせてその特性についても説明
する。

【００４０】まず、（１００）面のｐ型シリコン基板１
に素子分離領域２を形成し、シリコン基板表面のスクリ
ーン酸化膜３を通してｐＭＯＳ領域にはｎ型不純物であ
るリンまたはヒ素のイオン注入４を行ない、ウェル２
１、パンチスルーストッパ２０、チャネル１９を作製す
る。また、ｎＭＯＳ領域には、ｐ型不純物であるボロン
のイオン注入４を行ない、ウェル１８、パンチスルース
トッパ１７、チャネル１９をそれぞれ形成する。このと
き、それぞれのイオン注入はｎＭＯＳ領域またはｐＭＯ
Ｓ領域にレジスト２２を形成し、これをマスクとしてそ
れぞれのイオンを打ち分けて行なう（図５（ｂ）および
（ｃ））。

【００４１】次に、スクリーン酸化膜３を除去した後、
ゲート絶縁膜８、電極９、シリコン窒化膜１０を堆積
し、その後、リソグラフィによりゲートパターンを形成
して、それをマスクにシリコン窒化膜１０をエッチング
し、さらにそのシリコン窒化膜１０をマスクにゲート電
極９をエッチングする（図５（ｄ））。ここで、ｐ型お
よびｎ型ポリシリコンゲート電極は、ノンドープのポリ
シリコンを堆積後イオン注入などにより不純物を導入す
ることによって形成する。また、ポリシリコン上部にタ
ングステンシリサイド、タングステン、モリブデン等の
金属を堆積した構造であってもよい。ポリシリコンの代
わりにタングステン、モリブデン等の金属を用いてもよ
い。

【００４２】次に、図６（ａ）に示すように、酸化膜２
３を全面に堆積する。酸化膜２３にはボロンをドープ
し、ランプアニールの熱処理を行なうことによって、ｐ
ＭＯＳ用エクステンション部２５を形成することができ
る。ｎＭＯＳ部分にレジストをかけ、ｐ型不純物である
ボロン等のイオン注入１１を行なうことによっても、ｐ
ＭＯＳ用エクステンション部を形成することができる
が、レジストをかけて除去する工程が増える。

【００４３】次に、図６（ｂ）に示すように、ｐＭＯＳ
部分にレジストをかけ、ｎ型不純物であるリンまたはヒ
素のイオン注入１１を行ない、ｎＭＯＳ用エクステンシ
ョン部を形成する。このとき、図６（ａ）で説明したラ
ンプアニールを行なっているので、ｎＭＯＳ部分にはボ
ロンが存在するが、基板表面でボロン濃度以上になるよ
うにイオン注入すれば問題はない。ｎＭＯＳエクステン
ション部より深い部分とゲート下の基板表面以外のｐＭ
ＯＳエクステンション部は、ｎＭＯＳ領域ではポケット
構造として活用することができる。

【００４４】次に、図６（ｃ）に示すように、ボロンド
ープト酸化膜２３をエッチバックし、サイドウォール１
３を形成する。イオン注入１１の際に用いた酸化膜２３
をそのままサイドウォールにする。この結果、完成品と
なった半導体装置についてサイドウォールからサイドウ
ォールに接する半導体基板表面にかけて不純物濃度分析
を行なえば、本発明に係る製造方法を用いた装置である
ことが分かる。

【００４５】最後に、図５（ａ）に示すように、サイド
ウォール形成の際、シリコン基板１が露出した部分にソ
ースおよびドレイン電極を形成することにより素子の主
要部分が完成する。

【００４６】ここで、酸化膜２３の厚みとせり上げソー
ス、ドレイン電極の作製方法は、実施の形態１で述べた
とおりである。ただし、実施の形態１のソース、ドレイ
ン電極の作製方法の１）で述べたドープした半導体を堆
積する場合には、ｎＭＯＳとｐＭＯＳの不純物が異なる
ので、前記の方法をそのまま踏襲するとすれば、２度に
分けて堆積する必要がある。しかし、２度に分けて堆積
する必要はなく、１０ ²⁰ｃｍ^-3以上にドープしたｎ型シ
リコンを選択的に堆積し、ｐＭＯＳ用のソースおよびド
レインのシリコン基板表面に近い部分を１０²⁰ｃｍ^-3以
上となるようにすれば、基板と堆積したシリコン間には
トンネル効果により電流が流れる。

【００４７】堆積層をｐ型シリコン層とし、ｎＭＯＳ用
ソースおよびドレインのシリコン基板表面に近い部分を
１０²⁰ｃｍ^-3以上となるように設定しても同様の効果が
得られる。また、トンネル接合を作製するために堆積し
たシリコンにイオン注入を行なってもよい。

【００４８】実施の形態１のソースおよびドレインの作
製方法の２）においても、上記の２度に分けて堆積する
ことの必要性があるか否かの問題が生ずる。しかし、こ
の場合も、熱処理により形成されるシリサイドとシリコ
ンとの界面をシリコン基板より深くし、堆積したシリコ
ンをすべて金属に変化させることにより２度の堆積の手
間は必要とならない。なお、シリサイドとシリコンとの
界面は、エクステンションの深さより浅くすることに変
わりはない。

【００４９】ＣＭＯＳにおいても、本発明方法を適用し
たうえで、ｎＭＯＳ領域およびｐＭＯＳ領域ともに深い
不純物注入を行ないＬＤＤ構造のソース、ドレイン領域
とすることが可能である。

【００５０】今回開示された実施の形態はすべての点で
例示であって、上記に限定されるものではない。本発明
の範囲は、上記した説明ではなくて、特許請求の範囲に
よって示され、さらに特許請求の範囲と均等の意味およ
び範囲内でのすべての変更が含まれることが意図されて
いる。

【００５１】

【発明の効果】本発明に係る製造方法によれば、ゲート
電極を形成後、酸化膜を堆積し、イオン注入を行なうた
めにゲート電極下に回り込む不純物が少なくなり、実効
的なゲート長と設計でのゲート長の差を少なくすること
ができ、またイオン注入の際の低エネルギ化を防止し、
製造時間の短縮をはかることが可能となる。また、ゲー
ト電極のサイドウォールは上記の酸化膜をエッチバック
して作製するので、酸化膜形成から上記サイドウォール
形成に至る製造コストの上昇を防止することができる。

【図面の簡単な説明】

【図１】本発明の１つの実施の形態であるせり上げ電
極構造を有するｎＭＯＳＦＥＴの製造工程を模式的に示
す図である。

【図２】図１に続く製造工程を模式的に示す図であ
る。

【図３】図１のせり上げ電極を絶縁膜を全面に被覆し
て製造する方法を示す図である。

【図４】ｎＭＯＳＦＥＴのソース、ドレイン抵抗とΔ
Ｌとの間の関係を示す図である。

【図５】本発明の他の実施の形態であるＣＭＯＳＦＥ
Ｔの製造工程を模式的に示す図である。

【図６】図５に続く製造工程を模式的に示す図であ
る。

【図７】従来のｎＭＯＳＦＥＴの製造工程を模式的に
示す図である。

【符号の説明】

１シリコン基板、２素子分離領域、３スクリーン
酸化膜、４ウェル等形成時のイオン注入、５チャネ
ル注入領域、６パンチスルーストッパ、７ウェル、８
ゲート絶縁膜、９ゲート電極、１０窒化膜、１１
エクステンション部形成時のイオン注入、１２エク
ステンション部、１３サイドウォール、１４せり上
げソース、ドレイン、１５酸化膜、１６ｎＭＯＳ用
チャネル注入領域、１７ｎＭＯＳ用パンチスルースト
ッパ、１８ｎＭＯＳ用ウェル、１９ｐＭＯＳ用チャ
ネル注入領域、２０ｐＭＯＳ用パンチスルーストッ
パ、２１ｐＭＯＳ用ウェル、２２レジスト、２３
ボロンドープ酸化膜、２４ドープトシリコン、２５ｐ
ＭＯＳ用エクステンション部、２６ｎＭＯＳ用エクス
テンション部。

───────────────────────────────────────────────────── フロントページの続きＦターム(参考） 5F040 DA13 DA18 DB03 DC01 EC07 EE09 EF02 EH01 EH02 EH07 EK05 EL06 FA05 FA07 FC11 FC21 5F048 AA01 AC03 BA01 BB06 BB07 BB08 BB09 BC06 BD04 BE03 BF06 BF07 BF16 BG13 BH07 DA18 DA19 DA25 DA27

Claims

【特許請求の範囲】

【請求項１】第１の導電型の半導体基板の主表面上に
ソース、ドレインおよびゲートの各電極を備える半導体
装置の製造方法であって、前記主表面上にゲート絶縁膜を介してゲート電極を形成
する工程と、前記ゲート絶縁膜と前記ゲート電極とを覆う絶縁膜を形
成する工程と、前記絶縁膜を通して不純物を注入することによりソー
ス、ドレイン領域となるべき部分に不純物領域を形成す
る工程と、前記絶縁膜をエッチバックしてゲート電極側壁にサイド
ウォールとして残す工程とを備える半導体装置の製造方
法。
【請求項２】前記サイドウォール絶縁膜を残す工程後
に、露出した前記不純物領域の上に、せり上げ構造のソ
ースおよびドレイン電極を形成する工程をさらに備える
請求項１に記載の半導体装置の製造方法。
【請求項３】前記絶縁膜は、酸化膜、窒化膜、酸化窒
化膜、およびこれらの多層膜のうちのいずれかである請
求項１または２に記載の半導体装置の製造方法。
【請求項４】前記絶縁膜の厚さが４０ｎｍ以下である
請求項１〜３のいずれかに記載の半導体装置の製造方
法。
【請求項５】前記絶縁膜を通して不純物を注入する工
程における不純物注入は、不純物イオン注入のエネルギ
を、そのイオンの前記絶縁膜と前記半導体基板とにおけ
る射影飛程が、前記絶縁膜の厚さプラスマイナス２０ｎ
ｍの範囲となるようにして行なう請求項１〜４のいずれ
かに記載の半導体装置の製造方法。
【請求項６】互いに導電型の異なる第１および第２基
板領域の主表面上にゲート絶縁膜を介してそれぞれ第１
および第２ゲート電極を形成する工程と、前記ゲート絶縁膜および前記第１および第２ゲート電極
を覆う絶縁膜を形成する工程と、前記絶縁膜を通して第１導電型の不純物を第１および第
２基板領域に注入する工程と、前記絶縁膜を通して第２導電型の不純物を、第２導電型
領域となるように前記第２基板領域に注入する工程と、前記絶縁膜をエッチバックして第１および第２ゲート電
極側壁のそれぞれにサイドウォール絶縁膜として残す工
程とを備える半導体装置の製造方法。