JP3153587B2 - 半導体基板上にドープされたポリサイド層を製造する方法 - Google Patents
半導体基板上にドープされたポリサイド層を製造する方法Info
- Publication number
- JP3153587B2 JP3153587B2 JP29814691A JP29814691A JP3153587B2 JP 3153587 B2 JP3153587 B2 JP 3153587B2 JP 29814691 A JP29814691 A JP 29814691A JP 29814691 A JP29814691 A JP 29814691A JP 3153587 B2 JP3153587 B2 JP 3153587B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- gate electrode
- silicon
- metal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 title claims abstract description 58
- 239000000758 substrate Substances 0.000 title claims description 20
- 239000004065 semiconductor Substances 0.000 title claims description 7
- 229910052751 metal Inorganic materials 0.000 claims abstract description 72
- 239000002184 metal Substances 0.000 claims abstract description 72
- 239000002019 doping agent Substances 0.000 claims abstract description 43
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 42
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 41
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 29
- 229920005591 polysilicon Polymers 0.000 claims abstract description 29
- 238000002513 implantation Methods 0.000 claims abstract description 26
- 230000008569 process Effects 0.000 claims abstract description 19
- 239000010410 layer Substances 0.000 claims description 128
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 38
- 229910052710 silicon Inorganic materials 0.000 claims description 38
- 239000010703 silicon Substances 0.000 claims description 38
- 229920002120 photoresistant polymer Polymers 0.000 claims description 36
- 238000004519 manufacturing process Methods 0.000 claims description 25
- 229910052796 boron Inorganic materials 0.000 claims description 22
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 20
- 238000010438 heat treatment Methods 0.000 claims description 16
- 238000000576 coating method Methods 0.000 claims description 9
- 239000011248 coating agent Substances 0.000 claims description 8
- 238000000151 deposition Methods 0.000 claims description 8
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 claims description 7
- 150000002500 ions Chemical class 0.000 claims description 7
- 229910052719 titanium Inorganic materials 0.000 claims description 7
- 239000010936 titanium Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 5
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 claims description 4
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000011247 coating layer Substances 0.000 claims description 4
- 230000000295 complement effect Effects 0.000 claims description 3
- 238000002347 injection Methods 0.000 claims description 3
- 239000007924 injection Substances 0.000 claims description 3
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 3
- BASFCYQUMIYNBI-UHFFFAOYSA-N platinum Substances [Pt] BASFCYQUMIYNBI-UHFFFAOYSA-N 0.000 claims description 3
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 claims description 2
- 229910017052 cobalt Inorganic materials 0.000 claims description 2
- 239000010941 cobalt Substances 0.000 claims description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 claims description 2
- 229910052750 molybdenum Inorganic materials 0.000 claims description 2
- 239000011733 molybdenum Substances 0.000 claims description 2
- 229910052759 nickel Inorganic materials 0.000 claims description 2
- 229910052697 platinum Inorganic materials 0.000 claims description 2
- -1 platinum metals Chemical class 0.000 claims description 2
- 229910052715 tantalum Inorganic materials 0.000 claims description 2
- GUVRBAGPIYLISA-UHFFFAOYSA-N tantalum atom Chemical compound [Ta] GUVRBAGPIYLISA-UHFFFAOYSA-N 0.000 claims description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 claims description 2
- 229910052721 tungsten Inorganic materials 0.000 claims description 2
- 239000010937 tungsten Substances 0.000 claims description 2
- 239000007943 implant Substances 0.000 claims 1
- 239000011810 insulating material Substances 0.000 claims 1
- 239000000463 material Substances 0.000 claims 1
- 238000006243 chemical reaction Methods 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 229910052785 arsenic Inorganic materials 0.000 description 8
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 8
- 229910052698 phosphorus Inorganic materials 0.000 description 5
- 239000011574 phosphorus Substances 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000005516 engineering process Methods 0.000 description 4
- 238000005243 fluidization Methods 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 150000001638 boron Chemical class 0.000 description 2
- 238000009826 distribution Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000005530 etching Methods 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 238000010405 reoxidation reaction Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 241001663154 Electron Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 239000007795 chemical reaction product Substances 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000009977 dual effect Effects 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000035515 penetration Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3215—Doping the layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/28008—Making conductor-insulator-semiconductor electrodes
- H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
- H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
- H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
- H01L21/28052—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a silicide layer formed by the silicidation reaction of silicon with a metal layer
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823835—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Electrodes Of Semiconductors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Recrystallisation Techniques (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
【０００１】
【産業上の利用分野】本発明は半導体基板上にドープさ
れたポリサイド（Polyside）層を製造する方法に関す
る。
れたポリサイド（Polyside）層を製造する方法に関す
る。
【０００２】
【従来の技術】高密度集積半導体回路においては、ドー
プされたポリサイド層、すなわち多結晶又は非晶質のド
ープされたシリコン層及びその上に配設された金属シリ
サイド層からなる合成層が益々重要になって来ている。
ドープされたポリサイド層は例えばバイポーラ技術分野
ではエミッタ、ベース及びコレクタ用の端子構造物とし
てまたＣＭＯＳ技術分野ではゲート電極として使用され
る。
プされたポリサイド層、すなわち多結晶又は非晶質のド
ープされたシリコン層及びその上に配設された金属シリ
サイド層からなる合成層が益々重要になって来ている。
ドープされたポリサイド層は例えばバイポーラ技術分野
ではエミッタ、ベース及びコレクタ用の端子構造物とし
てまたＣＭＯＳ技術分野ではゲート電極として使用され
る。
【０００３】従来技術においてはドープされたポリサイ
ド層は、特に半導体基板上に配設された多結晶又は非晶
質のドープされたシリコン層上に金属層を施すことによ
り製造される。熱処理によりシリコン層の一部はその上
に配設された金属層と反応して金属シリサイドとなる。
その際シリコン層の残りの部分はドーパントを失う。ド
ーパントはシリコンから金属シリサイドに還流される。
この作用は特にドーパントとして硼素を使用した場合に
顕著である。このドーパントの消耗は、シリサイドの形
成過程で発生しまた例えばＴｉＢ2のような安定性の金
属−ドーパント化合物を生ぜしめる金属−ドーパント寄
生反応によって説明される。
ド層は、特に半導体基板上に配設された多結晶又は非晶
質のドープされたシリコン層上に金属層を施すことによ
り製造される。熱処理によりシリコン層の一部はその上
に配設された金属層と反応して金属シリサイドとなる。
その際シリコン層の残りの部分はドーパントを失う。ド
ーパントはシリコンから金属シリサイドに還流される。
この作用は特にドーパントとして硼素を使用した場合に
顕著である。このドーパントの消耗は、シリサイドの形
成過程で発生しまた例えばＴｉＢ2のような安定性の金
属−ドーパント化合物を生ぜしめる金属−ドーパント寄
生反応によって説明される。
【０００４】ＣＭＯＳ技術分野において日増しに重要性
を増してきているいわゆるサリサイド（Salicide）法に
おいては、ドーパントの消耗は極めて否定的であること
が認められる。サリサイド法とはＭＯＳトランジスタの
製造に際してゲート電極とソース及びドレイン領域とを
同時にシリサイド化する方法である。この方法の場合金
属例えばチタンを、すでに構造化されているトランジス
タ領域に全面的に析出させる。適切に熱処理した際、露
出しているシリコン面に、すなわちポリシリコン又は非
晶質シリコンからなるゲート電極の表面及びソース及び
ドレイン領域の基板表面にシリサイドが生じ、これに対
して酸化シリコン又は窒化シリコンで遮蔽された領域に
は未反応の金属がそのまま残留する。適当なエッチング
法を使用することによって金属及び場合によっては反応
生成物を金属シリサイドに対して選択的に除去すること
により、金属シリサイドはゲート電極及びソース及びド
レイン領域上にのみ残留することになる。この方法でト
ランジスタの性能を改善する層抵抗及び接触抵抗の減少
が達成される。サリサイド法については例えばアルペリ
ン（M.E.Alperin）その他の論文”IEEE Trans. Elect
ron. Devices”、ＥＤ−３２、１４１（ｌ９８５）に
記載されている。
を増してきているいわゆるサリサイド（Salicide）法に
おいては、ドーパントの消耗は極めて否定的であること
が認められる。サリサイド法とはＭＯＳトランジスタの
製造に際してゲート電極とソース及びドレイン領域とを
同時にシリサイド化する方法である。この方法の場合金
属例えばチタンを、すでに構造化されているトランジス
タ領域に全面的に析出させる。適切に熱処理した際、露
出しているシリコン面に、すなわちポリシリコン又は非
晶質シリコンからなるゲート電極の表面及びソース及び
ドレイン領域の基板表面にシリサイドが生じ、これに対
して酸化シリコン又は窒化シリコンで遮蔽された領域に
は未反応の金属がそのまま残留する。適当なエッチング
法を使用することによって金属及び場合によっては反応
生成物を金属シリサイドに対して選択的に除去すること
により、金属シリサイドはゲート電極及びソース及びド
レイン領域上にのみ残留することになる。この方法でト
ランジスタの性能を改善する層抵抗及び接触抵抗の減少
が達成される。サリサイド法については例えばアルペリ
ン（M.E.Alperin）その他の論文”IEEE Trans. Elect
ron. Devices”、ＥＤ−３２、１４１（ｌ９８５）に
記載されている。
【０００５】ドーパントの消耗はサリサイド法の場合、
シリコン電極でもソース／ドレイン領域でも生じる。従
ってこれはソース／ドレイン接触抵抗を高め［ミットワ
ルスキー（A.Mitwalsky）その他の論文“6th Int. Sym
p. on Si1icon MaterialsScience and Tech
n．”、ECS. Montrea1、１９９０年５月参照］、また
ゲート電極に空乏層を形成させる。この作用は飽和ドレ
イン電流を低下させ、その結果性能が損なわれることに
なる。
シリコン電極でもソース／ドレイン領域でも生じる。従
ってこれはソース／ドレイン接触抵抗を高め［ミットワ
ルスキー（A.Mitwalsky）その他の論文“6th Int. Sym
p. on Si1icon MaterialsScience and Tech
n．”、ECS. Montrea1、１９９０年５月参照］、また
ゲート電極に空乏層を形成させる。この作用は飽和ドレ
イン電流を低下させ、その結果性能が損なわれることに
なる。
【０００６】硼素が存在する場合ドーパントの消耗が特
に著しいことから、この作用は特に硼素又はＢＦ2をド
ープされたゲート電極及びソース及びドレイン領域で起
こる［ウォング（C.Y.Wong）その他の論文″Techn. Di
g. IEDM ８８”、第２３８〜２４１頁（１９８８）及
びチャップマン（R.A.Chapman）その他の論文“Techn.
Dig. IEDM ８８”、第５２〜５５頁（１９８８）参
照］。従ってｐ+ドープされたポリサイドからなるゲー
ト電極及びｐチャネルトランジスタは、サリサイド法で
の処理過程で特にドーパントを消耗する。
に著しいことから、この作用は特に硼素又はＢＦ2をド
ープされたゲート電極及びソース及びドレイン領域で起
こる［ウォング（C.Y.Wong）その他の論文″Techn. Di
g. IEDM ８８”、第２３８〜２４１頁（１９８８）及
びチャップマン（R.A.Chapman）その他の論文“Techn.
Dig. IEDM ８８”、第５２〜５５頁（１９８８）参
照］。従ってｐ+ドープされたポリサイドからなるゲー
ト電極及びｐチャネルトランジスタは、サリサイド法で
の処理過程で特にドーパントを消耗する。
【０００７】文献によれば例えば加熱工程を削減するこ
とにより［ハヤシダ（H.Hayashida）その他の論文 “C
onf. Proc. VLSI Sym．”、第２９〜３０頁（１９８
９）参照］又はシリサイドの厚さを減少させることによ
り［ダバリ（B.Dabari）その他の論文 “Techn. Dig.
IEDM ８８”、第５６〜５９頁（１９８８）参照］ド
一パントの消耗を阻止することは公知である。
とにより［ハヤシダ（H.Hayashida）その他の論文 “C
onf. Proc. VLSI Sym．”、第２９〜３０頁（１９８
９）参照］又はシリサイドの厚さを減少させることによ
り［ダバリ（B.Dabari）その他の論文 “Techn. Dig.
IEDM ８８”、第５６〜５９頁（１９８８）参照］ド
一パントの消耗を阻止することは公知である。
【０００８】しかしシリサイドの厚さを薄くする処置
は、これがゲート電極中の導電性並びにシリサイドの耐
熱性をも悪化させるという欠点を有する［バーメスタ
（R.Burmester）その他の論文：“Conf. Proc. ESDERC
８９”、第２３３〜２３６頁、Springer出版、１９８
９、編集 Heuberger、Rysse1、Lange参照］。
は、これがゲート電極中の導電性並びにシリサイドの耐
熱性をも悪化させるという欠点を有する［バーメスタ
（R.Burmester）その他の論文：“Conf. Proc. ESDERC
８９”、第２３３〜２３６頁、Springer出版、１９８
９、編集 Heuberger、Rysse1、Lange参照］。
【０００９】加熱工程の削減はこの方法の実行を著しく
制限することになる。特に、この措置によっては、僅か
な改善しか達成されないという欠点がある。
制限することになる。特に、この措置によっては、僅か
な改善しか達成されないという欠点がある。
【００１０】拡散の隔壁として作用する中間層をシリコ
ン層と金属シリサイド層との間に挿入することによっ
て、ドーパントの消耗を抑制することは可能である。し
かしこの手段は工程の煩雑性を明らかに高めるという欠
点を有しまたサリサイド法の適用をゲート電極に限定す
る。
ン層と金属シリサイド層との間に挿入することによっ
て、ドーパントの消耗を抑制することは可能である。し
かしこの手段は工程の煩雑性を明らかに高めるという欠
点を有しまたサリサイド法の適用をゲート電極に限定す
る。
【００１１】
【発明が解決しようとする課題】従って本発明は、ドー
パントの消耗を回避し、サリサイド法と匹敵し得る、ド
ープされたポリサイド層の製法を提供することを課題と
する。
パントの消耗を回避し、サリサイド法と匹敵し得る、ド
ープされたポリサイド層の製法を提供することを課題と
する。
【００１２】
【課題を解決するための手段】この課題は本発明によれ
ば請求項１に基づく方法によって解決される。
ば請求項１に基づく方法によって解決される。
【００１３】ド一パントの消耗の大半は公知方法におい
てはシリサイド化反応中に生じる。従って本発明方法で
はシリサイド化反応後に注入することによってポリサイ
ド層中におけるドーパントの最終的な配分を確定させる
ことによりドーパントの消耗を回避する。この措置は、
シリサイド化反応を無制限的に行うことができるという
利点を有する。
てはシリサイド化反応中に生じる。従って本発明方法で
はシリサイド化反応後に注入することによってポリサイ
ド層中におけるドーパントの最終的な配分を確定させる
ことによりドーパントの消耗を回避する。この措置は、
シリサイド化反応を無制限的に行うことができるという
利点を有する。
【００１４】金属シリサイド層を製造する前にシリコン
層に予めドーピングを施す，この措置は硼素ドーピング
を使用した場合に特に有利である。なぜならこの場合シ
リコン中に得られる最大ドーピング量はシリコンヘの硼
素の可溶性が比較的小さいことにより制限されるからで
ある。
層に予めドーピングを施す，この措置は硼素ドーピング
を使用した場合に特に有利である。なぜならこの場合シ
リコン中に得られる最大ドーピング量はシリコンヘの硼
素の可溶性が比較的小さいことにより制限されるからで
ある。
【００１５】このようにしてｐ+ドープされたポリサイ
ドゲートを製造する場合に、硼素の注入を分割して行う
ことが可能となる。この措置は、熱の負荷を分散し、そ
れに伴いｐ+ドープされたポリサイドゲ―トの場合硼素
が浸透する危険性は減少するという利点を有する。
ドゲートを製造する場合に、硼素の注入を分割して行う
ことが可能となる。この措置は、熱の負荷を分散し、そ
れに伴いｐ+ドープされたポリサイドゲ―トの場合硼素
が浸透する危険性は減少するという利点を有する。
【００１６】シリコン層を多結晶又は非晶質に析出させ
ることは本発明の枠内にある。
ることは本発明の枠内にある。
【００１７】金属シリサイド層を製造するには公知方法
すなわち金属及びシリコンの共スパッタリング、金属シ
リサイドのＣＶＤ析出及びシリコン層上への金属の析出
及び引続いての熱処理が適している。シリコン層上に金
属層を析出させ引続き熱処理することによって金属シリ
サイド層を製造することは特に有利である。この反応は
金属とシリコンとの間で選択的に進行し、従ってシリコ
ン層の表面でシリサイド化されてはならない範囲を例え
ばＳｉ０2又はＳｉ3Ｎ4で遮蔽することができる。
すなわち金属及びシリコンの共スパッタリング、金属シ
リサイドのＣＶＤ析出及びシリコン層上への金属の析出
及び引続いての熱処理が適している。シリコン層上に金
属層を析出させ引続き熱処理することによって金属シリ
サイド層を製造することは特に有利である。この反応は
金属とシリコンとの間で選択的に進行し、従ってシリコ
ン層の表面でシリサイド化されてはならない範囲を例え
ばＳｉ０2又はＳｉ3Ｎ4で遮蔽することができる。
【００１８】ＭＯＳトランジスタを製造するサリサイド
法でこの方法を用いることは本発明の枠内にある。ＭＯ
Ｓトランジスタ用のソース及びドレイン領域をシリサイ
ド化反応後の注入により製造する。シリサイド化反応時
に上述したようにサリサイド法でゲート電極並びにソー
ス及びドレイン領域の表面もシリサイド化される。本発
明ではソース及びドレイン領域の注入はシリサイド化反
応後に初めて行うことから、ソース及びドレイン領域の
ドーパント消耗も回避される。
法でこの方法を用いることは本発明の枠内にある。ＭＯ
Ｓトランジスタ用のソース及びドレイン領域をシリサイ
ド化反応後の注入により製造する。シリサイド化反応時
に上述したようにサリサイド法でゲート電極並びにソー
ス及びドレイン領域の表面もシリサイド化される。本発
明ではソース及びドレイン領域の注入はシリサイド化反
応後に初めて行うことから、ソース及びドレイン領域の
ドーパント消耗も回避される。
【００１９】ｐ+ドープされたポリサイドゲートを有す
るｎ及びｐチャネルトランジスタを製造するためにこの
製法をサリサイドＣＭＯＳ全処理工程で使用することも
本発明の枠内にある。この場合ｎチャネルトランジスタ
は埋め込みチャネル装置としてまたｐチャネルトランジ
スタは表面チャネルＭＯＳＦＥＴとして施される。これ
はトランシスタの耐久性を著しく高め、従って５ボルト
用に対して有利に使用することができる。
るｎ及びｐチャネルトランジスタを製造するためにこの
製法をサリサイドＣＭＯＳ全処理工程で使用することも
本発明の枠内にある。この場合ｎチャネルトランジスタ
は埋め込みチャネル装置としてまたｐチャネルトランジ
スタは表面チャネルＭＯＳＦＥＴとして施される。これ
はトランシスタの耐久性を著しく高め、従って５ボルト
用に対して有利に使用することができる。
【００２０】本発明の他の実施態様は、ｎ+ドープされ
たポリサイドゲートを有するｎチャネルトランジスタ及
びｐ+ドープされたポリサイドゲートを有するｐチャネ
ルトランジスタ（いわゆるデュアル・ワーク機能ゲー
ト）を製造するためのサリサイドＣＭＯＳ全処理工程で
の使用にある。この場合ｎチャネルトランジスタもまた
ｐチャネルトランジスタも表面チャネルＭＯＳＦＥＴと
して製造される。これらは顕著な短チャネル状態を示
す。従ってこの実施態様は、低い供給電圧で運転可能
な、ゲート長さが短いトランジスタを有するＣＭＯＳ回
路を製造するのに有利に使用することができる。
たポリサイドゲートを有するｎチャネルトランジスタ及
びｐ+ドープされたポリサイドゲートを有するｐチャネ
ルトランジスタ（いわゆるデュアル・ワーク機能ゲー
ト）を製造するためのサリサイドＣＭＯＳ全処理工程で
の使用にある。この場合ｎチャネルトランジスタもまた
ｐチャネルトランジスタも表面チャネルＭＯＳＦＥＴと
して製造される。これらは顕著な短チャネル状態を示
す。従ってこの実施態様は、低い供給電圧で運転可能
な、ゲート長さが短いトランジスタを有するＣＭＯＳ回
路を製造するのに有利に使用することができる。
【００２１】本発明の他の実施態様は他の請求項に記載
されている。
されている。
【００２２】
【実施例】次に本発明を実施例及び図面に基づき詳述す
る。
る。
【００２３】例えば単結晶シリコンからなる基板１１
（図１参照）にポリシリコン層１２を施す。ポリシリコ
ン層１２はドーピングされていない。ポリシリコン層１
２上に例えばチタン、タンタル、タングステン、モリブ
デン、コバルト、ニッケル又は白金からなる金属層１３
を施す。ポリシリコン層１２は例えば１００〜５００ｎ
ｍの厚さを有する。金属層１３は例えば６００ｎｍの厚
さに析出させる。
（図１参照）にポリシリコン層１２を施す。ポリシリコ
ン層１２はドーピングされていない。ポリシリコン層１
２上に例えばチタン、タンタル、タングステン、モリブ
デン、コバルト、ニッケル又は白金からなる金属層１３
を施す。ポリシリコン層１２は例えば１００〜５００ｎ
ｍの厚さを有する。金属層１３は例えば６００ｎｍの厚
さに析出させる。
【００２４】例えば６００〜１０００℃の温度で金属層
１３の金属とポリシリコン層１２の一部とを反応させる
ことにより金属シリサイド層１３ａを形成させる（図２
参照）。ポリシリコン層１２ａの残留部分は金属シリサ
イド層１３ａと共にポリサイド層１４を形成する。
１３の金属とポリシリコン層１２の一部とを反応させる
ことにより金属シリサイド層１３ａを形成させる（図２
参照）。ポリシリコン層１２ａの残留部分は金属シリサ
イド層１３ａと共にポリサイド層１４を形成する。
【００２５】金属及びシリコンを同時にスパツタリング
し、その後シリサイドを形成するため熱処理することに
より又はＣＶＤ析出により金属シリサイド層１３ａを製
造することは本発明の枠内にある。
し、その後シリサイドを形成するため熱処理することに
より又はＣＶＤ析出により金属シリサイド層１３ａを製
造することは本発明の枠内にある。
【００２６】ポリサイド層１４を形成した後、図３に符
号１５で示されている注入によりポリサイド層１４のド
ーピングを行う。金属シリサイド層１３ａが、高温処理
で激しい金属とドーパントとの反応が予想される金属シ
リサイドからなる場合（これは例えばＴｉＳｉ2に対し
ドーパントとして硼素を用いる場合が該当する）、注入
ｌ５はドーパントイオンが少なくとも金属シリサイド層
１３ａに対するポリサイド層１２ａの接触面にまで達す
るようなエネルギーで行わなければならない。すなわち
この場合同時に起こる金属とドーパントとの激しい反応
により、金属シリサイド層１３ａからドーパントを完全
拡散させることは不可能である。
号１５で示されている注入によりポリサイド層１４のド
ーピングを行う。金属シリサイド層１３ａが、高温処理
で激しい金属とドーパントとの反応が予想される金属シ
リサイドからなる場合（これは例えばＴｉＳｉ2に対し
ドーパントとして硼素を用いる場合が該当する）、注入
ｌ５はドーパントイオンが少なくとも金属シリサイド層
１３ａに対するポリサイド層１２ａの接触面にまで達す
るようなエネルギーで行わなければならない。すなわち
この場合同時に起こる金属とドーパントとの激しい反応
により、金属シリサイド層１３ａからドーパントを完全
拡散させることは不可能である。
【００２７】ポリシリコン層１２を金属層１３の析出前
に、又はポリシリコン層１２ａを金属シリサイド層１３
ａの製造前に、予備ドーピングすることは本発明の枠内
にある。確かにシリサイド化反応の際にポリシリコン層
１２ａはドーパントを消耗するが、これは次の注入１５
により補償される。最終的なドーパント分布はポリサイ
ド層１４の形成後における注入１５によって確定され
る。
に、又はポリシリコン層１２ａを金属シリサイド層１３
ａの製造前に、予備ドーピングすることは本発明の枠内
にある。確かにシリサイド化反応の際にポリシリコン層
１２ａはドーパントを消耗するが、これは次の注入１５
により補償される。最終的なドーパント分布はポリサイ
ド層１４の形成後における注入１５によって確定され
る。
【００２８】例えは単結晶シリコンからなる基板２１
（図４参照）内にｐ−ドープされている第１ウェル２２
及びｎドープされている第２ウェル２３を製造する。第
１ウェル２２は例えば硼素でドープされており、例えば
5×1 016ｃｍ-3のドーパント濃度を有する。第２ウェル
２３は例えば燐でドープされており、例えば5×1 016ｃ
ｍ-3のドーパント濃度を有する。フィールド酸化物領域
２４により第１ウェル２２中に第１ＭＯＳトランジスタ
を収容する第１領域をまた第２ウェル２３中に第１ＭＯ
Ｓトランジスタに対して相補性の第２ＭＯＳトランジス
タを収容する第２領域を特定する。フィールド酸化物領
域は能動トランジスタを分離するために使用する。フィ
ールド酸化物領域２４、第１ウェル２２及び第２ウェル
２３を例えばＬＯＣＯＳ法で製造する。第１ＭＯＳトラ
ンジスタをＮＭＯＳトランジスタとしてまた第２ＭＯＳ
トランジスタをＰＭＯＳトランジスタとして製造する。
（図４参照）内にｐ−ドープされている第１ウェル２２
及びｎドープされている第２ウェル２３を製造する。第
１ウェル２２は例えば硼素でドープされており、例えば
5×1 016ｃｍ-3のドーパント濃度を有する。第２ウェル
２３は例えば燐でドープされており、例えば5×1 016ｃ
ｍ-3のドーパント濃度を有する。フィールド酸化物領域
２４により第１ウェル２２中に第１ＭＯＳトランジスタ
を収容する第１領域をまた第２ウェル２３中に第１ＭＯ
Ｓトランジスタに対して相補性の第２ＭＯＳトランジス
タを収容する第２領域を特定する。フィールド酸化物領
域は能動トランジスタを分離するために使用する。フィ
ールド酸化物領域２４、第１ウェル２２及び第２ウェル
２３を例えばＬＯＣＯＳ法で製造する。第１ＭＯＳトラ
ンジスタをＮＭＯＳトランジスタとしてまた第２ＭＯＳ
トランジスタをＰＭＯＳトランジスタとして製造する。
【００２９】第１ウェル２２及び第２ウェル２３の表面
に公知方法でゲート酸化物層２５を製造する。
に公知方法でゲート酸化物層２５を製造する。
【００３０】全面的にポリシリコン層２６を析出させ
る。ポリシリコン層２６を例えば１００〜５００ｎｍの
厚さに製造し、例えば硼素を注入することによりｐドー
ピングする。その際注入は１５ｋｅＶのエネルギー及び
５×１ ０15ｃｍ-2のドーズ量で行う。
る。ポリシリコン層２６を例えば１００〜５００ｎｍの
厚さに製造し、例えば硼素を注入することによりｐドー
ピングする。その際注入は１５ｋｅＶのエネルギー及び
５×１ ０15ｃｍ-2のドーズ量で行う。
【００３１】ポリシリコン層２６上に例えば窒化シリコ
ン又は酸化シリコンからなる被覆層２７を析出させる。
被覆層２７は例えば１５０ｎｍの厚さで製造する。
ン又は酸化シリコンからなる被覆層２７を析出させる。
被覆層２７は例えば１５０ｎｍの厚さで製造する。
【００３２】図示しない写真技術により被覆層２７及び
ポリシリコン層２６を構造化する。即ち層２６から第１
ＭＯＳトランジスタ用の第１ゲート電極２６ａ及び第２
ＭＯＳトランジスタ用の第２ゲート電極２６ｂを形成す
る（図５参照）。
ポリシリコン層２６を構造化する。即ち層２６から第１
ＭＯＳトランジスタ用の第１ゲート電極２６ａ及び第２
ＭＯＳトランジスタ用の第２ゲート電極２６ｂを形成す
る（図５参照）。
【００３３】再酸化工程で第１ゲート電極２６ａ及び第
２ゲート電極２６ｂの側面を薄い側面酸化物２８で覆
う。次いで第１領域のみは被覆しないで残す第１フォト
レジストマスク２９を製造する（図５参照）。
２ゲート電極２６ｂの側面を薄い側面酸化物２８で覆
う。次いで第１領域のみは被覆しないで残す第１フォト
レジストマスク２９を製造する（図５参照）。
【００３４】ｎドーピング可能なイオン（例えば燐）を
注入することにより第１ＭＯＳトランジスタ用のＬＤＤ
ソース及びドレイン領域３０を製造する。この場合第１
フォトレジストマスク２９及び第１ゲート電極２６ａは
注入マスクとして作用する。その際燐イオンの第１ゲー
ト電極２６ａへの注入は被覆層２７ａ及び側面酸化物２
８によって阻止される。第１フォトレジストマスク２９
の除去後（図示されていない）、第１ゲート電極２６ａ
及び第２ゲート電極２６ｂの側面に例えば酸化シリコン
からなる側面被覆３１を製造する。もう１つのフォトレ
ジストマスク３２（これもまた第１領域のみは被覆しな
いまま残す）を製造した後、砒素を注入することにより
第１ＭＯＳトランジスタ用の高ドープされたソース及び
ドレイン領域３３を製造する。側面被覆３１は側面酸化
物２８よりも幅広であることから、高ドープされたソー
ス及びドレイン領域３３の範囲はＬＤＤソース及びドレ
イン領域３０のそれよりも小さい（図６参照）。
注入することにより第１ＭＯＳトランジスタ用のＬＤＤ
ソース及びドレイン領域３０を製造する。この場合第１
フォトレジストマスク２９及び第１ゲート電極２６ａは
注入マスクとして作用する。その際燐イオンの第１ゲー
ト電極２６ａへの注入は被覆層２７ａ及び側面酸化物２
８によって阻止される。第１フォトレジストマスク２９
の除去後（図示されていない）、第１ゲート電極２６ａ
及び第２ゲート電極２６ｂの側面に例えば酸化シリコン
からなる側面被覆３１を製造する。もう１つのフォトレ
ジストマスク３２（これもまた第１領域のみは被覆しな
いまま残す）を製造した後、砒素を注入することにより
第１ＭＯＳトランジスタ用の高ドープされたソース及び
ドレイン領域３３を製造する。側面被覆３１は側面酸化
物２８よりも幅広であることから、高ドープされたソー
ス及びドレイン領域３３の範囲はＬＤＤソース及びドレ
イン領域３０のそれよりも小さい（図６参照）。
【００３５】この別のフォトレジストマスクを除去した
後、構造化された被覆層２７ａを除去する。この別のレ
ジストマスク３２を除去した後熱処理を施すことにより
ソース及びドレイン領域３０、３３を活性化することが
でき、これは次のシリサイド化に有利に作用する。
後、構造化された被覆層２７ａを除去する。この別のレ
ジストマスク３２を除去した後熱処理を施すことにより
ソース及びドレイン領域３０、３３を活性化することが
でき、これは次のシリサイド化に有利に作用する。
【００３６】第１ゲート電極２６ａ及び第２ゲート電極
２６ｂの表面にまた第１ウェル２２及び第２ウェル２３
の表面に例えばチタンからなる金属層３４０を施し（図
７参照）、引続き例えば６００〜１０００℃で熱処理す
ることにより金属シリサイド３４を製造する（図８参
照）。その際第１ゲート電極２６ａ及び第２ゲート電極
２６ｂ内ではドーパントが消耗する，
２６ｂの表面にまた第１ウェル２２及び第２ウェル２３
の表面に例えばチタンからなる金属層３４０を施し（図
７参照）、引続き例えば６００〜１０００℃で熱処理す
ることにより金属シリサイド３４を製造する（図８参
照）。その際第１ゲート電極２６ａ及び第２ゲート電極
２６ｂ内ではドーパントが消耗する，
【００３７】第２領域のみは被覆せずに残す第２フォト
レジストマスク３５を注入マスクとして使用し、例えば
硼素を注入することにより第２ゲート電極２６ｂ内のド
ーパントの消耗を補償する。同時に第２ＭＯＳトランジ
スタ用のソース及びドレイン領域３６を注入する（図９
参照）。硼素注入は例えば３０ｋｅＶのエネルギー及び
５×１０15ｃｍ-2のドーズ量で行う。硼素注入は、第２
ゲート電極２６ｂ内での金属シリサイドとポリシリコン
との間の接触面に達する程十分深く行わなければならな
い。しかし一方でこの硼素注入はあまり深すぎてはなら
ず、これによりそのソース及びドレイン領域３６は短チ
ャネルトランジスタの要求に適応する。
レジストマスク３５を注入マスクとして使用し、例えば
硼素を注入することにより第２ゲート電極２６ｂ内のド
ーパントの消耗を補償する。同時に第２ＭＯＳトランジ
スタ用のソース及びドレイン領域３６を注入する（図９
参照）。硼素注入は例えば３０ｋｅＶのエネルギー及び
５×１０15ｃｍ-2のドーズ量で行う。硼素注入は、第２
ゲート電極２６ｂ内での金属シリサイドとポリシリコン
との間の接触面に達する程十分深く行わなければならな
い。しかし一方でこの硼素注入はあまり深すぎてはなら
ず、これによりそのソース及びドレイン領域３６は短チ
ャネルトランジスタの要求に適応する。
【００３８】第２フォトレジストマスク３５によって第
１ゲート電極２６ａをこの硼素注入から遮蔽する。第１
ゲート電極２６ａの中ではドーパントの消耗は問題とな
らない。なぜならＮＭＯＳ―ＦＥＴである第１ＭＯＳト
ランジスタでは、ＰＭＯＳ―ＦＥＴである第２ＭＯＳト
ランジスタとは異なりゲート電極２６ａ内にいかなる空
乏層も形成されないからである。
１ゲート電極２６ａをこの硼素注入から遮蔽する。第１
ゲート電極２６ａの中ではドーパントの消耗は問題とな
らない。なぜならＮＭＯＳ―ＦＥＴである第１ＭＯＳト
ランジスタでは、ＰＭＯＳ―ＦＥＴである第２ＭＯＳト
ランジスタとは異なりゲート電極２６ａ内にいかなる空
乏層も形成されないからである。
【００３９】第２フォトレジストマスク３５を除去した
後、全面的に中間酸化物層３７（図１０参照）を施す。
その後に後から注入されたドーパントを活性化するため
に流化熱処理する。流化熱処理は例えば９００℃で行
う。
後、全面的に中間酸化物層３７（図１０参照）を施す。
その後に後から注入されたドーパントを活性化するため
に流化熱処理する。流化熱処理は例えば９００℃で行
う。
【００４０】例えば短結晶シリコンからなる基板４１中
に例えばｐドープされている第Ｉウスル４２及び例えば
ｎドープされている第２ウェル４３を製造する。第１ウ
ェルを例えば硼素を用いて5×1 016ｃｍ-3の濃度にドー
プする。第２ウェル４３は燐で5×1 016ｃｍ-3のドーパ
ント濃度にド―プする。能動トランジスタ領域を分離す
るため、フィールド酸化物領域４４を設ける。フィール
ド酸化物領域４４及び第１ウェル４２及び第２ウェル４
３は例えばＬＯＣＯＳ技術で製造する（図１１参照）。
に例えばｐドープされている第Ｉウスル４２及び例えば
ｎドープされている第２ウェル４３を製造する。第１ウ
ェルを例えば硼素を用いて5×1 016ｃｍ-3の濃度にドー
プする。第２ウェル４３は燐で5×1 016ｃｍ-3のドーパ
ント濃度にド―プする。能動トランジスタ領域を分離す
るため、フィールド酸化物領域４４を設ける。フィール
ド酸化物領域４４及び第１ウェル４２及び第２ウェル４
３は例えばＬＯＣＯＳ技術で製造する（図１１参照）。
【００４１】第１ウェル４２はフィールド酸化物領域４
４で被覆されておらずまた第１ＭＯＳトランジスタを収
容するために特定された第１領域を有する。第２ウェル
４３はフィールド酸化物領域４４で被覆されておらずま
た第２ＭＯＳトランジスタを収容するために特定された
第２領域を有する。第１領域の表面にはＮＭＯＳ−ＦＥ
Ｔである第１ＭＯＳトランジスタ用のチャネル注入部
（図示されていない）を施す。第２領域の表面にはＰＭ
ＯＳ−ＦＥＴである第２ＭＯＳトランジスタ用のチャネ
ル注入部（図示されていない）を設ける。
４で被覆されておらずまた第１ＭＯＳトランジスタを収
容するために特定された第１領域を有する。第２ウェル
４３はフィールド酸化物領域４４で被覆されておらずま
た第２ＭＯＳトランジスタを収容するために特定された
第２領域を有する。第１領域の表面にはＮＭＯＳ−ＦＥ
Ｔである第１ＭＯＳトランジスタ用のチャネル注入部
（図示されていない）を施す。第２領域の表面にはＰＭ
ＯＳ−ＦＥＴである第２ＭＯＳトランジスタ用のチャネ
ル注入部（図示されていない）を設ける。
【００４２】第１ウェル４２及び第２ウェル４３の露出
表面に公知方法でゲート酸化物層４５を設ける。
表面に公知方法でゲート酸化物層４５を設ける。
【００４３】ドープされていないポリシリコン層４６を
例えば１００〜５００ｎｍの厚さで全面的に析出させ
る。
例えば１００〜５００ｎｍの厚さで全面的に析出させ
る。
【００４４】第２領域のみは被覆せずに残す第１フォト
レジストマスク４７を施した後、ポリシリコン層４６を
ｐドープするため硼素での注入を例えば１５ｋｅＶのエ
ネルギー及び例えば5×1 015ｃｍ-2のドーズ量で行う。
レジストマスク４７を施した後、ポリシリコン層４６を
ｐドープするため硼素での注入を例えば１５ｋｅＶのエ
ネルギー及び例えば5×1 015ｃｍ-2のドーズ量で行う。
【００４５】第１フォトレジストマスク４７を除去し、
写真技術を実施した後、ポリシリコン層４６を構造化す
ることによって第１ゲート電極４６ａ及び第２ゲート電
極４６ｂを製造する。第１ゲート電極４６ａは第１ＭＯ
Ｓトランジスタの領域に配設され、製造に応じてドープ
されていないポリシリコンからなる（図１２参照）。第
２ゲート電極４６ｂは第２ＭＯＳトランジスタの領域内
にありまた製造に応じてｐ+ドープされたポリシリコン
からなる。
写真技術を実施した後、ポリシリコン層４６を構造化す
ることによって第１ゲート電極４６ａ及び第２ゲート電
極４６ｂを製造する。第１ゲート電極４６ａは第１ＭＯ
Ｓトランジスタの領域に配設され、製造に応じてドープ
されていないポリシリコンからなる（図１２参照）。第
２ゲート電極４６ｂは第２ＭＯＳトランジスタの領域内
にありまた製造に応じてｐ+ドープされたポリシリコン
からなる。
【００４６】再酸化により第１ゲート電極４６ａ及び第
２ゲート電極４６ｂの側面に薄い側面酸化物４８を製造
する。第１領域のみは被覆することなく残す第２フォト
レジストマスク４９を形成した後、燐を注入することに
より第１ＭＯＳトランジスタ用のＬＤＤソース及びドレ
イン領域５０を作る（図１２参照）。この注入は例えば
エネルギー６０ｋｅＶ、ドーズ量３×1 013ｃｍ-2のパ
ラメータで行う。
２ゲート電極４６ｂの側面に薄い側面酸化物４８を製造
する。第１領域のみは被覆することなく残す第２フォト
レジストマスク４９を形成した後、燐を注入することに
より第１ＭＯＳトランジスタ用のＬＤＤソース及びドレ
イン領域５０を作る（図１２参照）。この注入は例えば
エネルギー６０ｋｅＶ、ドーズ量３×1 013ｃｍ-2のパ
ラメータで行う。
【００４７】第２フォトレジストマスク４９（図示せ
ず）を除去した後、第１ゲート電極４６ａ及び第２ゲー
ト電極４６ｂの側面に例えば酸化シリコン又は窒化シリ
コンからなる側面被覆５ｌを作る（図１３参照）。
ず）を除去した後、第１ゲート電極４６ａ及び第２ゲー
ト電極４６ｂの側面に例えば酸化シリコン又は窒化シリ
コンからなる側面被覆５ｌを作る（図１３参照）。
【００４８】同様に第１領域のみは被覆せずに残す別の
フォトレジストマスク５２を形成した後、砒素を注入す
ることにより第１ＭＯＳトランジスタ用の高ドープされ
たソース及びドレイン領域５３を作る。砒素の注入に際
して第１ゲート電極４６ａはｎ +ドープされる（図１３
参照）。側面被覆５１の広がりは側面酸化物４８のそれ
よりも大きいことから、高ドープされたソース及びドレ
イン領域５３はＬＤＤのソース及びドレイン領域５０と
は異なる広がりを有する。砒素の注入は例えばエネルギ
ー５０ｋｅＶ、ドーズ量5×1 015ｃｍ-2のパラメータで
行う。
フォトレジストマスク５２を形成した後、砒素を注入す
ることにより第１ＭＯＳトランジスタ用の高ドープされ
たソース及びドレイン領域５３を作る。砒素の注入に際
して第１ゲート電極４６ａはｎ +ドープされる（図１３
参照）。側面被覆５１の広がりは側面酸化物４８のそれ
よりも大きいことから、高ドープされたソース及びドレ
イン領域５３はＬＤＤのソース及びドレイン領域５０と
は異なる広がりを有する。砒素の注入は例えばエネルギ
ー５０ｋｅＶ、ドーズ量5×1 015ｃｍ-2のパラメータで
行う。
【００４９】次いでこの別のフォトレジストマスク５２
を除去する。その後第１ＭＯＳトランジスタのソース及
びドレイン領域を熱処理により活性化することは本発明
の枠内にある。これにより次のシリサイド化処理は改善
される。
を除去する。その後第１ＭＯＳトランジスタのソース及
びドレイン領域を熱処理により活性化することは本発明
の枠内にある。これにより次のシリサイド化処理は改善
される。
【００５０】次いで例えはチタンからなる金属層５４０
を全面的に施す（図１４参照）。例えば６００〜１００
０℃で熱処理することにより選択的に第１ウェル４２及
び第２ウェル４３の露出するシリコン表面に並びにポリ
シリコンからなる第１ゲート電極４６ａ及び第２ゲート
電極４６ｂの表面に、例えばＴｉＳｉ2の金属シリサイ
ド５４を作る（図１５参照）。このシリサイド化反応に
際して、チタンと硼素との間で金属とドーパントとの反
応が生じることにより第２ゲート電極４６ｂ内ではドー
パントが消耗する。一方第１ゲート電極４６ａでは砒素
とチタンとの間にこの種の金属とドーパントとの反応が
目立った規模で生じることはなく、従ってここではドー
パント消耗について言及することはない。
を全面的に施す（図１４参照）。例えば６００〜１００
０℃で熱処理することにより選択的に第１ウェル４２及
び第２ウェル４３の露出するシリコン表面に並びにポリ
シリコンからなる第１ゲート電極４６ａ及び第２ゲート
電極４６ｂの表面に、例えばＴｉＳｉ2の金属シリサイ
ド５４を作る（図１５参照）。このシリサイド化反応に
際して、チタンと硼素との間で金属とドーパントとの反
応が生じることにより第２ゲート電極４６ｂ内ではドー
パントが消耗する。一方第１ゲート電極４６ａでは砒素
とチタンとの間にこの種の金属とドーパントとの反応が
目立った規模で生じることはなく、従ってここではドー
パント消耗について言及することはない。
【００５１】第２領域のみは被覆しないで残す第３フォ
トレジストマスク５５を施した後砒素を注入して、第２
ゲート電極４６ｂ内でのドーパント消耗を補償する（図
１６参照）。砒素を注入する際同時に第２ＭＯＳトラン
ジスタ用のソース及びドレイン領域５６を製造する。砒
素の注入は例えばエネルギー３０ｋｅＶ、ドーズ量5×1
015ｃｍ-2のパラメータで行う。
トレジストマスク５５を施した後砒素を注入して、第２
ゲート電極４６ｂ内でのドーパント消耗を補償する（図
１６参照）。砒素を注入する際同時に第２ＭＯＳトラン
ジスタ用のソース及びドレイン領域５６を製造する。砒
素の注入は例えばエネルギー３０ｋｅＶ、ドーズ量5×1
015ｃｍ-2のパラメータで行う。
【００５２】硼素の注入に際しては、このドーパントが
第２電極４６ｂにおいて少なくとも金属シリサイド５４
とポリシリコンとの接触面にまで達するように注意すべ
きである。すなわち金属とドーパントとの激しい反応に
より、後に硼素を金属硼化物５４からポリシリコンに拡
散させることは不可能である。この硼素の注入は、ソー
ス及びドレイン領域５６が第２ＭＯＳトランジスタの要
求を満足するように実施しなければならない（図１６参
照）。
第２電極４６ｂにおいて少なくとも金属シリサイド５４
とポリシリコンとの接触面にまで達するように注意すべ
きである。すなわち金属とドーパントとの激しい反応に
より、後に硼素を金属硼化物５４からポリシリコンに拡
散させることは不可能である。この硼素の注入は、ソー
ス及びドレイン領域５６が第２ＭＯＳトランジスタの要
求を満足するように実施しなければならない（図１６参
照）。
【００５３】第３フォトレジストマスク５５を除去した
後、中間酸化物層５７を全面的に施し（図１７参照）、
この構造物を例えば９００℃で流化熱処理するに際して
第２ＭＯＳトランジスタのソース及びドレイン領域５６
が活性化する。まだ行われていない場合には第１ＭＯＳ
トランジスタの高ドープされたソース及びドレイン領域
５３及びＬＤＤソース及びドレイン領域５０をこの工程
で同時に活性化する。この製造工程は公知のように接触
孔のエッチング及び金属化で完了する。
後、中間酸化物層５７を全面的に施し（図１７参照）、
この構造物を例えば９００℃で流化熱処理するに際して
第２ＭＯＳトランジスタのソース及びドレイン領域５６
が活性化する。まだ行われていない場合には第１ＭＯＳ
トランジスタの高ドープされたソース及びドレイン領域
５３及びＬＤＤソース及びドレイン領域５０をこの工程
で同時に活性化する。この製造工程は公知のように接触
孔のエッチング及び金属化で完了する。
【図１】ドープされたポリサイド層を製造する第１処理
を示す略示図。
を示す略示図。
【図２】ドープされたポリサイド層を製造する第２処理
を示す略示図，
を示す略示図，
【図３】ドープされたポリサイド層を製造する第３処理
を示す略示図。
を示す略示図。
【図４】ｐ+ゲートサリサイドＣＭＯＳを製造する第１
工程を示す略示図。
工程を示す略示図。
【図５】ｐ+ゲートサリサイドＣＭＯＳを製造する第２
工程を示す略示図。
工程を示す略示図。
【図６】ｐ+ゲートサリサイドＣＭＯＳを製造する第３
工程を示す略示図。
工程を示す略示図。
【図７】ｐ+ゲートサリサイドＣＭＯＳを製造する第４
工程を示す略示図。
工程を示す略示図。
【図８】ｐ+ゲートサリサイドＣＭＯＳを製造する第５
工程を示す略示図。
工程を示す略示図。
【図９】ｐ+ゲートサリサイドＣＭＯＳを製造する第６
工程を示す略示図，
工程を示す略示図，
【図１０】ｐ+ゲートサリサイドＣＭＯＳを製造する第
７工程を示す略示図。
７工程を示す略示図。
【図１１】ｎ+／ｐ+ゲートサリサイドＣＭＯＳを製造す
る第１工程を示す略示図。
る第１工程を示す略示図。
【図１２】ｎ+／ｐ+ゲートサリサイドＣＭＯＳを製造す
る第２工程を示す略示図
る第２工程を示す略示図
【図１３】ｎ+／ｐ+ゲートサリサイドＣＭＯＳを製造す
る第３工程を示す略示図
る第３工程を示す略示図
【図１４】ｎ+／ｐ+ゲートサリサイドＣＭＯＳを製造す
る第４工程を示す略示図
る第４工程を示す略示図
【図１５】ｎ+／ｐ+ゲートサリサイドＣＭＯＳを製造す
る第５工程を示す略示図
る第５工程を示す略示図
【図１６】ｎ+／ｐ+ゲートサリサイドＣＭＯＳを製造す
る第６工程を示す略示図
る第６工程を示す略示図
【図１７】ｎ+／ｐ+ゲ―トサリサイドＣＭＯＳを製造す
る第７工程を示す略示図
る第７工程を示す略示図
【符号の説明】 １１ 基板 １２ シリコン層 １３ 金属層 １３ａ 金属シリサイド層 １４ ポリサイド層 １５ 注入 ２１ 基板 ２２ 第１ウェル ２３ 第２ウェル ２４ フィールド酸化物領域 ２５ 絶縁層 ２６ シリコン層 ２６ａ 第１ゲート電極 ２６ｂ 第２ゲート電極 ２７ 被覆層 ２８ 側面酸化物 ２９ フォトレジストマスク ３０ ソース及びドレイン領域 ３１ 側面被覆 ３２ フォトレジストマスク ３３ ソース及びドレイン領域 ３４ 金属シリサイド層 ３５ フォトレジストマスク ３６ ソース及びドレイン領域 ３７ 中間酸化物層 ４１ 基板 ４２ 第１ウェル ４３ 第２ウェル ４４ フィールド酸化物領域 ４５ 絶縁層 ４６ シリコン層 ４６ａ 第１ゲート電極 ４６ｂ 第２ゲート電極 ４７ フォトレジストマスク ４８ 側面酸化物 ４９ フォトレジストマスク ５０ ソース及びドレイン領域 ５１ 側面被覆 ５２ フォトレジストマスク ５３ ソース及びドレイン領域 ５４ 金属シリサイド層 ５５ フォトレジストマスク ５６ ソース及びドレイン領域 ５７ 中間酸化物層 ３４０、５４０ 金属層
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ラルフ ブルメスター ドイツ連邦共和国 4030 ラチンゲン ６ ランゲンブロイツヒ 11アー (56)参考文献 特開 昭57−72383（ＪＰ，Ａ) 特開 昭60−210863（ＪＰ，Ａ) 特開 昭60−254766（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/28 - 21/288 H01L 21/336 H01L 21/8238 H01L 27/092 H01L 29/78
Claims (13)
- 【請求項１】 ａ）半導体基板（１１）上に単結晶では
ないシリコン層（１２、１２ａ）を製造し、 ｂ） シリコン層（１２、１２ａ）を予備ドーピング
し、 ｃ） シリコン層（ｌ２、１２ａ）上に金属シリサイド
層（１３ａ）を製造し、こうしてシリコン及び金属シリ
サイドからなるポリサイド層（１４）を形成し、 ｄ） ポリサイド層（１４）をその形成後注入（１５）
によりドーパント濃度の最終値にドーピングする各工程
により半導体基板上にドープされたポリサイド層を製造
する方法。 - 【請求項２】 シリコン層（１２、１２ａ）をポリシリ
コン層として製造することを特徴とする請求項１記載の
方法。 - 【請求項３】 金属シリサイド層（１３ａ）が、チタ
ン、タンタル、タングステン、モリブデン、コバルト、
ニッケル及び白金の金属中の少なくとも１つのシリサイ
ドを含むことを特徴とする請求項１又は２記載の方法。 - 【請求項４】 ａ） シリコン層（１２）上に金属層
（１３）を析出させ、ｂ） 熱処理によりシリコン層の
一部をその上に配設された金属層（１３）と反応させる
ことにより金属シリサイド層（１３ａ）に変える各工程
を有することを特徴とする請求項１ないし３の１つに記
載の方法。 - 【請求項５】 ａ） 半導体基板としてシリコンからな
る基板（２１、４１）を使用し、その表面に、熱処理に
際して金属層（３４０、５４０）と反応して金属シリサ
イドを生じることのない物質からなる遮蔽構造物（２
４、３１、４４、５１）を配設し、 ｂ） 金属層（３４０、５４０）を析出させる前にシリ
コン層（２６、４６）を構造化し、 ｃ） 金属層（３４０、５４０）をシリコン層（２６、
４６）、遮蔽構造物（２４、３ｌ、４４、５１）及び基
板（２１、４１）の露出領域の表面に全面的に析出さ
せ、熱処理によりシリコン層（２６、４６）及び基板
（２１、４１）の露出領域の表面に金属シリサイドを形
成し、一方遮蔽構造物（２４、３１、４４、５１）上に
は未反応の金属を残存させる各工程を有することを特徴
とする請求項４記載の方法。 - 【請求項６】 ａ） 少なくともシリコン層（２６、４
６）の領域内で基板（２１、４１）とシリコン層（２
６、４６）との間に、この領域でシリコン層（２６、４
６）と共有する側面を有するように構造化されている絶
縁層（２５、４５）を製造し、 ｂ） 金属層（３４０、５４０）を析出させる前にこの
側面に、熱処理に際して金属層（３４０、５４０）と反
応して金属シリサイドを生じることのない絶縁物質から
なる側面被覆（３１、５１）を製造する各工程を有する
ことを特徴とする請求項５記載の方法。 - 【請求項７】 遮蔽構造物（２４、４４）及び側面被覆
（３１、５１）が酸化シリコン及び窒化シリコンの１つ
を含んでいることを特徴とする請求項６記載の方法。 - 【請求項８】 構造化された絶縁層（２５、４５）上に
配設されているシリコン層（２６、４６）の少なくとも
一部がゲート電極（２６ｂ、４６ｂ）を、またその下に
配設されている絶縁層（２５、４５）がＭＯＳトランシ
スタ用のゲート誘電体を形成し、ポリサイド層（２６
ｂ、３４、４６ｂ、５４）をドーピングするための注入
処理によりＭＯＳトランジスタ用のソース及びドレイン
領域（３６、５６）を基板内に形成することを特徴とす
る請求項６又は７記載の方法。 - 【請求項９】 ａ） 基板（２１）内に第１導電型の第
１ウェル（２２）及び第１導電型とは逆の第２導電型の
第２ウェル（２３）を製造し、 ｂ） フィールド酸化物領域（２４）を用いて、第１ウ
ェル（２２）中に第１ＭＯＳトランジスタを収容する第
１領域を、また第２ウェル（２３）中に第１ＭＯＳトラ
ンジスタに対して相補性の第２ＭＯＳトランジスタを収
容する第２領域を特定し、 ｃ） 第１領域及び第２領域の表面にゲート酸化物層
（２５）を製造した後、第１導電型にドープされたポリ
シリコン層（２６）及び更にその上に、酸化シリコンお
よび窒化シリコンの少なくとも１つを含む被覆層（２
７）を全面的に施し、 ｄ） 第１ＭＯＳトランジスタ用の第１ゲート電極（２
６ａ）及び第２ＭＯＳトランジスタ用の第２ゲート電極
（２６ｂ）をポリシリコン層（２６）の構造化により形
成した後及び第１ゲート電極（２６ａ）及び第２ゲート
電極（２６ｂ）の側面に側面被覆（３１）を形成した
後、第１領域のみは被覆せずに残す第１フォトレジスト
マスク（３２）を施し、 ｅ） 第１ゲート電極（２６ａ）及び注入マスクとして
の第１フォトレジストマスク（３２）を使用して第２導
電型にドーピング可能なイオンを注入することにより第
１ＭＯＳトランジスタ用の第１ソース及びドレイン領域
（３３）を形成した後、第１フォトレジストマスク（３
２）を除去し、 ｆ） 被覆層（２７）を除去した後、金属層（３４０）
を全面的に施し、金属シリサイドを形成するために熱処
理を行い、 ｇ） 第２領域のみは被覆せずに残す第２フォトレジス
トマスク（３５）を注入マスクとして使用して、第２ゲ
ート電極（２６ｂ）内のドーパント濃度の最終値を調整
するためにまた第２ＭＯＳトランジスタ用の第２ソース
及びドレイン領域（３６）を形成するために、注入処理
を第１導電型にドーピング可能なイオンを用いて行い、 ｈ） 第２フォトレジストマスク（３５）を除去した
後、中間酸化物層（３７）を全面的に施す各工程を有す
ることを特徴とする請求項８記載の方法。 - 【請求項１０】 ａ） 基板（４１）内に第１導電型の
第１ウェル（４２）及び第１導電型とは逆の第２導電型
の第２ウェル（４３）を製造し、 ｂ） フィールド酸化物領域（４４）により第１ウェル
中に第１ＭＯＳトランジスタを収容する第１領域を、ま
た第２ウェル（４３）中に第１ＭＯＳトランジスタに対
して相補性の第２ＭＯＳトランジスタを収容する第２領
域を特定し、 ｃ） 第１領域及び第２領域の表面にゲート酸化物層
（４５）を製造した後、ポリシリコン層（４６）を全面
的に施し、第２領域のみは被覆しない第１フォトレジス
トマスク（４７）を注入マスクとして使用して第２領域
内に第１導電型にドーピング可能なイオンを注入するこ
とにより前記ポリシリコン層（４６）をドープし、 ｄ）第１フォトレジストマスク（４７）を除去し、第１
ＭＯＳトランジスタ用の第１ゲート電極（４６ａ）及び
第２ＭＯＳトランシスタ用の第２ゲート電極（４６ｂ）
をポリシリコン層（４６）の構造化によって形成した後
及び第１ゲート電極（４６ａ）及び第２ゲート電極（４
６ｂ）の側面に側面被覆（５１）を形成した後、第１領
域のみを被覆せずに残す第２フォトレジストマスク（５
２）を施し、 ｅ） 注入マスクとして第２フォトレジストマスク（５
２）を使用して第２導電型にドーピング可能なイオンを
注入することにより、第１ＭＯＳトランジスタ用のソー
ス及びドレイン領域（５３）を形成しまた第１ゲート電
極（４６ａ）をドープした後、第２フォトレジストマス
ク（５２）を除去し、 ｆ） 金属層（５４０）を全面的に塗布した後、金属シ
リサイドを形成するため熱処理を行い、 ｇ） 第２領域のみを被覆せずに残す第３フォトレジス
トマスク（５５）を注入マスクとして使用して、第２ゲ
ート電極（４６ｂ）のドーパント濃度を最終値に調整す
るためにまた第２ＭＯＳトランジスタ用の第２ソース及
びドレイン領域（５６）を形成するために第１導電型に
ドーピング可能なイオンを注入し、 ｈ） 第３フォトレジストマスク（５５）を除去した
後、中間酸化物層（５７）を全面的に施す各工程を有す
ることを特徴とする請求項８記載の方法。 - 【請求項１１】 ソース及びドレイン領域（３０、３
３、５０、５３）の注入を２工程でＬＤＤプロファイル
で行うことを特徴とする請求項９又は１０記載の方法。 - 【請求項１２】 側面被覆（３１、５１）を施す前に、
第２領域のみは被覆せずに残すもう１つのフォトレジス
トマスク（２９、４９）を注入マスクとして使用して、
第２導電型にドービング可能なイオンを注入することに
より、第１ＭＯＳトランジスタ用のＬＤＤソース及びド
レイン領域（３０、５０）を製造することを特徴とする
請求項９ないし１１の１つに記載の方法。 - 【請求項１３】 第１導電型にドープされた領域を硼素
及びＢＦ2ドーパントの一方でド−プすることを特徴と
する請求項９ないし１２の１つに記載の方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| EP90120324A EP0482232B1 (de) | 1990-10-23 | 1990-10-23 | Verfahren zur Herstellung einer dotierten Polyzidschicht auf einem Halbleitersubstrat |
| AT90120324.0 | 1990-10-23 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04263422A JPH04263422A (ja) | 1992-09-18 |
| JP3153587B2 true JP3153587B2 (ja) | 2001-04-09 |
Family
ID=8204644
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29814691A Expired - Lifetime JP3153587B2 (ja) | 1990-10-23 | 1991-10-18 | 半導体基板上にドープされたポリサイド層を製造する方法 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US5190888A (ja) |
| EP (1) | EP0482232B1 (ja) |
| JP (1) | JP3153587B2 (ja) |
| KR (1) | KR100241170B1 (ja) |
| AT (1) | ATE139058T1 (ja) |
| DE (1) | DE59010362D1 (ja) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3395263B2 (ja) * | 1992-07-31 | 2003-04-07 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| JPH07312353A (ja) * | 1994-05-17 | 1995-11-28 | Fuji Electric Co Ltd | 半導体装置の製造方法 |
| US5416038A (en) * | 1994-05-25 | 1995-05-16 | United Microelectronics Corporation | Method for producing semiconductor device with two different threshold voltages |
| US5824577A (en) * | 1995-02-16 | 1998-10-20 | National Semiconductor Corporation | MOSFET with reduced leakage current |
| JPH08264660A (ja) * | 1995-03-24 | 1996-10-11 | Nec Corp | 半導体装置の製造方法 |
| US5759886A (en) * | 1995-09-28 | 1998-06-02 | National Semiconductor Corporation | Method for forming a layer of metal silicide over the gates of a surface-channel CMOS device |
| KR100365937B1 (ko) * | 1995-12-29 | 2003-03-03 | 주식회사 하이닉스반도체 | 구리금속배선형성방법 |
| US6028339A (en) * | 1996-08-29 | 2000-02-22 | International Business Machines Corporation | Dual work function CMOS device |
| US5770490A (en) * | 1996-08-29 | 1998-06-23 | International Business Machines Corporation | Method for producing dual work function CMOS device |
| KR100268920B1 (ko) * | 1997-04-21 | 2000-12-01 | 김영환 | 반도체소자의제조방법 |
| US5956584A (en) * | 1998-03-30 | 1999-09-21 | Texas Instruments - Acer Incorporated | Method of making self-aligned silicide CMOS transistors |
| JPH11330385A (ja) * | 1998-05-20 | 1999-11-30 | Mitsumi Electric Co Ltd | Ｃｍｏｓデバイス |
| KR100308133B1 (ko) * | 1999-01-12 | 2001-09-26 | 김영환 | 듀얼 게이트 모스 트랜지스터 제조방법 |
| JP3235583B2 (ja) * | 1999-01-19 | 2001-12-04 | 日本電気株式会社 | 半導体装置の製造方法 |
| US6614082B1 (en) * | 1999-01-29 | 2003-09-02 | Micron Technology, Inc. | Fabrication of semiconductor devices with transition metal boride films as diffusion barriers |
| JP2001148428A (ja) * | 1999-11-18 | 2001-05-29 | Toshiba Microelectronics Corp | 半導体装置 |
| US7145191B1 (en) * | 2000-03-31 | 2006-12-05 | National Semiconductor Corporation | P-channel field-effect transistor with reduced junction capacitance |
| JP2002184716A (ja) * | 2000-12-11 | 2002-06-28 | Sharp Corp | 半導体装置の製造方法 |
| US6812529B2 (en) * | 2001-03-15 | 2004-11-02 | Micron Technology, Inc. | Suppression of cross diffusion and gate depletion |
| US6544888B2 (en) * | 2001-06-28 | 2003-04-08 | Promos Technologies, Inc. | Advanced contact integration scheme for deep-sub-150 nm devices |
| JP3781666B2 (ja) * | 2001-11-29 | 2006-05-31 | エルピーダメモリ株式会社 | ゲート電極の形成方法及びゲート電極構造 |
| US6770932B2 (en) * | 2002-07-10 | 2004-08-03 | Kabushiki Kaisha Toshiba | Semiconductor memory device having a memory region and a peripheral region, and a manufacturing method thereof |
| US7179700B2 (en) * | 2004-07-21 | 2007-02-20 | Freescale Semiconductor, Inc. | Semiconductor device with low resistance contacts |
| JP2007158220A (ja) * | 2005-12-08 | 2007-06-21 | Matsushita Electric Ind Co Ltd | 半導体装置の製造方法 |
| US10504899B2 (en) * | 2017-11-30 | 2019-12-10 | Taiwan Semiconductor Manufacturing Co., Ltd. | Transistors with various threshold voltages and method for manufacturing the same |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1213120B (it) * | 1984-01-10 | 1989-12-14 | Ates Componenti Elettron | Processo per la fabbricazione di transistori mos complementari a basse tensioni di soglia in circuiti integrati ad alta densita' e struttura da esso risultante. |
| US4555842A (en) * | 1984-03-19 | 1985-12-03 | At&T Bell Laboratories | Method of fabricating VLSI CMOS devices having complementary threshold voltages |
| US4640844A (en) * | 1984-03-22 | 1987-02-03 | Siemens Aktiengesellschaft | Method for the manufacture of gate electrodes formed of double layers of metal silicides having a high melting point and doped polycrystalline silicon |
| US4740479A (en) * | 1985-07-05 | 1988-04-26 | Siemens Aktiengesellschaft | Method for the manufacture of cross-couplings between n-channel and p-channel CMOS field effect transistors of static write-read memories |
| US4808548A (en) * | 1985-09-18 | 1989-02-28 | Advanced Micro Devices, Inc. | Method of making bipolar and MOS devices on same integrated circuit substrate |
| US4782033A (en) * | 1985-11-27 | 1988-11-01 | Siemens Aktiengesellschaft | Process for producing CMOS having doped polysilicon gate by outdiffusion of boron from implanted silicide gate |
| US5059546A (en) * | 1987-05-01 | 1991-10-22 | Texas Instruments Incorporated | BICMOS process for forming shallow NPN emitters and mosfet source/drains |
| US4816423A (en) * | 1987-05-01 | 1989-03-28 | Texas Instruments Incorporated | Bicmos process for forming shallow npn emitters and mosfet source/drains |
| US4933994A (en) * | 1987-06-11 | 1990-06-19 | General Electric Company | Method for fabricating a self-aligned lightly doped drain semiconductor device with silicide |
| JPH01238144A (ja) * | 1988-03-18 | 1989-09-22 | Sony Corp | 半導体装置の製造方法 |
| US4912061A (en) * | 1988-04-04 | 1990-03-27 | Digital Equipment Corporation | Method of forming a salicided self-aligned metal oxide semiconductor device using a disposable silicon nitride spacer |
-
1990
- 1990-10-23 AT AT90120324T patent/ATE139058T1/de not_active IP Right Cessation
- 1990-10-23 EP EP90120324A patent/EP0482232B1/de not_active Expired - Lifetime
- 1990-10-23 DE DE59010362T patent/DE59010362D1/de not_active Expired - Lifetime
-
1991
- 1991-10-17 US US07/779,408 patent/US5190888A/en not_active Expired - Lifetime
- 1991-10-18 JP JP29814691A patent/JP3153587B2/ja not_active Expired - Lifetime
- 1991-10-23 KR KR1019910018777A patent/KR100241170B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| ATE139058T1 (de) | 1996-06-15 |
| EP0482232A1 (de) | 1992-04-29 |
| EP0482232B1 (de) | 1996-06-05 |
| KR920008842A (ko) | 1992-05-28 |
| JPH04263422A (ja) | 1992-09-18 |
| US5190888A (en) | 1993-03-02 |
| DE59010362D1 (de) | 1996-07-11 |
| KR100241170B1 (ko) | 2000-03-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3153587B2 (ja) | 半導体基板上にドープされたポリサイド層を製造する方法 | |
| US7187044B2 (en) | Complementary metal gate electrode technology | |
| US6303479B1 (en) | Method of manufacturing a short-channel FET with Schottky-barrier source and drain contacts | |
| US5164333A (en) | Method for manufacturing a multi-layer gate electrode for a mos transistor | |
| JP2978736B2 (ja) | 半導体装置の製造方法 | |
| JP4458685B2 (ja) | シリサイド層の形成方法 | |
| JP2980057B2 (ja) | 半導体装置の製造方法 | |
| KR100425147B1 (ko) | 반도체소자의제조방법 | |
| US4640844A (en) | Method for the manufacture of gate electrodes formed of double layers of metal silicides having a high melting point and doped polycrystalline silicon | |
| KR100255541B1 (ko) | 반도체 디바이스의 제조공정 | |
| US7189644B2 (en) | CMOS device integration for low external resistance | |
| JPH09129752A (ja) | Ｃｍｏｓ集積回路の製造方法 | |
| US5998284A (en) | Method for manufacturing semiconductor device | |
| JP2003007847A (ja) | 半導体装置の製造方法 | |
| US20020006706A1 (en) | Semiconductor device and method of manufacturing seciconductor device | |
| Sakai et al. | A new salicide process (PASET) for sub-half micron CMOS | |
| US6780700B2 (en) | Method of fabricating deep sub-micron CMOS source/drain with MDD and selective CVD silicide | |
| KR100314054B1 (ko) | 이중 측벽의 융기형 실리사이드화 소스/드레인 ｃｍｏｓ 트랜지스터 | |
| JPS627165A (ja) | 半導体装置の製造方法 | |
| JP3144483B2 (ja) | 半導体装置およびその製造方法 | |
| JPS6165470A (ja) | 半導体集積回路装置 | |
| JP2000091444A (ja) | 半導体装置の製造方法 | |
| JPH06204418A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPH09129870A (ja) | 半導体装置の製造方法 | |
| JPH02277246A (ja) | 薄膜トランジスタの製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20001221 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20080126 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090126 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090126 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100126 Year of fee payment: 9 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110126 Year of fee payment: 10 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120126 Year of fee payment: 11 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120126 Year of fee payment: 11 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120126 Year of fee payment: 11 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120126 Year of fee payment: 11 |