KR100241170B1 - 반도체 기판 상에 도핑된 폴리시드층을 생성시키는 방법 - Google Patents

반도체 기판 상에 도핑된 폴리시드층을 생성시키는 방법 Download PDF

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Abstract

본 발명은 반도체 기판상에 도우핑된 폴리시드층을 생성시키기 위한 방법에 관한 것이다.
폴리시드층(14)은 폴리실리콘층(12a)상에서 금속 실리시드층(13a)를 생성시킴으로써 형성된다. 이것의 형성후, 폴리시드층(14)은 이식의 도움으로 최종 도펀트 농도까지 도우핑된다. 본 발명의 범위내에서, 폴리실리콘층(12a)의 예비 도우핑이 수행된다. 이러한 방법은 특히 실리시드 공정에서 p+-도우핑된 폴리시드 게이트를 생성하기 위해 적합하다.

Description

반도체 기판 상에 도핑된 폴리시드층을 생성시키는 방법
제1도 내지 제3도는 도핑된 폴리시드층을 생성하기 위한 공정을 나타낸 도면.
제4도 내지 제10도는 전체 p+-게이트 살리시드 CMOS 공정을 나타낸도면.
제11도 내지 제17도는 전체 n+/p+-게이트 살리시드 CMOS 공정을 나타낸 도면.
* 도면의 주요부분에 대한 부호의 설명
11,41 : 반도체기판 12,12a,26,46 : 실리콘층
13,340,540 : 금속층 13a : 금속실리시드층
14,26b,34,46b,54 : 폴리시드층 15 : 이온주입
21,41 : 실리콘기판 24,44 : 필드산화물 영역
25,45 : 게이트 산화물층 27,51 : 덮개층
28 : 스페이서 산화물 29,32,35,49 : 마스크
30,33,36,56 : 소오스 및 드레인영역 31,51 : 스페이서
42 : 제1터브 43 : 제2터브
본 발명은 반도체 기판 상에 도핑된(doped) 폴리시드층을 생성시키는 방법에 관한 것이다.
고집적 반도체 회로에서, 도핑된 폴리시드층, 즉 다결정질 또는 비정질인 도핑된 실리콘층과 그 위에 배치된 금속 실리시드층으로 이루어진 복합층은 그 중요성이 점점 증대되고 있다. 도핑된 폴리시드층은, 예를들어, 바이폴라 기법에서는 에미터, 베이스 및 콜렉터에 대한 터미날 구조로서 사용되며, CMOS 기법에서는 게이트 전극으로서 사용된다.
종래 기술에 따르면, 도핑된 폴리시드층은, 특히, 반도체 기판 상에 배치된 다결정질 또는 비정질의 도핑된 실리콘층에 금속층을 증착시킴으로써 생성된다. 온도처리를 하면, 실리콘층의 일부는 그 위에 배치된 금속층과 반응하여 금속 실리시드를 생성한다. 이것은 실리콘층의 나머지 부분에서 도펀트(dopant)의 소모를 초래한다. 실리콘으로부터 금속 실리시드로 도펀트의 역류(backflow)가 일어난다. 특히 도펀트로서 붕소가 사용될 경우 영향이 강하다. 도펀트의 소모는 실리시드가 생성되는 동안 반응하여 예를 들어 TiB2와 같은 안정한 금속/도펀트 화합물의 생성을 초래하는 기생 금속/도펀트 반응에 의해 설명된다.
CMOS 기법에서 그 중요성이 점점 증가하도 있는 소위 살리시드(salicide) 공정에서, 도펀트의 소모는 그 자체로 매우 부정적인 현상이다. 살리시드 공정은 MOS 트랜지스터의 형성에 있어서 게이트 전극 및 소오스/드레인 영역에서 동시에 실리시드를 생성하는 것에 대해 주어진 명칭이다. 이러한 공정에서, 금속, 예를들어 티탄은 사전에 구성된 트랜지스터 영역 상의 전체 표면 위에 증착된다. 적합한 온도처리에 의해 실리시드 생성은 노출된 실리콘부위, 즉 소오스/드레인 영역의 기판표면 및 폴리실리콘 또는 비정질 실리콘게이트 전극의 표면에서 일어나며, 반면 산화실리콘 또는 질화실리콘으로 마스킹된 영역 상에는 비반응된 금속이 그대로 남게된다. 적합한 에칭을 사용하면, 금속 및 어떠한 반응 생성물도 금속 실리시드에 대해 선택적으로 제거되고 그 결과 금속 실리시드는 게이트전극 및 소오스/드레인영역 상에만 남게된다. 이러한 방법으로 트랜지스터 성능을 개선시키기 위한 시이트 저항 및 접촉 저항의 감소가 달성된다. 살리시드 공정은 예를 들어 다음 참고문헌에 기술되어 있다.
[참조 : M.E. Alperin et al., IEEE Trans. Electron Devices, ED-32, 141 (1985)]
살리시드 공정에서 도펀트의 소모는 실리콘전극과 소오스/드레인영역 모두에서 일어난다, 그것에 의해 소오스/드레인 접촉 저항성이 증가하고 [참조 : A. Mitwalsky et al., 6th int. Symp. on Silicon Materials Science and Techn., ECS, Montreal, May 1990], 게이트전극에서 공간 전하영역이 확장된다. 이러한 효과는 포화 드레인 전류를 감소시키고, 이것은 성능 저하를 초래하게 된다.
도펀드의 소모가 특히 붕소의 존재 하에서 현저하기 때문에, 상기 효과는 특히 붕소 또는 BF2로 도핑된 게이트전극 및 소오스/드레인영역에서 나타난다 [참조 : C.Y Wong et al., Techn. Dig. IEDM 88, pp. 238 to 241 (1988) and R.A Chapman et al., Techn. Dig. IEDM 88, pages 52 to 55(1988)]. 따라서 p+ -도핑된 폴리시드 및 p-채널 트랜지스터로 만들어진 게이트전극은 살리시드 공정에서 도펀트의 소모에 의해 특히 영향을 받는다.
예를들어, 열처리를 제한하거나 [참조 : H.Hayashida et al., Conf. Proc.YLSI Sym., Pages 29 to 30(1989)] 또는 실리시드 두께를 감소시킴으로써 [참조 : B. Davari et al., Techn. Dig. IEDM 88, pages 56 to 59(1988)]도펀트의 소모를 억제시키는 것은 공지되어 있다.
그러나, 실리시드 두께의 감소는 이것이 게이트 전극에서의 전도도 및 실리시드의 열저항을 모두 감소시킨다는 단점을 갖는다.[참조 : R. Burmester et al., Conf. Proc.ESDERC 89, pages 233 to 236, Springer-Verlag, 1989, Eds. : Heuberger, Ryssel, Lange].
열처리의 감소는 공정 관리에 실질적인 제한을 초래한다. 특히 이 방법에 의해서는 제대로 개선이 이루어지지 않기 때문에 더욱 불리하다.
도펀트의 소모를 억제시키기 위해 실리콘층과 금속 실리시드층 사이에 확산 장벽으로서 작용하는 중간층을 도입할 수 있다. 그러나, 이것은 공정의 복잡성이 현저히 증가된다는 단점을 가지며 살리시드 공정의 게이트전극에만 한정된다.
따라서 본 발명의 목적은 도펀트의 소모가 방지되고 살리시드 공정에 적합한 도핑된 폴리시드층을 생성시키는 방법을 제공하는 데에 있다.
상기의 목적은 본 발명에 따른 반도체 기판상에 도핑된 폴리시드층을 생성시키는 방법에 의해 도달된다.
공지된 방법에서 도펀트 소모의 대부분은 실리시드 형성반응 동안에 일어난다. 그러므로, 본 발명에 따른 방법에 있어서는, 폴리시드층에서의 최대종 도펀트 분포가 실리시드 형성 반응후의 이온주입에 의해 결정된다는 점에서 도펀트의 소모가 방지된다. 이것은 실리시드 형성반응이 제한없이 수행될 수 있다는 이점을 갖는다.
금속 실리시드층이 생성되기 전에, 실리콘층이 예비 도핑된다. 이 방법은 특히 붕소 도핑이 사용될 경우 유리한데, 그 이유는 실리콘에서의 붕소의 비교적 낮은 용해도 때문에 실리콘에서 최대로 얻을 수 있는 도핑 농도가 제한되기 때문이다.
이것이 p+ -도핑된 폴리시드 게이트를 생성시키는 데에 있어서 붕소이온주입을 분배하는 것을 가능하게 한다. 이로 인해 온도 응력(stressing)이 분산되어 결국 붕소 침투의 위험이 p+ -도핑된 폴리시트 게이트의 경우에 감소된다는 이점이 있다.
다결정질 또는 비정질 형태로 실리콘층을 증착시키는 것은 본 발명의 범위 내에 있다.
금속과 실리콘의 코-스퍼터링(co-sputtering), 금속 실리시드의 CVD 증착 및 연속적인 열처리로 실리콘층 위에 금속을 증착하는 것 등의 공지된 방법들이 금속 실리시드층의 생성에 적합하다. 연속적인 열처리로 실리콘층 위에 금속층을 증착시킴으로써 금속 실리시드층을 생성시키는 것이 특히 유리하다. 이러한 반응은 금속과 실리콘 사이에서 선택적으로 진행되어서, 실리콘층의 표면에서 실리시드가 형성되지 않은 영역이, 예를들어, SiO2또는 Si3N4로 마스킹될 수 있게 된다.
MOS 트랜지스터를 형성하기 위해 살리시드 공정에서 상기 방법을 사용하는 것은 본 발명의 범위 내에 있다. MOS 트랜지스터의 소오스 및 드레인영역은 실리시드 형성 반응 후 이온주입하는 동안 형성된다. 상기한 바와같은 실리시드 형성 반응에서, 게이트전극과 소오스/드레인 영역의 표면에 살리시드 공정으로 실리시드층이 형성된다. 본 발명에 따르면, 실리시드 형성 반응후에만 소오스/드레인 영역의 이온주입이 이루어지므로 소오스/드레인 영역에서의 도펀트 소모가 방지된다.
p+ -도핑된 폴리시드 게이트를 갖는 p-채널 및 n-채널 트랜지스터를 형성하기 위해 전체 살리시드 CMOS 공정에서 상기 생성 방법을 사용하는 것은 본 발명의 범위 내에 있다. 이 경우, n-채널 트랜지스터는 매립형-채널 소자로 구성되고 p-채널 트랜지스터는 표면 채널 MOSFET로 구성된다. 이것은 트랜지스터 유효 수명을 실제로 연장시키므로 5볼트(volt)적용 시에 유리하게 사용될 수 있다.
본 발명의 다른 실시예는 n+ -도핑된 폴리시드 게이트를 갖는 n-채널 트랜지스터 및 p+ -도핑된 폴리시드 게이트를 갖는 p-채널 트랜지스터(소위 이중 일함수 게이트(dual work function gates))를 형성하기 위한 전체 살리시드 CMOS 공정에 상기 방법을 적용한 것이다. 이 경우에, n-채널 트랜지스터와 p-채널 트랜지스터는 모두 표면 채널 MOSFET로 형성된다. 이들은 우수한 단채널(short channel) 성능을 갖는다. 따라서, 이 실시예는 감소된 공급 전압으로 작동할 수 있는 짧은 게이트 길이를 갖는 트랜지스터로 CMOS 회로를 형성하는 데에 유리하게 사용될 수 있다.
본 발명을 예시적 실시예 및 도면을 참조하여 좀 더 자세히 설명한다.
폴리실리콘층(12)은, 예를들어 단결정 실리콘으로 만들어진 기판(11) (제1도 참조) 위에 증착된다. 폴리실리콘층(12)은 도핑되어 있지 않다. 예를들어, 티탄, 탄탈, 텅스텐, 몰리브덴, 코발트, 니켈 또는 백금으로 구성되는 금속층(13)이 폴리실리콘층(12) 위에 증착된다. 폴리실리콘층(12)은 예를들어, 100 내지 500nm 의 두께를 갖는다. 금속층(13)은 예를들어 60nm의 두께로 증착된다.
예를들어, 600 내지 1000℃ 의 온도에서, 금속층(13)의 금속과 폴리실리콘층(12)의 일부의 반응에 금속 실리시드층(13a)이 형성된다(제2도 참조). 폴리실리콘층(12a)의 나머지 부분은 금속 실리시드층(13a)과 함께 폴리시드층(14)을 형성한다.
금속과 실리콘을 동시에 스퍼터링하고 이어서 열처리를 함에 의해 또는 CVD 증착에 의해 금속 실리시드층(13a)을 생성하는 것은 본 발명의 범위 내에 있다.
폴리시드층(14)의 형성후, 제3도에서 폴리시드층(14)은 이온주입(15)에 의해 도핑된다. 도펀트로서 붕소를 갖는 TiSi2에 대한 경우에서와 같이, 금속 실리시드층(13a)이 고온 공정 동안 격렬한 금속-도펀트 반응이 예상되는 금속 실리시드로 이루어질 경우, 이온주입(15)은 도펀트 이온이 최소한 폴리실리콘층(12a)과 금속 실리시드층(13a) 사이의 경계면에 도달할 수 있을 정도의 에너지로 수행되어야 한다. 이 경우, 격렬한 경쟁적 금속/도펀트반응 때문에, 결국 금속 실리시드층(13a) 외부로의 도펀트 확산이 불가능하다.
금속 실리시드층(13a)의 생성 전에, 금속층(13) 또는 폴리실리콘층(12a)의 증착 전에, 폴리실리콘층(12)을 예비 도핑하는 것은 본 발명의 범위내에 있다. 실리시드 형성 반응에서 폴리실리콘층(12a)에서의 도펀트의 소모가 일어난다 하더라도, 이것은 연속적인 이온주입(15)에 의해 보충된다. 최종 도펀트 농도는 폴리시드층(14)을 형성한 후의 이온주입(15)에 의해 결정된다.
p-도핑된 제1터브(tub)(22) 및 n-도핑된 제2터브(23)가 예를들어 단결정 실리콘으로 만들어진 기판(21)(제4도 참조)에 형성된다. 제1터브(22)는 예를들어 붕소로 도핑되고, 예를들어 5 × 1016cm-3의 도펀트 농도를 갖는다. 제2터브(23)는 예를들어 인으로 도핑되고, 예를들어 5 × 1016cm-3의 두께를 갖는다. 필드 산화물 영역(24)의 도움으로, 제1영역은 제1 MOS트랜지스터를 수용하기 위한 제1터브(22)에서 한정되고 제2영역은 제1 MOS 트랜지스터와 상보적인 제2 MOS 트랜지스터를 수용하기 위한 제2 터브(23)에서 한정된다. 필드산화물 영역은 능동 트랜지스터를 격리시키는 작용을 한다. 필드산화물 영역(24), 제1터브(22) 및 제2터브(23)가 예를들어 LOCOS 기법으로 생성된다. 제1 MOS 트랜지스터는 NMOS 트랜지스터로서 형성되고, 제2 MOS 트랜지스터는 PMOS 트랜지스터로서 형성된다.
게이트 산화물 층(25)이 제1 터브(22) 및 제2 터브(23)의 표면에서 공지의 방법으로 생성된다.
폴리실리콘 층(26)이 전체 표면위로 증착된다. 폴리실리콘 층(26)은, 예를들어 100 내지 500nm 의 두께로 생성되고, 예를들어 붕소의 이온주입에 의해 p-도핑된다. 이온주입은 15keV의 에너지 및 5 × 1015cm-2의 분량을 가지고 수행된다.
예를들어 질화 실리콘 또는 산화 실리콘으로 만들어진 덮개층(27)이 폴리실리콘 층(26)위에 증착된다. 덮개층(27)은, 예를들어 150nm 의 두께로 생성된다.
도시되지 않았지만 포토리소그래피 기법으로, 폴리실리콘 층(26)에 제1 MOS 트랜지스터에 대한 제1 게이트 전극(26a) 및 제2 MOS 트랜지스터에 대한 제2 게이트 전극(26b)이 형성되도록 덮개층(27) 및 폴리실리콘 층(26)이 구성된다.
재산화 단계에서, 제1 게이트 전극(26a) 및 제2 게이트전극(26a)의 모서리는 얇은 스페이서 산화물(28)로 덮혀진다. 이어서 제1 포토레지스트 마스크(29)가 생성되어 단지 제1 영역만이 덮여지지 않은 채로 남게된다(제5도 참조)
예를들어 인과 같은 n-도핑 이온의 이온주입으로, 제1 MOS 트랜지스터를 위해 LDD 소오스/드레인 영역(30)이 생성된다. 이 공정에서, 제1 포토레지스트 마스크(29) 및 제1 게이트 전극(26a)은 이온주입 마스크로서 사용된다. 동시에, 덮개층(27a) 및 스페이서 산화물(28)에 의해, 제1 게이트 전극(26a)으로의 인 이온 주입이 방지된다. 제1 포토레지스트 마스크(29)(도시하지 않음)가 제거된 후에, 예를들어 산화실리콘으로 만들어진 스페이서(31)가 제1 게이트 전극(26a) 및 제2 게이트 전극(26b)의 모서리에 생성된다. 다른 포토레지스트 마스크(32)가 생성되어 제1 영역만을 덮여지지 않은 채로 남긴 후에, 제1 MOS 트랜지스터의 고농도 도핑된 소오스/드레인 영역(33)이 비소 이온주입에 의해 생성된다. 스페이서(31)가 스페이서 산화물(28)보다 더 넓기 때문에 고농도 도핑된 소오스/드레인 영역(33)의 폭은 LDD 소오스/드레인 영역(30)보다 작다(제6도 참조).
상기 다른 포토레지스터 마스크가 제거된 후, 덮개층(27a)이 제거된다. 소오스/드레인 영역(30,33)은 상기 다른 포토레지스트 마스크(32)를 제거한 후에 열처리를 함으로써 활성화(activated)될 수 있으며, 이것은 이어지는 실리시드 형성에 매우 유리한 효과를 가진다.
예를들어 타탄으로 만들어진 금속층(340)을 증착 (제 7도 참조)시킨후, 예를들어 600 내지 1,000℃ 에서 열처리(제8도 참조)함으로써 제1 게이트 전극(26a) 및 제2 게이트 전극(26b)의 표면에서 그리고 제1 터브(22) 및 제2 터브(23)의 표면에서 금속 실리시드(34)가 생성된다. 이것은 제1 게이트 전극(26a) 및 제2 게이트전극(26b)에서 도펀트의 소모를 초래한다.
이온주입 마스크로서 제2 포토레지스트 마스크(35)를 사용하여 제2 영역만을 덮여지지 않은 채로 남기고, 제2 게이트 전극(26b)에서 도펀트의 소모는 예를들어 붕소 이온주입에 의해 보충된다. 제2 MOS 트랜지스터의 소오스/드레인 영역(36)이 동시에 이온주입된다(제 9도 참조). 붕소는, 예를들어 30keV의 에너지 및 5 × 1015cm-2의 분량으로 이온주입된다. 한편, 붕소 이온주입은 제2 게이트 전극(26b)의 금속 실리시드와 폴리실리콘 사이의 경계면에 도달할 정도로 충분히 깊게 이루어져야 한다. 다른 한편으로는, 붕소 이온주입은 너무 깊지 않아서 소오스/드레인 영역(36)이 단채널 트랜지스터에 대한 필요조건을 충족시켜야 한다.
제1 게이트 전극(26a)은 제2 포토레지스트 마스크(35)에 의해 붕소 이온주입이 차단된다. PMOSFET 인 제2 MOS 트랜지스터와 달리 NMOSFET 인 제1 MOS 트랜지스터의 게이트 전극(26a)에서는 어떠한 공간 전하영역도 발생하지 않기때문에, 제1 게이트 전극(26a)에서는 도펀트의 소모가 중요하지 않다.
제2 포토레지스트 마스크(35)가 제거된 후, 중간산화물 층(37)(제10도 참조)이 전체 표면위에 증착된다. 이어서 유동 열처리가 이루어져 이온 주입된 도펀트를 활성화시키게 된다. 유동 열처리는 예를들어 900℃ 에서 수행된다.
예를들어 p-도핑된 제1 터브(42)와 예를 들어 n-도핑된 제2 터브(43)가 예를들어 단결정 실리콘으로 만들어진 기판(41)에서 생성된다. 제1 터브는 예를들어 5 × 1016cm-3의 도펀트 농도로 붕소로 도핑된다. 제2 터브(43)는 예를들어 5 × 1016cm-3의 도펀트 농도로 인으로 도핑된다. 능동 트랜지스터 영역을 격리시키기 위해 필드 산화물 영역(44)이 제공된다. 필드산화물 영역(44), 제1 터브(42) 및 제2 터브(43)는 예를들어 LOCOS 기법으로 생성된다 (제11도 참조).
제1 터브(42)는, 필드 산화물 영역(44)에 의해 덮히지않고 제1 MOS트랜지스터를 수용하기 위한 제1 영역을 갖는다. 제2 터브(43)는, 필드 산화물 영역(44)에 의해 덮히지 않고 제2 MOS 트랜지스터를 수용하기 위한 제2 영역을 갖는다. NMOSFET 인 제1 MOS 트랜지스터에 대한 채널 이온주입(도시되지 않음)은 제1 영역의 표면에서 이루어진다. 채널 이온주입은 PMOSFET인 제2 MOS 트랜지스터를 위한 제2 영역의 표면에서 이루어진다.
제1 터브 및 제2 터브의 노출된 표면에는 공지된 방법으로 게이트 산화물 층(45)이 제공된다.
도핑되지 않은 폴리실리콘 층(46)이 예를들어 100 내지 500nm 의 두께로 전체 표면위에 증착된다.
제1 포토레지스트 마스크(47)가 생성되어 제2 영역만을 덮여지지 않은 채로 남긴 후에, 예를들어 15keV 의 에너지 및 5 × 1015cm-2의 분량으로 붕소 이온주입이 수행되어 폴리실리콘 층(46)을 p-도핑시킨다.
제1 포토레지스트 마스크(47)가 제거되고 포토리소그래피 기법이 수행(도시되지 않음)된 후, 폴리실리콘 층(46)을 형성함으로써 제1 게이트 전극(46a) 및 제2 게이트 전극(46b)이 생성된다. 제1 게이트 전극(46a)은 제1 MOS 트랜지스터의 영역에 배치되고, 생성방법에 따라, 도핑되지 않은 폴리실리콘으로 이루어진다(제12도 참조). 제2 게이트 전극(46b)은 제2 MOS 트랜지스터의 영역에 배치되고, 생성방법에 따라, p+-도핑된 폴리실리콘으로 이루어진다.
재산화에 의해, 얇은 스페이스 산화물(48)이 제1 게이트 전극(46a) 및 제2 게이트 전극(46b)의 모서리에 생성된다. 제2 포토레지스터 마스크(49)를 형성하여 제1 영역만을 덮여지지 않은 채로 남긴 후, 제1 MOS 트랜지스터에 대한 LDD 소오스/드레인 영역(50)을 형성하기 위해 인 이온주입이 수행된다(제12도 참조). 이온주입은 예를들어 60keV 의 에너지 및 3 × 1013cm-2의 분량으로 수행된다.
제2 포토레지스트 마스크(49)(도시되지 않음)가 제거된 후, 예를들어 산화 실리콘과 질화 실리콘으로 만들어진 스페이서(51)가 제1 게이트 전극(46a) 및 제2 게이트 전극(46b)의 모서리에 생성된다.
다른 포토레지스트 마스크(52)를 형성하여 제1 영역만을 덮여지지 않은 채로 남긴 후, 비소 이온주입에 의해 제1 MOS 트랜지스터의 고농도 도핑된 소오스/드레인 영역(53)이 생성된다. 비소 이온주입으로 제1 게이트 전극(46a)은 n+-도핑된다(제13도 참조). 스페이서(51)의 폭이 스페이서 산화물(48)의 폭보다 크기 때문에, 고농도 도핑된 소오스/드레인 영역(53)은 LDD 소오스/드레인 영역(50)의 폭과는 다른 폭을 갖는다. 비소 이온주입은, 예를들어 50keV의 에너지 및 5 × 1015cm-2의 분량으로 수행된다.
이어서, 다른 포토레지스트 마스크(52)가 제거된다. 열처리에 의해 제1 MOS 트랜지스터의 소오스/드레인 영역이 활설화되는 것은 본 발명의 범위내에 있다. 이것은 이어지는 실리시드 형성을 향상시킨다.
예를들어 티탄으로 만들어진 금속층(540)이 전체 표면위에 증착된다.(제14도 참조). 예를들어 600 내지 1,000℃ 의 열처리로 인해, 제1 터브(42) 및 제2 터브(43)의 노출된 실리콘 부위에서 그리고 폴리실리콘으로 이루어진 제1 게이트 전극(46a)의 표면과 제2 게이트 전극(46b)의 표면에서 금속 실리시드(54) 예를 들어 TiSi2가 선택적으로 생성된다(제15도 참조). 실리시드 형성 반응은 티탄과 붕소 사이의 금속-도펀트 반응의 결과로서 제2 게이트 전극(46b)에서의 도펀트 소모를 초래한다. 제1 게이트 전극(46a)에서는 비소와 티탄 사이의 이러한 금속-도펀트 반응이 현저한 정도로 수행되지 않아서, 여기서는 도펀트 소모 문제가 없게된다.
제3 포토레지스트 마스크(55)를 생성하여 제2 영역만을 덮여지지 않은 채로 남긴 후, 제2 게이트 전극(46b)에서의 도펀트의 소모를 보충하기 위해 붕소 이온주입이 수행된다. 붕소로 이온주입하는 동안, 제2 MOS 트랜지스터에 대한 소오스/드레인 영역이 동시에 생성된다. 붕소는, 예를들어 30keV 의 에너지 및 5 × 1015cm-2의 분량으로 이온주입된다.
붕소 이온주입하는 동안, 도펀트가 최소한 제2 전극(46b)의 폴리실리콘과 금속 실리시드(54) 사이의 경계면에 도달하도록 주의해야 한다. 결국, 강한 금속-도펀트 반응으로 인해 이어지는 금속 실리시드(54)에서 폴리실리콘 속으로의 붕소 확산이 불가능하게 된다. 한편, 소오스/드레인 영역(56)이 제2 MOS 트랜지스터에 부과된 필요조건을 만족시키도록 붕소 이온주입이 조절되어야 한다(제 6도 참조).
제3 포토레지스트 마스크(55)가 제거된 후에, 중간 산화물층(57)이 전체 표면상에 생성(제17도 참조)되고, 구조물이 예를들어 900℃ 에서 유동열처리된다. 유동 열처리하는 동안, 제2 MOS 트랜지스터의 소오스/드레인 영역이 활성화된다. 이것이 미리 수행되지 않았다면, 제1 MOS 트랜지스터의 고농도 도핑된 소오스/드레인 영역(53) 및 LDD 소오스/드레인 영역 또한 이 단계에서 활성화되게 된다.
생성공정은 에칭 및 금속화(metallization)를 통한 공지된 방법으로 종결된다.

Claims (10)

  1. 실리콘과 금속 실리시드로 구성된 폴리시드층을 가진 MOS 트랜지스터를 제조하는 방법에 있어서, (a) 실리콘 기판을 제공하는 단계; (b) 제1 전도형(conductivity type)을 가진 제1 터브와 상기 제1 전도형과 반대인 제2 전도형을 가진 제2 터브를 상기 기판에 생성하는 단계; (c) 필드 산화물 영역에 의해, 제1 MOS 트랜지스터를 수용하기 위한 제1 영역을 상기 제1 터브에 한정하고, 상기 제1 MOS 트랜지스터와 상보적인 제2 MOS 트랜지스터를 수용하기 위한 제2 영역을 상기 제2 터브에 한정하는 단계; (d) 상기 제1 영역의 표면과 상기 제2 영역의 표면에 게이트 산화물층을 생성한 후, 전체 표면에 걸쳐 상기 제1 전도형으로 도핑된 폴리실리콘층을 생성하고, 그 위에 산화실리콘과 질화실리콘 중 하나 이상을 포함하는 덮개층을 생성하는 단계; (e) 상기 폴리실리콘층의 생성에 의해 상기 제1 MOS 트랜지스터의 제1 게이트 전극과 상기 제2 MOS 트랜지스터의 제2 게이트 전극이 형성되고 나서, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 측벽에 측벽 덮개를 형성한 후, 상기 제1 영역을 제외한 부분을 덮도록 제1 포토레지스트 마스크를 생성하는 단계; (f) 상기 제1 포토레지스트 마스크와 상기 제1 게이트 전극을 이온 주입 마스크로 이용하여 상기 제2 전도형의 도핑 이온을 이온주입함에 의해 상기 제1 MOS 트랜지스터의 제1 소오스 영역 및 제1 드레인 영역을 형성한 후, 상기 제1 포토레지스트 마스크를 제거하는 단계; (g) 상기 덮개층을 게거한 후, 실리콘과 금속 실리시드로 구성된 폴리시드층을 형성하기 위해 전체 표면에 금속층을 인가하고 열처리를 하여 금속 실리시드층을 형성하는 단계; (h) 상기 제2 게이트 전극의 최종 도펀트 농도를 설정하고 상기 제2 MOS 트랜지스터의 제2 소오스 영역 및 제2 드레인 영역을 형성하기 위해, 상기 제2 영역을 제외한 부분을 덮는 제2 포토레지스트 마스크를 이온주입 마스크로 이용하여 상기 제1 전도형의 도핑 이온으로 이온주입하는 단계; 그리고 (i) 상기 제2 포토레지스트 마스크를 제거한 후, 전체 표면에 걸쳐 중간 산화물층을 생성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  2. 제1항에 있어서, 상기 제1 소오스 영역 및 상기 제1 드레인 영역의 이온주입은 LDD 형태로 2단계로 수행되는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  3. 제1항에 있어서, 상기 측벽 덮개를 형성하기 전에, 상기 제2 영역을 제외한 부분을 덮는 다른 포토레지스트 마스크를 이온주입 마스크로 이용하여 상기 제1 전도형의 도핑 이온으로 이온주입함에 의해 상기 제2 소오스 영역과 상기 제2 드레인 영역을 LDD 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  4. 제1항에 있어서, 상기 제1 전도형으로 도핑되는 영역은 붕소 또는 BF2로 도핑되는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  5. 제1항에 있어서, 상기 금속 실리시드층은 티탄, 탄탈, 텅스텐, 몰리브덴, 코발트, 니켈 및 백금 중 하나 이상의 실리시드를 가지는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  6. MOS 트랜지스터를 제조하는 방법에 있어서, (a) 실리콘 기판을 제공하는 단계; (b) 제1 전도형(conductivity type)을 가진 제1 터브와 상기 제1 전도형과 반대인 제2 전도형을 가진 제2 터브를 상기 기판에 생성하는 단계; (c) 필드 산화물 영역에 의해, 제1 MOS 트랜지스터를 수용하기 위한 제1 영역을 상기 제1 터브에 한정하고, 상기 제1 MOS 트랜지스터와 상보적인 제2 MOS 트랜지스터를 수용하기 위한 제2 영역을 상기 제2 터브에 한정하는 단계; (d) 상기 제1 영역의 표면과 상기 제2 영역의 표면에 게이트 산화물층을 생성한 후, 상기 제2 영역을 제외한 부분을 제1 포토레지스트 마스크를 이용하여 상기 제1 전도형을 가지는 상기 제2 영역에서 이온주입에 의해 도핑되는 폴리실리콘층을 전체 표면에 걸쳐 생성하는 단계; (e) 상기 제1 포토레지스트 마스크를 제거하고 상기 폴리실리콘층의 생성에 의해 상기 제1 MOS 트랜지스터의 제1 게이트 전극과 상기 제2 MOS 트랜지스터의 제2 게이트 전극이 형성되고 나서, 상기 제1 게이트 전극과 상기 제2 게이트 전극의 측벽에 측벽 덮개를 형성한 후, 상기 제1 영역을 제외한 부분을 덮도록 제2 포토레지스트 마스크를 생성하는 단계; (f) 상기 제2 포토레지스트 마스크를 이온주입 마스크로 이용하여 상기 제2 전도형의 도핑 이온을 이온주입함에 의해 상기 제1 MOS 트랜지스터의 제1 소오스 영역 및 제1 드레인 영역을 형성하고 상기 제1 게이트 전극을 도핑한 후, 상기 제2 포토레지스트 마스크를 제거하는 단계; (g) 전체 표면에 금속층을 인가한 후, 열처리를 하여 금속 실리시드층을 형성하는 단계; (h) 상기 제2 게이트 전극의 최종 도펀트 농도를 설정하고 상기 제2 MOS 트랜지스터의 제2 소오스 영역 및 제2 드레인 영역을 형성하기 위해, 상기 제2 영역을 제외한 부분을 덮는 제3 포토레지스트 마스크를 이온주입 마스크로 이용하여 상기 제1 전도형의 도핑 이온으로 이온주입하는 단계; 그리고 (i) 상기 제3 포토레지스트 마스크를 제거한 후, 전체 표면에 걸쳐 중간 산화물층을 생성하는 단계를 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  7. 제6항에 있어서, 상기 제1 소오스 영역 및 상기 제1 드레인 영역의 이온주입은 LDD 형태로 2단계로 수행되는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  8. 제6항에 있어서, 상기 측벽 덮개를 형성하기 전에, 상기 제2 영역을 제외한 부분을 덮는 다른 포토레지스트 마스크를 이온주입 마스크로 이용하여 상기 제1 전도형의 도핑 이온으로 이온주입함에 의해 상기 제2 소오스 영역과 상기 제2 드레인 영역을 LDD 이온주입하는 단계를 더 포함하는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  9. 제6항에 있어서, 상기 제1 전도형으로 도핑되는 영역은 붕소 또는 BF2로 도핑되는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
  10. 제6항에 있어서, 상기 금속 실리시드층은 티탄, 탄탈, 텅스텐, 몰리브덴, 코발트, 니켈 및 백금 중 하나 이상의 실리시드를 가지는 것을 특징으로 하는 MOS 트랜지스터 제조 방법.
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