JP2003007847A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 低コストで短工期でありかつ低電圧動作が可
能で低消費電力および高駆動能力を有し、かつ高機能、
高精度なパワーマネージメント半導体装置やアナログ半
導体装置の実現を可能とする構造の製造方法の提供。 【解決手段】 ＣＭＯＳのゲート電極の導電型をＮＭＯ
Ｓ、ＰＭＯＳともにＰ型多結晶シリコンと高融点金属シ
リサイドの積層構造であるＰ型ポリサイド構造の製造方
法であり、さらに分圧回路やCR回路に用いられる抵抗体
をゲート電極とは異なる別層の多結晶シリコンで形成す
ることでより高精度の抵抗体を有することができる半導
体装置の製造方法であるため、従来のＮ＋多結晶シリコ
ンゲート単極のＣＭＯＳやチャネルとゲート電極の極性
が同じ同極ゲートＣＭＯＳに比べ、コスト、工期、素子
の性能の面で有利であり、またより高機能、高精度なパ
ワーマネージメント半導体装置やアナログ半導体装置の
実現を可能とする。
能で低消費電力および高駆動能力を有し、かつ高機能、
高精度なパワーマネージメント半導体装置やアナログ半
導体装置の実現を可能とする構造の製造方法の提供。 【解決手段】 ＣＭＯＳのゲート電極の導電型をＮＭＯ
Ｓ、ＰＭＯＳともにＰ型多結晶シリコンと高融点金属シ
リサイドの積層構造であるＰ型ポリサイド構造の製造方
法であり、さらに分圧回路やCR回路に用いられる抵抗体
をゲート電極とは異なる別層の多結晶シリコンで形成す
ることでより高精度の抵抗体を有することができる半導
体装置の製造方法であるため、従来のＮ＋多結晶シリコ
ンゲート単極のＣＭＯＳやチャネルとゲート電極の極性
が同じ同極ゲートＣＭＯＳに比べ、コスト、工期、素子
の性能の面で有利であり、またより高機能、高精度なパ
ワーマネージメント半導体装置やアナログ半導体装置の
実現を可能とする。
Description
【０００１】
【発明の属する技術分野】本発明は抵抗回路を有する相
補型ＭＯＳ半導体装置において低電圧動作、低消費電力
および高駆動能力が要求される半導体装置、特に電圧検
出器(Voltage Detector、以後VDと表記)や定電圧レギュ
レータ(Voltage Regulator、以後VRと表記)やスイッチ
ングレギュレータ(Switching Regulator、以後SWRと表
記など)などのパワーマネージメント半導体装置やオペ
アンプ、コンパレータなどのアナログ半導体装置の製造
方法に関する。
補型ＭＯＳ半導体装置において低電圧動作、低消費電力
および高駆動能力が要求される半導体装置、特に電圧検
出器(Voltage Detector、以後VDと表記)や定電圧レギュ
レータ(Voltage Regulator、以後VRと表記)やスイッチ
ングレギュレータ(Switching Regulator、以後SWRと表
記など)などのパワーマネージメント半導体装置やオペ
アンプ、コンパレータなどのアナログ半導体装置の製造
方法に関する。
【０００２】
【従来の技術】従来多結晶シリコンなどの抵抗体を使用
した抵抗回路を有する相補型ＭＯＳ半導体装置は数多く
使用されている。図１４は従来の抵抗回路を備えた半導
体装置の構造の一実施例を示したものである。Ｐ型半導
体基板に形成されたゲート電極がＮ＋型の多結晶シリコ
ンからなるＮチャネル型ＭＯＳトランジスタ（以後ＮＭ
ＯＳと表記）と、Ｎウェル領域に形成されたゲート電極
がやはりＮ＋型の多結晶シリコンからなるＰチャネル型
ＭＯＳトランジスタ（以後ＰＭＯＳと表記）とからなる
相補型ＭＯＳ構造（Complementary ＭＯＳ、以後ＣＭＯ
Ｓ表記）と、フィールド絶縁膜上に形成されている電圧
を分圧するための分圧回路もしくは時定数を設定するCR
回路などに用いられる抵抗体とから構成されている。
した抵抗回路を有する相補型ＭＯＳ半導体装置は数多く
使用されている。図１４は従来の抵抗回路を備えた半導
体装置の構造の一実施例を示したものである。Ｐ型半導
体基板に形成されたゲート電極がＮ＋型の多結晶シリコ
ンからなるＮチャネル型ＭＯＳトランジスタ（以後ＮＭ
ＯＳと表記）と、Ｎウェル領域に形成されたゲート電極
がやはりＮ＋型の多結晶シリコンからなるＰチャネル型
ＭＯＳトランジスタ（以後ＰＭＯＳと表記）とからなる
相補型ＭＯＳ構造（Complementary ＭＯＳ、以後ＣＭＯ
Ｓ表記）と、フィールド絶縁膜上に形成されている電圧
を分圧するための分圧回路もしくは時定数を設定するCR
回路などに用いられる抵抗体とから構成されている。
【０００３】
【発明が解決しようとする課題】この抵抗回路を有する
相補型ＭＯＳ（ＣＭＯＳ）半導体装置において、ゲート
電極の極性はその製造の容易さ、安定性より、Ｎ＋型多
結晶シリコンがよく用いられている。この場合ゲート電
極と半導体基板（ウェル）の仕事関数の関係よりＮＭＯ
Ｓトランジスタは表面チャネル型となるが、ＰＭＯＳト
ランジスタの場合、やはりゲート電極と半導体基板の仕
事関数の関係によりしきい値電圧は約-１Ｖとなる。そ
のためしきい値電圧を低下させるために不純物注入を行
うと、表面より少し基板内部にチャネル形成する埋め込
みチャネルとなってしまう。埋め込みチャネルは基板内
部をキャリアが通過するため移動度が大きいという利点
があるが、しきい値電圧を下げるとサブスレッショルド
特性は極めて劣化し、リーク電流が増加する。そのため
ＮＭＯＳトランジスタに比べＰＭＯＳトランジスタは低
電圧化、短チャネル化が困難である。
相補型ＭＯＳ（ＣＭＯＳ）半導体装置において、ゲート
電極の極性はその製造の容易さ、安定性より、Ｎ＋型多
結晶シリコンがよく用いられている。この場合ゲート電
極と半導体基板（ウェル）の仕事関数の関係よりＮＭＯ
Ｓトランジスタは表面チャネル型となるが、ＰＭＯＳト
ランジスタの場合、やはりゲート電極と半導体基板の仕
事関数の関係によりしきい値電圧は約-１Ｖとなる。そ
のためしきい値電圧を低下させるために不純物注入を行
うと、表面より少し基板内部にチャネル形成する埋め込
みチャネルとなってしまう。埋め込みチャネルは基板内
部をキャリアが通過するため移動度が大きいという利点
があるが、しきい値電圧を下げるとサブスレッショルド
特性は極めて劣化し、リーク電流が増加する。そのため
ＮＭＯＳトランジスタに比べＰＭＯＳトランジスタは低
電圧化、短チャネル化が困難である。
【０００４】またＮＭＯＳトランジスタ、ＰＭＯＳトラ
ンジスタともに低電圧化が可能となる構造として、ゲー
ト電極の極性をトランジスタの極性と等しくする同極ゲ
ート構造というものがある。この構造はＮＭＯＳトラン
ジスタのゲート電極にはＮ＋型多結晶シリコン、ＰＭＯ
ＳトランジスタにはＰ＋型多結晶シリコンを用いるため
どちらも表面チャネル型となりリーク電流を抑えること
ができ低電圧化が可能となる。しかしながらゲート電極
の極性を別々にすることによる製造工程数が増加し製造
コストや製造工期の増大を招き、さらに最も基本的な回
路要素であるインバータ回路においては通常は、面積効
率の向上のためにＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタのゲート電極はメタルを介しての結線を避け平
面的にＮＭＯＳトランジスタからＰＭＯＳトランジスタ
まで連続な1個の多結晶シリコンないしは多結晶シリコ
ンと高融点金属シリサイドとの積層からなるポリサイド
構造によりレイアウトされるが、図４に示すような多結
晶シリコン単層から形成される場合にはその多結晶シリ
コン中のＰＮ接合のインピーダンスが高く実用的でない
こと、図５に示すようなポリサイド構造の場合にはＮ型
とＰ型の不純物は工程における熱処理中に高融点金属シ
リサイド中を高速でお互いに逆導電型のゲート電極へ拡
散し、その結果として仕事関数が変化してしきい値電圧
が安定しないなどの、コスト面や特性面において問題を
有している。
ンジスタともに低電圧化が可能となる構造として、ゲー
ト電極の極性をトランジスタの極性と等しくする同極ゲ
ート構造というものがある。この構造はＮＭＯＳトラン
ジスタのゲート電極にはＮ＋型多結晶シリコン、ＰＭＯ
ＳトランジスタにはＰ＋型多結晶シリコンを用いるため
どちらも表面チャネル型となりリーク電流を抑えること
ができ低電圧化が可能となる。しかしながらゲート電極
の極性を別々にすることによる製造工程数が増加し製造
コストや製造工期の増大を招き、さらに最も基本的な回
路要素であるインバータ回路においては通常は、面積効
率の向上のためにＮＭＯＳトランジスタとＰＭＯＳトラ
ンジスタのゲート電極はメタルを介しての結線を避け平
面的にＮＭＯＳトランジスタからＰＭＯＳトランジスタ
まで連続な1個の多結晶シリコンないしは多結晶シリコ
ンと高融点金属シリサイドとの積層からなるポリサイド
構造によりレイアウトされるが、図４に示すような多結
晶シリコン単層から形成される場合にはその多結晶シリ
コン中のＰＮ接合のインピーダンスが高く実用的でない
こと、図５に示すようなポリサイド構造の場合にはＮ型
とＰ型の不純物は工程における熱処理中に高融点金属シ
リサイド中を高速でお互いに逆導電型のゲート電極へ拡
散し、その結果として仕事関数が変化してしきい値電圧
が安定しないなどの、コスト面や特性面において問題を
有している。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明は次の手段を用いた。
に、本発明は次の手段を用いた。
【０００６】（１）半導体基板上に熱酸化による素子分
離絶縁膜を形成する工程と、熱酸化によるゲート絶縁膜
を形成する工程と、ゲート絶縁膜上に５００Å〜２５０
０Åの第１の多結晶シリコン膜を堆積する工程と、第１
の多結晶シリコン膜に不純物濃度が１×１０18atoms/cm
3以上となるように不純物をドーピングを行い第１の多
結晶シリコン膜の導電型をＰ型する工程と、第１のＰ型
多結晶シリコン上に５００Å〜２５００Åからなる高融
点金属シリサイドを堆積する工程と、高融点金属シリサ
イド上に５００Å〜３０００Åからなる絶縁膜を堆積す
る工程と、第１のＰ型多結晶シリコンと高融点金属シリ
サイドと絶縁膜をエッチングし積層のポリサイドゲート
電極を形成する工程と、第１の導電型のＭＯＳトランジ
スタの低濃度拡散領域に第１の導電型の不純物を１×１
０16〜１×１０18atoms/cm3ドーピングする工程と、第
２の導電型のＭＯＳトランジスタの低濃度拡散領域に第
２の導電型の不純物を１×１０16〜１×１０18atoms/cm
3ドーピングする工程と、ポリサイドゲート電極上にポ
リサイドゲート電極と同程度の膜厚の絶縁膜を堆積する
工程と、異方性ドライエッチで絶縁膜をエッチングしポ
リサイドゲート電極側壁にサイドスペーサーを形成する
工程と、素子分離絶縁膜上に５００Å〜２５００Åから
なる第２の多結晶シリコン膜を堆積する工程と、第２の
多結晶シリコン膜の全域ないしは第２の多結晶シリコン
膜の第１の領域に第２の導電型の不純物を１×１０14〜
９×１０18atoms/cm3ドーピングする工程と、第２の多
結晶シリコン膜の第２の領域に第１の導電型の不純物を
１×１０14〜９×１０18atoms/cm3ドーピングする工程
と、第２の多結晶シリコン膜をエッチングし第２の多結
晶シリコン膜の抵抗体を形成する工程と、第２の多結晶
シリコン膜の第１の領域の一部ないし全域に１×１０19
atoms/cm3以上の第１の導電型の不純物をドーピングす
る工程と、第２の多結晶シリコン膜の第２の領域の一部
ないし全域に１×１０19atoms/cm3以上の第２の導電型
の不純物をドーピングする工程と、半導体基板上に中間
絶縁膜を形成する工程と、半導体基板上の中間絶縁膜に
コンタクト孔を形成する工程と、コンタクト孔に金属配
線を設けることからなる半導体装置の製造方法とした。
離絶縁膜を形成する工程と、熱酸化によるゲート絶縁膜
を形成する工程と、ゲート絶縁膜上に５００Å〜２５０
０Åの第１の多結晶シリコン膜を堆積する工程と、第１
の多結晶シリコン膜に不純物濃度が１×１０18atoms/cm
3以上となるように不純物をドーピングを行い第１の多
結晶シリコン膜の導電型をＰ型する工程と、第１のＰ型
多結晶シリコン上に５００Å〜２５００Åからなる高融
点金属シリサイドを堆積する工程と、高融点金属シリサ
イド上に５００Å〜３０００Åからなる絶縁膜を堆積す
る工程と、第１のＰ型多結晶シリコンと高融点金属シリ
サイドと絶縁膜をエッチングし積層のポリサイドゲート
電極を形成する工程と、第１の導電型のＭＯＳトランジ
スタの低濃度拡散領域に第１の導電型の不純物を１×１
０16〜１×１０18atoms/cm3ドーピングする工程と、第
２の導電型のＭＯＳトランジスタの低濃度拡散領域に第
２の導電型の不純物を１×１０16〜１×１０18atoms/cm
3ドーピングする工程と、ポリサイドゲート電極上にポ
リサイドゲート電極と同程度の膜厚の絶縁膜を堆積する
工程と、異方性ドライエッチで絶縁膜をエッチングしポ
リサイドゲート電極側壁にサイドスペーサーを形成する
工程と、素子分離絶縁膜上に５００Å〜２５００Åから
なる第２の多結晶シリコン膜を堆積する工程と、第２の
多結晶シリコン膜の全域ないしは第２の多結晶シリコン
膜の第１の領域に第２の導電型の不純物を１×１０14〜
９×１０18atoms/cm3ドーピングする工程と、第２の多
結晶シリコン膜の第２の領域に第１の導電型の不純物を
１×１０14〜９×１０18atoms/cm3ドーピングする工程
と、第２の多結晶シリコン膜をエッチングし第２の多結
晶シリコン膜の抵抗体を形成する工程と、第２の多結晶
シリコン膜の第１の領域の一部ないし全域に１×１０19
atoms/cm3以上の第１の導電型の不純物をドーピングす
る工程と、第２の多結晶シリコン膜の第２の領域の一部
ないし全域に１×１０19atoms/cm3以上の第２の導電型
の不純物をドーピングする工程と、半導体基板上に中間
絶縁膜を形成する工程と、半導体基板上の中間絶縁膜に
コンタクト孔を形成する工程と、コンタクト孔に金属配
線を設けることからなる半導体装置の製造方法とした。
【０００７】（２）第１の多結晶シリコン膜への不純物
導入法がボロンのイオン注入であることを特徴とする半
導体装置の製造方法とした。
導入法がボロンのイオン注入であることを特徴とする半
導体装置の製造方法とした。
【０００８】（３）第１の多結晶シリコン膜への不純物
導入法が、ＢＦ2のイオン注入であることを特徴とする
半導体装置の製造方法とした。
導入法が、ＢＦ2のイオン注入であることを特徴とする
半導体装置の製造方法とした。
【０００９】（４）第１の多結晶シリコン膜への不純物
導入法が、第１の多結晶シリコン膜の堆積時に不純物を
同時に混入しながら堆積するＤｏｐｅｄ−ＣＶＤ法であ
ることを特徴とする半導体装置の製造方法とした。
導入法が、第１の多結晶シリコン膜の堆積時に不純物を
同時に混入しながら堆積するＤｏｐｅｄ−ＣＶＤ法であ
ることを特徴とする半導体装置の製造方法とした。
【００１０】（５）高融点金属シリサイド上に堆積した
絶縁膜が酸化膜で構成されていることを特徴とする半導
体装置の製造方法とした。
絶縁膜が酸化膜で構成されていることを特徴とする半導
体装置の製造方法とした。
【００１１】（６）高融点金属シリサイド上に堆積した
絶縁膜が酸化膜である時、ポリサイドゲート電極側壁に
形成するサイドスペーサーの材料となる絶縁膜が窒化膜
であることを特徴とする半導体装置の製造方法とした。
絶縁膜が酸化膜である時、ポリサイドゲート電極側壁に
形成するサイドスペーサーの材料となる絶縁膜が窒化膜
であることを特徴とする半導体装置の製造方法とした。
【００１２】（７）高融点金属シリサイド上に堆積した
絶縁膜が窒化膜で構成されていることを特徴とする半導
体装置の製造方法とした。
絶縁膜が窒化膜で構成されていることを特徴とする半導
体装置の製造方法とした。
【００１３】（８）高融点金属シリサイド上に堆積した
絶縁膜が窒化膜である時、ポリサイドゲート電極側壁に
形成するサイドスペーサーの材料となる絶縁膜が酸化膜
であることを特徴とする半導体装置の製造方法とした。
絶縁膜が窒化膜である時、ポリサイドゲート電極側壁に
形成するサイドスペーサーの材料となる絶縁膜が酸化膜
であることを特徴とする半導体装置の製造方法とした。
【００１４】（９）高融点金属シリサイド上に堆積した
絶縁膜が酸化膜及び窒化膜及び別層の酸化膜の積層構造
で構成されていることを特徴とする半導体装置の製造方
法とした。
絶縁膜が酸化膜及び窒化膜及び別層の酸化膜の積層構造
で構成されていることを特徴とする半導体装置の製造方
法とした。
【００１５】（１０）高融点金属シリサイド上に堆積し
た絶縁膜が積層構造で最上層が酸化膜である時、ポリサ
イドゲート電極側壁に形成するサイドスペーサーの材料
となる絶縁膜が窒化膜であることを特徴とする半導体装
置の製造方法とした。
た絶縁膜が積層構造で最上層が酸化膜である時、ポリサ
イドゲート電極側壁に形成するサイドスペーサーの材料
となる絶縁膜が窒化膜であることを特徴とする半導体装
置の製造方法とした。
【００１６】（１１）第２の多結晶シリコン膜の第１の
領域の一部及び全域への１×１０19atoms/cm3以上の第
１の導電型の不純物ドーピングが第１の導電型のＭＯＳ
トランジスタの拡散領域ドーピングと同時であり、第２
の多結晶シリコン膜の第２の領域の一部及び全域への１
×１０19atoms/cm3以上の第２の導電型の不純物ドーピ
ングが第２の導電型のＭＯＳトランジスタの拡散領域ド
ーピングと同時であることを特徴とする半導体装置の製
造方法とした。
領域の一部及び全域への１×１０19atoms/cm3以上の第
１の導電型の不純物ドーピングが第１の導電型のＭＯＳ
トランジスタの拡散領域ドーピングと同時であり、第２
の多結晶シリコン膜の第２の領域の一部及び全域への１
×１０19atoms/cm3以上の第２の導電型の不純物ドーピ
ングが第２の導電型のＭＯＳトランジスタの拡散領域ド
ーピングと同時であることを特徴とする半導体装置の製
造方法とした。
【００１７】
【発明の実施の形態】以下、本発明の実施例を図面を用
いて詳細に説明する。図１は本発明の抵抗回路を有する
ＣＭＯＳ半導体装置の一実施例を示す断面図である。
いて詳細に説明する。図１は本発明の抵抗回路を有する
ＣＭＯＳ半導体装置の一実施例を示す断面図である。
【００１８】本実施例では、Ｐ型シリコン半導体基板１
０１中に基板とは逆導電型のＮ型ウェル拡散層領域１０
２が形成されている。さらにシリコン半導体基板１０１
中には基板とは逆導電型の不純物拡散層によるＮ型ＭＯ
Ｓトランジスタ１１４、Ｎ型ウェル拡散層領域１０２に
はウェルと逆導電型の不純物拡散層によるＰ型ＭＯＳト
ランジスタ１１５が形成されている。そしてゲート絶縁
膜１０５、ゲート電極となるＰ＋型多結晶シリコン１０
７と高融点金属シリサイド１１２の積層ポリサイド構造
で、おのおののトランジスタが構成されている。そして
ゲート電極のマスク材として酸化膜絶縁膜１１３をゲー
ト電極の上に堆積させている。ここでゲート電極のマス
ク材として窒化膜を用いても構わない。また、ここでは
Ｐ型シリコン半導体基板を用いたが、Ｎ型シリコン基板
上にＰ型ウェル拡散層を形成し、そこにＣＭＯＳ半導体
装置を構成しても構わない。
０１中に基板とは逆導電型のＮ型ウェル拡散層領域１０
２が形成されている。さらにシリコン半導体基板１０１
中には基板とは逆導電型の不純物拡散層によるＮ型ＭＯ
Ｓトランジスタ１１４、Ｎ型ウェル拡散層領域１０２に
はウェルと逆導電型の不純物拡散層によるＰ型ＭＯＳト
ランジスタ１１５が形成されている。そしてゲート絶縁
膜１０５、ゲート電極となるＰ＋型多結晶シリコン１０
７と高融点金属シリサイド１１２の積層ポリサイド構造
で、おのおののトランジスタが構成されている。そして
ゲート電極のマスク材として酸化膜絶縁膜１１３をゲー
ト電極の上に堆積させている。ここでゲート電極のマス
ク材として窒化膜を用いても構わない。また、ここでは
Ｐ型シリコン半導体基板を用いたが、Ｎ型シリコン基板
上にＰ型ウェル拡散層を形成し、そこにＣＭＯＳ半導体
装置を構成しても構わない。
【００１９】また本実施例において、フィールド絶縁膜
１０６上に第１導電型であるＮ型の第２の多結晶シリコ
ン抵抗体１１６と、第２導電型であるＰ型の第２の多結
晶シリコン抵抗体１１７が形成されているが、ＣＭＯＳ
のゲート電極の一部である多結晶シリコン１０７と多結
晶シリコン抵抗体１１６、１１７は別工程で形成され、
膜厚も異なっており、多結晶シリコン抵抗体の方がゲー
ト電極より薄く形成されている。たとえばゲート電極膜
厚は２０００Åから６０００Å程度の膜厚であるのに対
し、抵抗体の膜厚は５００Åから２５００Åで形成され
る。これは多結晶シリコン抵抗体においては膜厚は薄い
方がシート抵抗値を高く設定でき,また温度特性も良く
なるため、より精度を向上させることができる。
１０６上に第１導電型であるＮ型の第２の多結晶シリコ
ン抵抗体１１６と、第２導電型であるＰ型の第２の多結
晶シリコン抵抗体１１７が形成されているが、ＣＭＯＳ
のゲート電極の一部である多結晶シリコン１０７と多結
晶シリコン抵抗体１１６、１１７は別工程で形成され、
膜厚も異なっており、多結晶シリコン抵抗体の方がゲー
ト電極より薄く形成されている。たとえばゲート電極膜
厚は２０００Åから６０００Å程度の膜厚であるのに対
し、抵抗体の膜厚は５００Åから２５００Åで形成され
る。これは多結晶シリコン抵抗体においては膜厚は薄い
方がシート抵抗値を高く設定でき,また温度特性も良く
なるため、より精度を向上させることができる。
【００２０】Ｎ型多結晶シリコン抵抗体１１６には高抵
抗領域１１０と抵抗体両端に配線材と十分なコンタクト
を取ることの出来る高濃度不純物領域１０８を有してい
る。そして高抵抗領域１１０の不純物濃度をイオン注入
で制御し、所望の抵抗値を有する抵抗体を形成する。同
様にＰ型多結晶シリコン抵抗体１１７にも高抵抗領域１
１１と高濃度不純物領域１０９を有し、高抵抗領域の不
純物濃度により抵抗値を設定する。
抗領域１１０と抵抗体両端に配線材と十分なコンタクト
を取ることの出来る高濃度不純物領域１０８を有してい
る。そして高抵抗領域１１０の不純物濃度をイオン注入
で制御し、所望の抵抗値を有する抵抗体を形成する。同
様にＰ型多結晶シリコン抵抗体１１７にも高抵抗領域１
１１と高濃度不純物領域１０９を有し、高抵抗領域の不
純物濃度により抵抗値を設定する。
【００２１】例えば、シート抵抗値はその抵抗の用途に
もよるが通常の分圧回路においては数ｋΩ／□から数十
ｋΩ／□の範囲で使われる。この時の不純物はＰ−抵抗
体１１７においてはボロンないしBF2を用い１×１０14
〜９×１０18atoms／cm3程度の濃度であり、Ｎ−抵抗体
１１６においてはリンないし砒素を用い１×１０1 4〜
９×１０18atoms／cm3程度の濃度である。
もよるが通常の分圧回路においては数ｋΩ／□から数十
ｋΩ／□の範囲で使われる。この時の不純物はＰ−抵抗
体１１７においてはボロンないしBF2を用い１×１０14
〜９×１０18atoms／cm3程度の濃度であり、Ｎ−抵抗体
１１６においてはリンないし砒素を用い１×１０1 4〜
９×１０18atoms／cm3程度の濃度である。
【００２２】また図１にはＮ−抵抗体１１６およびＰ−
抵抗体１１７の両方を示しているが、それらの抵抗体の
特徴と製品に要求される特性とを考慮し工程数やコスト
削減の目的でＮ−抵抗体１１６もしくはＰ−抵抗体１１
７のどちらかしか搭載しない場合もある。
抵抗体１１７の両方を示しているが、それらの抵抗体の
特徴と製品に要求される特性とを考慮し工程数やコスト
削減の目的でＮ−抵抗体１１６もしくはＰ−抵抗体１１
７のどちらかしか搭載しない場合もある。
【００２３】このようにゲート電極をＰ＋型とすること
でＰＭＯＳトランジスタは表面チャネルとなり、しきい
値電圧を低く設定しても埋め込みチャネル時に比べリー
ク電流を抑えることが可能となる。一方ＮＭＯＳトラン
ジスタの場合は、ゲート電極をＰ＋型にすると埋め込み
チャネルとなるがしきい値電圧の低下のための不純物注
入にはボロンより拡散係数の小さい砒素を使うことにな
る。そのためＮ＋型ゲート電極のＰＭＯＳトランジスタ
に比べ表面チャネルに近い状態になり、また砒素はシリ
コンと酸化膜の界面付近に凝縮する性質があるので、さ
らに表面チャネルに近づく。よってＮ型ＭＯＳトランジ
スタもしきい値電圧を下げてもリーク電流を抑えること
ができ、低電圧動作が可能となる。また同極ゲート構造
に対し、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジ
スタともにゲートをＰ＋型にすることで製造工程が簡単
となり、コストを下げることが可能となる。
でＰＭＯＳトランジスタは表面チャネルとなり、しきい
値電圧を低く設定しても埋め込みチャネル時に比べリー
ク電流を抑えることが可能となる。一方ＮＭＯＳトラン
ジスタの場合は、ゲート電極をＰ＋型にすると埋め込み
チャネルとなるがしきい値電圧の低下のための不純物注
入にはボロンより拡散係数の小さい砒素を使うことにな
る。そのためＮ＋型ゲート電極のＰＭＯＳトランジスタ
に比べ表面チャネルに近い状態になり、また砒素はシリ
コンと酸化膜の界面付近に凝縮する性質があるので、さ
らに表面チャネルに近づく。よってＮ型ＭＯＳトランジ
スタもしきい値電圧を下げてもリーク電流を抑えること
ができ、低電圧動作が可能となる。また同極ゲート構造
に対し、Ｎ型ＭＯＳトランジスタ、Ｐ型ＭＯＳトランジ
スタともにゲートをＰ＋型にすることで製造工程が簡単
となり、コストを下げることが可能となる。
【００２４】さらに図１においてはアナログ回路におい
て重要であるチャネル長変調の改善やホットキャリアー
による信頼性低下の抑制およびドレイン耐圧の向上を目
的として、ソースとドレインに低濃度不純物拡散層Ｎ−
１２０、Ｐ−１２１と、ゲート電極からサイドスペーサ
ー１２３の距離だけ離れて設けた高濃度不純物拡散層Ｎ
＋１０３、Ｐ＋１０４を有するいわゆるLightly Doped
Drain（ＬＤＤ）構造からなるＭＯＳトランジスタ構造
としている。この構造は高濃度不純物拡散層が自己整合
的に形成されるため微細化に有利な構造である反面、耐
圧の向上に制限があるというデメリットも有している。
て重要であるチャネル長変調の改善やホットキャリアー
による信頼性低下の抑制およびドレイン耐圧の向上を目
的として、ソースとドレインに低濃度不純物拡散層Ｎ−
１２０、Ｐ−１２１と、ゲート電極からサイドスペーサ
ー１２３の距離だけ離れて設けた高濃度不純物拡散層Ｎ
＋１０３、Ｐ＋１０４を有するいわゆるLightly Doped
Drain（ＬＤＤ）構造からなるＭＯＳトランジスタ構造
としている。この構造は高濃度不純物拡散層が自己整合
的に形成されるため微細化に有利な構造である反面、耐
圧の向上に制限があるというデメリットも有している。
【００２５】図１に示すＬＤＤ構造は例えば低濃度不純
物拡散層をイオン注入法と熱処理により形成した後、Ｃ
ＶＤ法（化学気相成長法）により絶縁膜被着し異方性ド
ライエッチングを行うことでサイドスペーサを形成し、
自己整合的に高濃度不純物拡散層をイオン注入法により
設けることで形成される。低濃度不純物拡散層は、ＮＭ
ＯＳ１１４のＮ−１２０の場合には不純物としてリンな
いしは砒素を用い濃度が１×１０16〜１×１０18atoms
／cm3程度であり、ＰＭＯＳ１１５のＰ−１２１の場合
には不純物としてボロンないしはBF2を用い濃度が１×
１０16〜１×１０1 8atoms／cm3程度である。高濃度不純
物拡散層は、ＮＭＯＳ１１４のＮ＋１０３場合には不純
物としてリンないしは砒素を用い濃度が１×１０19atom
s／cm3以上であり、ＰＭＯＳ１１５のＰ＋１０４の場合
には不純物としてボロンないしはBF 2を用い濃度が１×
１０19atoms／cm3以上である。またサイドスペーサ１２
３の幅は通常は０．２μｍから０．５μｍ程度である。
物拡散層をイオン注入法と熱処理により形成した後、Ｃ
ＶＤ法（化学気相成長法）により絶縁膜被着し異方性ド
ライエッチングを行うことでサイドスペーサを形成し、
自己整合的に高濃度不純物拡散層をイオン注入法により
設けることで形成される。低濃度不純物拡散層は、ＮＭ
ＯＳ１１４のＮ−１２０の場合には不純物としてリンな
いしは砒素を用い濃度が１×１０16〜１×１０18atoms
／cm3程度であり、ＰＭＯＳ１１５のＰ−１２１の場合
には不純物としてボロンないしはBF2を用い濃度が１×
１０16〜１×１０1 8atoms／cm3程度である。高濃度不純
物拡散層は、ＮＭＯＳ１１４のＮ＋１０３場合には不純
物としてリンないしは砒素を用い濃度が１×１０19atom
s／cm3以上であり、ＰＭＯＳ１１５のＰ＋１０４の場合
には不純物としてボロンないしはBF 2を用い濃度が１×
１０19atoms／cm3以上である。またサイドスペーサ１２
３の幅は通常は０．２μｍから０．５μｍ程度である。
【００２６】以上の説明により本発明によるＰ＋多結晶
シリコン単極をゲート電極としたＣＭＯＳは、従来のＮ
＋多結晶シリコン単極をゲート電極としたＣＭＯＳに比
べ、低電圧動作および低消費電力に対し有効な技術であ
り、さらにゲート電極と異なる多結晶シリコンの抵抗体
とＬＤＤ構造トランジスタを有する半導体装置とするこ
とでアナログ回路に必要となる高機能、高精度がより可
能となる。
シリコン単極をゲート電極としたＣＭＯＳは、従来のＮ
＋多結晶シリコン単極をゲート電極としたＣＭＯＳに比
べ、低電圧動作および低消費電力に対し有効な技術であ
り、さらにゲート電極と異なる多結晶シリコンの抵抗体
とＬＤＤ構造トランジスタを有する半導体装置とするこ
とでアナログ回路に必要となる高機能、高精度がより可
能となる。
【００２７】次に図１に示す半導体装置の製造工程の一
実施例を図２をもとに説明する。
実施例を図２をもとに説明する。
【００２８】Ｐ型シリコン半導体基板１０１に例えばリ
ンをイオン注入し、１０００〜１１７５℃で３〜２０時
間アニールを行いリンを拡散させ、不純物濃度が１×１
０16atoms/cm3程度となるようなＮ型ウェル拡散層１０
２を形成する。その後ＬＯＣＯＳ法によりフィールド絶
縁膜１０６を形成、熱酸化によるゲート絶縁膜１０５を
膜厚が１００〜３００Åほど形成し、所望のしきい値電
圧を得るためイオン注入したのち、減圧ＣＶＤ法で第１
の多結晶シリコン膜を膜厚５００Åから２５００Åほど
堆積させる。そしてこの第1の多結晶シリコン中の不純
物濃度が１×１０18atoms/cm3以上となるようにボロン
もしくはBF2をイオン注入し、Ｐ＋型多結晶シリコン膜
１０７を形成する（図２）。ここではイオン注入により
Ｐ＋型多結晶シリコン膜を形成したが、多結晶シリコン
を堆積する際にたとえばボロンなどの不純物を同時に混
入ししながら堆積させるDoped−CVD法でＰ＋型多結晶シ
リコン膜を形成してもかまわない。その後スパッタ法等
で高融点金属シリサイドであるタングステンシリサイド
１１２をＰ＋型多結晶シリコン膜上に堆積させる。尚、
ここでは高融点金属シリサイドにタングステンシリサイ
ドを用いたが、モリブデンシリサイドやチタンシリサイ
ド、またはプラチナシリサイドを用いることも可能であ
る。そしてＰ＋型ゲート電極にＮ型不純物導入を回避の
ためのマスク材として例えば減圧ＣＶＤ法により酸化膜
絶縁膜１１３を５００Åから３０００Å堆積させ（図
３）、フォトレジストでパターニングを施しＰ＋型ゲー
ト電極を形成する。ここでマスク材としては窒化膜を使
用しても構わない。そして熱酸化もしくは減圧ＣＶＤ法
等を用いてゲート電極部および半導体基板表面に酸化膜
を１００Å〜５００Å形成する（図４）。また、ここ
で、Ｐ＋型ゲート電極上の絶縁膜１１３は高品質なキャ
パシター形成を目的として、例えば３００Åの酸化膜、
５００Åの膜厚のＣＶＤ法による窒化膜、１０Å程度の
膜厚の熱酸化膜からなる積層構造である絶縁膜を用いて
も構わない。
ンをイオン注入し、１０００〜１１７５℃で３〜２０時
間アニールを行いリンを拡散させ、不純物濃度が１×１
０16atoms/cm3程度となるようなＮ型ウェル拡散層１０
２を形成する。その後ＬＯＣＯＳ法によりフィールド絶
縁膜１０６を形成、熱酸化によるゲート絶縁膜１０５を
膜厚が１００〜３００Åほど形成し、所望のしきい値電
圧を得るためイオン注入したのち、減圧ＣＶＤ法で第１
の多結晶シリコン膜を膜厚５００Åから２５００Åほど
堆積させる。そしてこの第1の多結晶シリコン中の不純
物濃度が１×１０18atoms/cm3以上となるようにボロン
もしくはBF2をイオン注入し、Ｐ＋型多結晶シリコン膜
１０７を形成する（図２）。ここではイオン注入により
Ｐ＋型多結晶シリコン膜を形成したが、多結晶シリコン
を堆積する際にたとえばボロンなどの不純物を同時に混
入ししながら堆積させるDoped−CVD法でＰ＋型多結晶シ
リコン膜を形成してもかまわない。その後スパッタ法等
で高融点金属シリサイドであるタングステンシリサイド
１１２をＰ＋型多結晶シリコン膜上に堆積させる。尚、
ここでは高融点金属シリサイドにタングステンシリサイ
ドを用いたが、モリブデンシリサイドやチタンシリサイ
ド、またはプラチナシリサイドを用いることも可能であ
る。そしてＰ＋型ゲート電極にＮ型不純物導入を回避の
ためのマスク材として例えば減圧ＣＶＤ法により酸化膜
絶縁膜１１３を５００Åから３０００Å堆積させ（図
３）、フォトレジストでパターニングを施しＰ＋型ゲー
ト電極を形成する。ここでマスク材としては窒化膜を使
用しても構わない。そして熱酸化もしくは減圧ＣＶＤ法
等を用いてゲート電極部および半導体基板表面に酸化膜
を１００Å〜５００Å形成する（図４）。また、ここ
で、Ｐ＋型ゲート電極上の絶縁膜１１３は高品質なキャ
パシター形成を目的として、例えば３００Åの酸化膜、
５００Åの膜厚のＣＶＤ法による窒化膜、１０Å程度の
膜厚の熱酸化膜からなる積層構造である絶縁膜を用いて
も構わない。
【００２９】次に図５に示すように、フォトレジスト１
１９をパターニングしＮ型不純物である砒素またはリン
をイオン注入法により不純物濃度が１×１０16〜１×１
０18atoms/cm3程度となるようにドーピングし、ＮＭＯ
ＳトランジスタのソースおよびドレインのＮ型低濃度不
純物領域１２０を形成する。そしてフォトレジスト除去
後、図６に示す様に、新たにフォトレジスト１１９をパ
ターニングしＰ型不純物であるボロンないしＢＦ2をイ
オン注入法により不純物濃度が１×１０16〜１×１０18
atoms/cm3程度となるようにドーピングし、ＰＭＯＳト
ランジスタのドレインのＰ型低濃度不純物領域１２１を
形成する。
１９をパターニングしＮ型不純物である砒素またはリン
をイオン注入法により不純物濃度が１×１０16〜１×１
０18atoms/cm3程度となるようにドーピングし、ＮＭＯ
ＳトランジスタのソースおよびドレインのＮ型低濃度不
純物領域１２０を形成する。そしてフォトレジスト除去
後、図６に示す様に、新たにフォトレジスト１１９をパ
ターニングしＰ型不純物であるボロンないしＢＦ2をイ
オン注入法により不純物濃度が１×１０16〜１×１０18
atoms/cm3程度となるようにドーピングし、ＰＭＯＳト
ランジスタのドレインのＰ型低濃度不純物領域１２１を
形成する。
【００３０】次に図７に示す様に、ゲート電極側壁にサ
イドスペーサーを形成するためＣＶＤ法（化学気相成長
法）により絶縁膜１２２を被着する。このとき、ゲート
電極のマスク材として絶縁膜に酸化膜を用いた場合はス
ペーサー材として窒化膜を、マスク材として窒化膜を用
いた場合はスペーサー材として酸化膜を堆積する。これ
はスペーサーエッチの際、ゲートのマスク材とスペーサ
ー材のエッチングの選択比をとるためである。その後Ｒ
ＩＥ異方性ドライエッチングを行うことで図８のように
サイドスペーサー１２３を形成する。
イドスペーサーを形成するためＣＶＤ法（化学気相成長
法）により絶縁膜１２２を被着する。このとき、ゲート
電極のマスク材として絶縁膜に酸化膜を用いた場合はス
ペーサー材として窒化膜を、マスク材として窒化膜を用
いた場合はスペーサー材として酸化膜を堆積する。これ
はスペーサーエッチの際、ゲートのマスク材とスペーサ
ー材のエッチングの選択比をとるためである。その後Ｒ
ＩＥ異方性ドライエッチングを行うことで図８のように
サイドスペーサー１２３を形成する。
【００３１】その後、図９に示すように、ＣＶＤ法もし
くはスパッタ法により例えば１０００Åの膜厚の第２の
多結晶シリコン１１８を堆積させる。そして低濃度のＰ
型抵抗体を形成するために、第２の多結晶シリコン１１
８全面にＰ型不純物であるＢＦ2をドーズ量を例えば１
×１０14atoms/cm2でイオン注入する。尚、ＢＦ2の代わ
りにボロンを用いても構わない。その後図１０に示すよ
うに低濃度のＮ型抵抗体領域をフォトレジスト１１９で
パターニングし選択的にリンを、例えばドーズ量３×１
０14atoms/cm2イオン注入する。このときＮ型抵抗体を
安定して形成するためにリンのドーズ量はＢＦ2ドーズ
量に対して２倍以上にする必要がある。尚、リンの代わ
りに砒素を用いても構わない。このように後にＮ型とな
る多結晶シリコン抵抗体領域に予めＰ型抵抗体のシート
抵抗値を設定するボロンを導入し、後にＮ型不純物であ
るリンもしくは砒素でＮ型抵抗体領域を打ち返すこと
で、効率よくシート抵抗値を上げることが可能となる。
尚、Ｐ型抵抗体領域およびＮ型抵抗体領域にフォトレジ
ストなどのマスクをそれぞれ用いてイオン注入を打ち分
ける方法をとっても構わない。
くはスパッタ法により例えば１０００Åの膜厚の第２の
多結晶シリコン１１８を堆積させる。そして低濃度のＰ
型抵抗体を形成するために、第２の多結晶シリコン１１
８全面にＰ型不純物であるＢＦ2をドーズ量を例えば１
×１０14atoms/cm2でイオン注入する。尚、ＢＦ2の代わ
りにボロンを用いても構わない。その後図１０に示すよ
うに低濃度のＮ型抵抗体領域をフォトレジスト１１９で
パターニングし選択的にリンを、例えばドーズ量３×１
０14atoms/cm2イオン注入する。このときＮ型抵抗体を
安定して形成するためにリンのドーズ量はＢＦ2ドーズ
量に対して２倍以上にする必要がある。尚、リンの代わ
りに砒素を用いても構わない。このように後にＮ型とな
る多結晶シリコン抵抗体領域に予めＰ型抵抗体のシート
抵抗値を設定するボロンを導入し、後にＮ型不純物であ
るリンもしくは砒素でＮ型抵抗体領域を打ち返すこと
で、効率よくシート抵抗値を上げることが可能となる。
尚、Ｐ型抵抗体領域およびＮ型抵抗体領域にフォトレジ
ストなどのマスクをそれぞれ用いてイオン注入を打ち分
ける方法をとっても構わない。
【００３２】その後フォトレジスト１１９を除去後、フ
ォトレジストでパターニングしＲＩＥ異方性ドライエッ
チングをすることで、図１１のように第１導電型のＮ型
多結晶シリコン抵抗体１１６と、第２導電型のＰ型多結
晶シリコン抵抗体１１７を形成する。
ォトレジストでパターニングしＲＩＥ異方性ドライエッ
チングをすることで、図１１のように第１導電型のＮ型
多結晶シリコン抵抗体１１６と、第２導電型のＰ型多結
晶シリコン抵抗体１１７を形成する。
【００３３】次に図１２に示す様に、フォトレジスト１
１９をパターニングしＮ型不純物である砒素をイオン注
入法によりドーズ量５×１０15atoms/cm2でドープする
ことで、第１導電型であるＮ型の第２多結晶シリコン抵
抗体１１６にアルミニウム配線と十分なコンタクトをと
るための高濃度不純物領域１０８と、ＮＭＯＳトランジ
スタのソースおよびドレインとなるＮ型高濃度不純物領
域１０３を同時に形成する。また図１０における第２多
結晶シリコン抵抗体のＮ型不純物導入を省略して、代わ
りに図１２においてのＮ型高濃度不純物をＮ型抵抗体全
域へドーピングし、比較的低抵抗のＮ型抵抗体を形成す
ることも可能である。
１９をパターニングしＮ型不純物である砒素をイオン注
入法によりドーズ量５×１０15atoms/cm2でドープする
ことで、第１導電型であるＮ型の第２多結晶シリコン抵
抗体１１６にアルミニウム配線と十分なコンタクトをと
るための高濃度不純物領域１０８と、ＮＭＯＳトランジ
スタのソースおよびドレインとなるＮ型高濃度不純物領
域１０３を同時に形成する。また図１０における第２多
結晶シリコン抵抗体のＮ型不純物導入を省略して、代わ
りに図１２においてのＮ型高濃度不純物をＮ型抵抗体全
域へドーピングし、比較的低抵抗のＮ型抵抗体を形成す
ることも可能である。
【００３４】その後フォトレジスト除去した後、図１３
に示す様に、フォトレジスト１１９をパターニングしＰ
型不純物であるＢＦ2をイオン注入法によりドーズ量５
×１０15atoms/cm2でドープすることで、第２導電型で
あるＰ型の第２多結晶シリコン抵抗体１１７にアルミニ
ウム配線と十分なコンタクトをとるための高濃度不純物
領域１０９と、ＰＭＯＳトランジスタのソースおよびド
レインとなるＰ型高濃度不純物領域１０４を同時に形成
する。また図１３において、Ｐ型高濃度不純物をＰ型抵
抗体全域へドーピングし、比較的低抵抗のＰ型抵抗体を
形成することも可能である。
に示す様に、フォトレジスト１１９をパターニングしＰ
型不純物であるＢＦ2をイオン注入法によりドーズ量５
×１０15atoms/cm2でドープすることで、第２導電型で
あるＰ型の第２多結晶シリコン抵抗体１１７にアルミニ
ウム配線と十分なコンタクトをとるための高濃度不純物
領域１０９と、ＰＭＯＳトランジスタのソースおよびド
レインとなるＰ型高濃度不純物領域１０４を同時に形成
する。また図１３において、Ｐ型高濃度不純物をＰ型抵
抗体全域へドーピングし、比較的低抵抗のＰ型抵抗体を
形成することも可能である。
【００３５】その後は図示しないが従来の半導体プロセ
スと同様に、中間絶縁膜の形成、コンタクトホール形
成、アルミニウム配線パターンの形成、保護膜の形成と
そのパターニングを経て相補型ＭＯＳ半導体装置が形成
される。
スと同様に、中間絶縁膜の形成、コンタクトホール形
成、アルミニウム配線パターンの形成、保護膜の形成と
そのパターニングを経て相補型ＭＯＳ半導体装置が形成
される。
【００３６】以上本発明の実施の形態をP型半導体基板
を用いた実施例により説明してきたが、基板の極性を逆
にしてN型の半導体基板を用いたＮ基板Ｐウェル型のＰ
＋単極ゲートＣＭＯＳによっても以上に説明してきた内
容と原理に同じく低電圧動作、低消費電力、低コストで
ある半導体装置の提供は可能である。
を用いた実施例により説明してきたが、基板の極性を逆
にしてN型の半導体基板を用いたＮ基板Ｐウェル型のＰ
＋単極ゲートＣＭＯＳによっても以上に説明してきた内
容と原理に同じく低電圧動作、低消費電力、低コストで
ある半導体装置の提供は可能である。
【００３７】
【発明の効果】上述したように、本発明はＣＭＯＳと抵
抗体とを含むパワーマネージメント半導体装置やアナロ
グ半導体装置において、ＣＭＯＳのゲート電極の導電型
をＮＭＯＳ、ＰＭＯＳともにＰ型多結晶シリコンと高融
点金属シリサイドの積層構造であるＰ型ポリサイド構造
の製造方法であり、さらに分圧回路やCR回路に用いられ
る抵抗体をゲート電極とは異なる別層の多結晶シリコン
で形成することでより高精度の抵抗体を有することがで
きる半導体装置の製造方法であるため、従来のＮ＋多結
晶シリコンゲート単極のＣＭＯＳやチャネルとゲート電
極の極性が同じ同極ゲートＣＭＯＳに比べ、コスト、工
期、素子の性能の面で有利であり、またより高機能、高
精度なパワーマネージメント半導体装置やアナログ半導
体装置の実現を可能とする。
抗体とを含むパワーマネージメント半導体装置やアナロ
グ半導体装置において、ＣＭＯＳのゲート電極の導電型
をＮＭＯＳ、ＰＭＯＳともにＰ型多結晶シリコンと高融
点金属シリサイドの積層構造であるＰ型ポリサイド構造
の製造方法であり、さらに分圧回路やCR回路に用いられ
る抵抗体をゲート電極とは異なる別層の多結晶シリコン
で形成することでより高精度の抵抗体を有することがで
きる半導体装置の製造方法であるため、従来のＮ＋多結
晶シリコンゲート単極のＣＭＯＳやチャネルとゲート電
極の極性が同じ同極ゲートＣＭＯＳに比べ、コスト、工
期、素子の性能の面で有利であり、またより高機能、高
精度なパワーマネージメント半導体装置やアナログ半導
体装置の実現を可能とする。
【図１】本発明のCMOS半導体装置の一実施例を示す模式
的断面図。
的断面図。
【図２】本発明のCMOS半導体装置の製造方法を示す工程
順断面図。
順断面図。
【図３】本発明のCMOS半導体装置の製造方法を示す工程
順断面図。
順断面図。
【図４】本発明のCMOS半導体装置の製造方法を示す工程
順断面図。
順断面図。
【図５】本発明のCMOS半導体装置の製造方法を示す工程
順断面図。
順断面図。
【図６】本発明のCMOS半導体装置の製造方法を示す工程
順断面図。
順断面図。
【図７】本発明のCMOS半導体装置の製造方法を示す工程
順断面図。
順断面図。
【図８】本発明のCMOS半導体装置の製造方法を示す工程
順断面図。
順断面図。
【図９】本発明のCMOS半導体装置の製造方法を示す工程
順断面図。
順断面図。
【図１０】本発明のCMOS半導体装置の製造方法を示す工
程順断面図。
程順断面図。
【図１１】本発明のCMOS半導体装置の製造方法を示す工
程順断面図。
程順断面図。
【図１２】本発明のCMOS半導体装置の製造方法を示す工
程順断面図。
程順断面図。
【図１３】本発明のCMOS半導体装置の製造方法を示す工
程順断面図。
程順断面図。
【図１４】従来のCMOS半導体装置の一実施例を示す模式
的断面図。
的断面図。
【図１５】従来のCMOS半導体装置の一実施例を示す模式
的断面図。
的断面図。
【図１６】従来のCMOS半導体装置の一実施例を示す模式
的断面図。
的断面図。
１０１、２０１ Ｐ型半導体基板
１０２、２０２ Ｎウェル
１０３、２０３ Ｎ＋
１０４、２０４ Ｐ＋
１０５、２０５ ゲート絶縁膜
１０６、２０６ フィールド絶縁膜
１０７、２０７ Ｐ＋多結晶シリコン
１０８、２０８ Ｎ＋多結晶シリコン
１０９ ２０９ Ｐ＋多結晶シリコン
１１０、２１０ Ｎ−多結晶シリコン
１１１、２１１ Ｐ−多結晶シリコン
１１２、２１２ 高融点金属シリサイド
１１３ 絶縁膜
１１４、２１４ ＮＭＯＳ
１１５、２１５ ＰＭＯＳ
１１６、２１６ Ｎ−抵抗体
１１７、２１７ Ｐ−抵抗体
１１８ 多結晶シリコン
１１９ フォトレジスト
１２０ Ｎ−
１２１ Ｐ−
１２２ 絶縁膜
１２３ サイドスペーサー
２２１ Ｎ＋多結晶シリコン
２２２ Ｐ＋多結晶シリコン
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 27/092
Ｆターム(参考） 5F038 AR09 AR16 BB05 DF01 DF03
DF12 EZ13 EZ20
5F048 AA07 AA09 AB03 AB10 AC03
AC10 BA01 BB06 BB07 BB08
BB12 BC06 BG12 DA23
Claims (11)
- 【請求項１】 半導体基板上に熱酸化による素子分離絶
縁膜を形成する工程と、熱酸化によるゲート絶縁膜を形
成する工程と、前記ゲート絶縁膜上に５００Å〜２５０
０Åの第１の多結晶シリコン膜を堆積する工程と、前記
第１の多結晶シリコン膜に不純物濃度が１×１０18atom
s/cm3以上となるように不純物をドーピングを行い前記
第１の多結晶シリコン膜の導電型をＰ型する工程と、前
記第１のＰ型多結晶シリコン上に５００Å〜２５００Å
からなる高融点金属シリサイドを堆積する工程と、前記
高融点金属シリサイド上に５００Å〜３０００Åからな
る絶縁膜を堆積する工程と、前記第１のＰ型多結晶シリ
コンと前記高融点金属シリサイドと前記絶縁膜をエッチ
ングし積層のポリサイドゲート電極を形成する工程と、
第１の導電型のＭＯＳトランジスタの低濃度拡散領域に
第１の導電型の不純物を１×１０16〜１×１０18atoms/
cm3ドーピングする工程と、第２の導電型のＭＯＳトラ
ンジスタの低濃度拡散領域に第２の導電型の不純物を１
×１０16〜１×１０18atoms/cm3ドーピングする工程
と、前記ポリサイドゲート電極上に前記ポリサイドゲー
ト電極と同程度の膜厚の絶縁膜を堆積する工程と、異方
性ドライエッチで前記絶縁膜をエッチングし前記ポリサ
イドゲート電極側壁にサイドスペーサーを形成する工程
と、前記素子分離絶縁膜上に５００Å〜２５００Åから
なる第２の多結晶シリコン膜を堆積する工程と、前記第
２の多結晶シリコン膜の全域ないしは前記第２の多結晶
シリコン膜の第１の領域に第２の導電型の不純物を１×
１０14〜９×１０18atoms/cm3ドーピングする工程と、
前記第２の多結晶シリコン膜の第２の領域に第１の導電
型の不純物を１×１０14〜９×１０18atoms/cm3ドーピ
ングする工程と、前記第２の多結晶シリコン膜をエッチ
ングし第２の多結晶シリコン膜の抵抗体を形成する工程
と、前記第２の多結晶シリコン膜の第１の領域の一部な
いし全域に１×１０19atoms/cm3以上の第１の導電型の
不純物をドーピングする工程と、前記第２の多結晶シリ
コン膜の第２の領域の一部ないし全域に１×１０19atom
s/cm3以上の第２の導電型の不純物をドーピングする工
程と、前記半導体基板上に中間絶縁膜を形成する工程
と、前記半導体基板上の前記中間絶縁膜にコンタクト孔
を形成する工程と、前記コンタクト孔に金属配線を設け
ることからなる半導体装置の製造方法。 - 【請求項２】 前記第１の多結晶シリコン膜への不純物
導入法がボロンのイオン注入であることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項３】 前記第１の多結晶シリコン膜への不純物
導入法がＢＦ2のイオン注入であることを特徴とする請
求項１記載の半導体装置の製造方法。 - 【請求項４】 前記第１の多結晶シリコン膜への不純物
導入法が、前記第１の多結晶シリコン膜の堆積時に不純
物を同時に混入しながら堆積するＤｏｐｅｄ−ＣＶＤ法
であることを特徴とする請求項１記載の半導体装置の製
造方法。 - 【請求項５】 前記高融点金属シリサイド上に堆積した
前記絶縁膜が酸化膜で構成されていることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項６】 前記高融点金属シリサイド上に堆積した
前記絶縁膜が酸化膜である時、前記ポリサイドゲート電
極側壁に形成するサイドスペーサーの材料となる前記絶
縁膜が窒化膜であることを特徴とする請求項５記載の半
導体装置の製造方法。 - 【請求項７】 前記高融点金属シリサイド上に堆積した
前記絶縁膜が窒化膜で構成されていることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項８】 前記高融点金属シリサイド上に堆積した
前記絶縁膜が窒化膜である時、前記ポリサイドゲート電
極側壁に形成するサイドスペーサーの材料となる前記絶
縁膜が酸化膜であることを特徴とする請求項７記載の半
導体装置の製造方法。 - 【請求項９】 前記高融点金属シリサイド上に堆積した
前記絶縁膜が酸化膜及び窒化膜及び前記酸化膜とは別層
の酸化膜の積層構造で構成されていることを特徴とする
請求項１記載の半導体装置の製造方法。 - 【請求項１０】 前記高融点金属シリサイド上に堆積し
た前記絶縁膜が積層構造で最上層が酸化膜である時、前
記ポリサイドゲート電極側壁に形成するサイドスペーサ
ーの材料となる前記絶縁膜が窒化膜であることを特徴と
する請求項９記載の半導体装置の製造方法。 - 【請求項１１】 前記第２の多結晶シリコン膜の第１の
領域の一部及び全域への１×１０19atoms/cm3以上の第
１の導電型の不純物ドーピングが第１の導電型のＭＯＳ
トランジスタの拡散領域ドーピングと同時であり、前記
第２の多結晶シリコン膜の第２の領域の一部及び全域へ
の１×１０19atoms/cm3以上の第２の導電型の不純物ド
ーピングが第２の導電型のＭＯＳトランジスタの拡散領
域ドーピングと同時であることを特徴とする請求項１記
載の半導体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
| JP2001188050A JP4898024B2 (ja) | 2001-06-21 | 2001-06-21 | 半導体装置の製造方法 |
| PCT/JP2002/006072 WO2003001592A1 (fr) | 2001-06-21 | 2002-06-18 | Procede de fabrication d'un dispositif semi-conducteur |
| CNB028027035A CN1246896C (zh) | 2001-06-21 | 2002-06-18 | 制造半导体装置的方法 |
| US10/398,035 US7528032B2 (en) | 2001-06-21 | 2002-06-18 | Method for manufacturing semiconductor device |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001188050A JP4898024B2 (ja) | 2001-06-21 | 2001-06-21 | 半導体装置の製造方法 |
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| Publication Number | Publication Date |
|---|---|
| JP2003007847A true JP2003007847A (ja) | 2003-01-10 |
| JP4898024B2 JP4898024B2 (ja) | 2012-03-14 |
Family
ID=19027237
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001188050A Expired - Fee Related JP4898024B2 (ja) | 2001-06-21 | 2001-06-21 | 半導体装置の製造方法 |
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| JP (1) | JP4898024B2 (ja) |
| CN (1) | CN1246896C (ja) |
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011192844A (ja) * | 2010-03-15 | 2011-09-29 | Seiko Instruments Inc | 半導体回路装置の製造方法 |
| CN114556603A (zh) * | 2019-08-21 | 2022-05-27 | 务实印刷有限公司 | 用于集成电路的电阻器 |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060057813A1 (en) * | 2004-09-15 | 2006-03-16 | Cheng-Hsiung Chen | Method of forming a polysilicon resistor |
| US7105912B2 (en) * | 2004-09-15 | 2006-09-12 | United Microelectronics Corp. | Resistor structure and method for manufacturing the same |
| GB2439357C (en) * | 2006-02-23 | 2008-08-13 | Innos Ltd | Integrated circuit manufacturing |
| JP2008205053A (ja) * | 2007-02-17 | 2008-09-04 | Seiko Instruments Inc | 半導体装置 |
| US20100052072A1 (en) * | 2008-08-28 | 2010-03-04 | Taiwan Semiconductor Manufacturing Company, Ltd. | Dual gate structure on a same chip for high-k metal gate technology |
| KR20100076256A (ko) * | 2008-12-26 | 2010-07-06 | 주식회사 동부하이텍 | Ｐｉｐ 커패시터의 제조 방법 |
| US9184097B2 (en) * | 2009-03-12 | 2015-11-10 | System General Corporation | Semiconductor devices and formation methods thereof |
| CN102110593B (zh) * | 2010-12-15 | 2012-05-09 | 无锡中微晶园电子有限公司 | 一种提高多晶硅薄膜电阻稳定性的方法 |
| CN114373716B (zh) * | 2022-03-22 | 2022-06-17 | 晶芯成(北京)科技有限公司 | 集成器件及其制作方法 |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473676A (en) * | 1987-09-16 | 1989-03-17 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH0484428A (ja) * | 1990-07-27 | 1992-03-17 | Nec Corp | 半導体装置の製造方法 |
| JPH08186179A (ja) * | 1994-12-28 | 1996-07-16 | Sony Corp | 相補型半導体装置 |
| JPH104179A (ja) * | 1996-06-17 | 1998-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH11111978A (ja) * | 1997-09-30 | 1999-04-23 | Toshiba Corp | 半導体装置 |
| JP2000243860A (ja) * | 1999-02-23 | 2000-09-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
Family Cites Families (22)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US530502A (en) * | 1894-12-11 | Strawboard-lining machine | ||
| JPS48102579A (ja) * | 1972-04-05 | 1973-12-22 | ||
| US5610089A (en) * | 1983-12-26 | 1997-03-11 | Hitachi, Ltd. | Method of fabrication of semiconductor integrated circuit device |
| JPH0342869A (ja) * | 1989-07-10 | 1991-02-25 | Seiko Instr Inc | 半導体装置の製造方法 |
| JPH03114267A (ja) * | 1989-09-28 | 1991-05-15 | Hitachi Ltd | 半導体装置およびその製造方法 |
| JPH0465160A (ja) * | 1990-07-05 | 1992-03-02 | Oki Electric Ind Co Ltd | 半導体装置 |
| JPH05267604A (ja) * | 1991-05-08 | 1993-10-15 | Seiko Instr Inc | 半導体装置の製造方法 |
| US5489547A (en) * | 1994-05-23 | 1996-02-06 | Texas Instruments Incorporated | Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient |
| JP3297784B2 (ja) * | 1994-09-29 | 2002-07-02 | ソニー株式会社 | 拡散層抵抗の形成方法 |
| US5618749A (en) * | 1995-03-31 | 1997-04-08 | Yamaha Corporation | Method of forming a semiconductor device having a capacitor and a resistor |
| KR100200488B1 (ko) * | 1996-10-14 | 1999-06-15 | 윤종용 | 박막저항을 갖는 반도체 장치의 제조 방법 |
| JPH10303372A (ja) * | 1997-01-31 | 1998-11-13 | Sanyo Electric Co Ltd | 半導体集積回路およびその製造方法 |
| KR100215845B1 (ko) * | 1997-03-17 | 1999-08-16 | 구본준 | 반도체소자 제조방법 |
| US5959343A (en) * | 1997-04-21 | 1999-09-28 | Seiko Instruments R&D Center Inc. | Semiconductor device |
| US5953599A (en) * | 1997-06-12 | 1999-09-14 | National Semiconductor Corporation | Method for forming low-voltage CMOS transistors with a thin layer of gate oxide and high-voltage CMOS transistors with a thick layer of gate oxide |
| KR100272176B1 (ko) * | 1998-09-30 | 2000-12-01 | 김덕중 | Bicdmos 소자의 제조방법 |
| JP2000114395A (ja) * | 1998-10-09 | 2000-04-21 | Sony Corp | 半導体装置およびその製造方法 |
| JP2000183175A (ja) * | 1998-12-10 | 2000-06-30 | Sanyo Electric Co Ltd | 半導体装置の製造方法 |
| JP2002237524A (ja) * | 2001-02-09 | 2002-08-23 | Seiko Instruments Inc | 相補型ｍｏｓ半導体装置 |
| JP2002280459A (ja) * | 2001-03-21 | 2002-09-27 | Kawasaki Microelectronics Kk | 集積回路の製造方法 |
| JP2003158198A (ja) * | 2001-09-07 | 2003-05-30 | Seiko Instruments Inc | 相補型ｍｏｓ半導体装置 |
| JP2003273233A (ja) * | 2002-01-10 | 2003-09-26 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
-
2001
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6473676A (en) * | 1987-09-16 | 1989-03-17 | Hitachi Ltd | Semiconductor integrated circuit device |
| JPH0484428A (ja) * | 1990-07-27 | 1992-03-17 | Nec Corp | 半導体装置の製造方法 |
| JPH08186179A (ja) * | 1994-12-28 | 1996-07-16 | Sony Corp | 相補型半導体装置 |
| JPH104179A (ja) * | 1996-06-17 | 1998-01-06 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| JPH11111978A (ja) * | 1997-09-30 | 1999-04-23 | Toshiba Corp | 半導体装置 |
| JP2000243860A (ja) * | 1999-02-23 | 2000-09-08 | Hitachi Ltd | 半導体装置およびその製造方法 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011192844A (ja) * | 2010-03-15 | 2011-09-29 | Seiko Instruments Inc | 半導体回路装置の製造方法 |
| CN114556603A (zh) * | 2019-08-21 | 2022-05-27 | 务实印刷有限公司 | 用于集成电路的电阻器 |
Also Published As
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