JP2003273233A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 正確な分圧比を有し、抵抗値の温度係数の小
さい高精度のブリーダ抵抗回路、及び、このようなブリ
ーダ抵抗回路を用いた高精度で温度係数の小さい半導体
装置例えばボルテージディテクタ、ボルテージレギュレ
ータ等の半導体装置を提供することを目的とする。 【解決手段】 薄膜抵抗体を使用したブリーダ抵抗回路
の、薄膜抵抗体上の導電体及び薄膜抵抗体下部の導電体
の電位を各薄膜抵抗体の電位と略等しくなるようにした
こと。および、薄膜抵抗体にポリシリコンを用いる場
合、ポリシリコン薄膜抵抗体の膜厚を薄くし、ポリシリ
コン薄膜抵抗体に導入した不純物をＰ型にしたことによ
り抵抗値バラツキを抑え、かつ抵抗値の温度依存性をな
くしたことを特徴とする。
さい高精度のブリーダ抵抗回路、及び、このようなブリ
ーダ抵抗回路を用いた高精度で温度係数の小さい半導体
装置例えばボルテージディテクタ、ボルテージレギュレ
ータ等の半導体装置を提供することを目的とする。 【解決手段】 薄膜抵抗体を使用したブリーダ抵抗回路
の、薄膜抵抗体上の導電体及び薄膜抵抗体下部の導電体
の電位を各薄膜抵抗体の電位と略等しくなるようにした
こと。および、薄膜抵抗体にポリシリコンを用いる場
合、ポリシリコン薄膜抵抗体の膜厚を薄くし、ポリシリ
コン薄膜抵抗体に導入した不純物をＰ型にしたことによ
り抵抗値バラツキを抑え、かつ抵抗値の温度依存性をな
くしたことを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置、特に薄
膜抵抗体を使用したブリーダ抵抗回路及び該ブリーダ抵
抗回路を有する半導体装置及びその製造方法に関する。
膜抵抗体を使用したブリーダ抵抗回路及び該ブリーダ抵
抗回路を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】従来、図１６に示すような薄膜抵抗体を
使用したブリーダ抵抗回路は数多く使用される。ブリー
ダ抵抗回路とは、電源電圧から所定の電圧を得るため、
直列に配置された複数の抵抗素子を接続し、分圧して、
所定の電圧を得るものである。又は、電源電圧に対して
所定割合の電圧を出力するものである。
使用したブリーダ抵抗回路は数多く使用される。ブリー
ダ抵抗回路とは、電源電圧から所定の電圧を得るため、
直列に配置された複数の抵抗素子を接続し、分圧して、
所定の電圧を得るものである。又は、電源電圧に対して
所定割合の電圧を出力するものである。
【０００３】シリコン半導体基板１０１上にＭＯＳ型ト
ランジスタ１３４が形成される。ＭＯＳ型トランジスタ
１３４は、ソース領域１３１とドレイン領域１３２がそ
れぞれはなれてシリコン半導体基板１０１上に形成され
る。ソース領域１３１とドレイン領域１３２の間のシリ
コン半導体基板１０１上にゲート絶縁膜１００を介して
ポリシリコンゲート電極１３３が形成される。ＭＯＳ型
トランジスタ１３４の周りのシリコン半導体基板１０１
上には、素子分離のためのフィールド絶縁膜１３５が形
成される。フィールド絶縁膜１３５上には、抵抗素子と
なるポリシリコン薄膜抵抗体１３９が形成される。ポリ
シリコン薄膜抵抗体１３９はブリーダ抵抗回路の一部の
抵抗を示している。それらの上に中間絶縁膜１４０が形
成され、中間絶縁膜１４０に設けられたコンタクトホー
ルに形成されたアルミニウム配線１３６により、ソース
／ドレイン領域１３１、１３２及びポリシリコン薄膜抵
抗体１３９は配線される。
ランジスタ１３４が形成される。ＭＯＳ型トランジスタ
１３４は、ソース領域１３１とドレイン領域１３２がそ
れぞれはなれてシリコン半導体基板１０１上に形成され
る。ソース領域１３１とドレイン領域１３２の間のシリ
コン半導体基板１０１上にゲート絶縁膜１００を介して
ポリシリコンゲート電極１３３が形成される。ＭＯＳ型
トランジスタ１３４の周りのシリコン半導体基板１０１
上には、素子分離のためのフィールド絶縁膜１３５が形
成される。フィールド絶縁膜１３５上には、抵抗素子と
なるポリシリコン薄膜抵抗体１３９が形成される。ポリ
シリコン薄膜抵抗体１３９はブリーダ抵抗回路の一部の
抵抗を示している。それらの上に中間絶縁膜１４０が形
成され、中間絶縁膜１４０に設けられたコンタクトホー
ルに形成されたアルミニウム配線１３６により、ソース
／ドレイン領域１３１、１３２及びポリシリコン薄膜抵
抗体１３９は配線される。
【０００４】薄膜抵抗体１３９上の配線や薄膜抵抗体１
３９下部の導電体の電位については注意されておらず、
様々な配置がなされたものが知られていた。また、薄膜
抵抗体材料としてポリシリコンがよく用いられている
が、その膜厚は同一チップ内にＭＯＳ型トランジスタ１
３４を混載する場合には、ＭＯＳ型トランジスタ１３４
のゲート電極１３３と同一の膜厚また同一の極性とさ
れ、温度特性をもったものが知られていた。
３９下部の導電体の電位については注意されておらず、
様々な配置がなされたものが知られていた。また、薄膜
抵抗体材料としてポリシリコンがよく用いられている
が、その膜厚は同一チップ内にＭＯＳ型トランジスタ１
３４を混載する場合には、ＭＯＳ型トランジスタ１３４
のゲート電極１３３と同一の膜厚また同一の極性とさ
れ、温度特性をもったものが知られていた。
【０００５】
【発明が解決しようとする課題】しかしながら、従来の
薄膜抵抗体を用いたブリーダ抵抗回路では、しばしば分
圧比が不正確になるという問題点があった。薄膜抵抗体
の抵抗値は、その周囲の電位、特にそれらの電位差によ
り変化する。またＭＯＳ型トランジスタ１３４を同一チ
ップ内に混載した従来のブリーダ抵抗回路では、ポリシ
リコン薄膜抵抗体の温度による抵抗値変化（抵抗値の温
度係数）が大きく、広い温度範囲で高い分圧精度を得る
ことができなかったという問題点があった。
薄膜抵抗体を用いたブリーダ抵抗回路では、しばしば分
圧比が不正確になるという問題点があった。薄膜抵抗体
の抵抗値は、その周囲の電位、特にそれらの電位差によ
り変化する。またＭＯＳ型トランジスタ１３４を同一チ
ップ内に混載した従来のブリーダ抵抗回路では、ポリシ
リコン薄膜抵抗体の温度による抵抗値変化（抵抗値の温
度係数）が大きく、広い温度範囲で高い分圧精度を得る
ことができなかったという問題点があった。
【０００６】本発明は、上記課題を解消して、正確な分
圧比を有し、抵抗値の温度係数のない高精度のブリーダ
抵抗回路、及び、このようなブリーダ抵抗回路を用いた
高精度で温度係数のない半導体装置例えばボルテージデ
ィテクタ、ボルテージレギュレータ等の半導体装置を提
供することを目的とする。
圧比を有し、抵抗値の温度係数のない高精度のブリーダ
抵抗回路、及び、このようなブリーダ抵抗回路を用いた
高精度で温度係数のない半導体装置例えばボルテージデ
ィテクタ、ボルテージレギュレータ等の半導体装置を提
供することを目的とする。
【０００７】
【課題を解決するための手段】本発明の半導体装置が上
記目的を達成するために採用した第一の手段は、薄膜抵
抗体を使用したブリーダ抵抗回路の、薄膜抵抗体上の配
線及び薄膜抵抗体下部の導電体の電位を各抵抗体の電位
と略等しくなるようにしたことを特徴とする。これは、
薄膜抵抗体（特にポリシリコン薄膜抵抗体）を使用した
ブリーダ抵抗回路上の配線及び下部の導電体電位によ
り、薄膜抵抗体の抵抗値が変化するという事実が明らか
になったことによる。
記目的を達成するために採用した第一の手段は、薄膜抵
抗体を使用したブリーダ抵抗回路の、薄膜抵抗体上の配
線及び薄膜抵抗体下部の導電体の電位を各抵抗体の電位
と略等しくなるようにしたことを特徴とする。これは、
薄膜抵抗体（特にポリシリコン薄膜抵抗体）を使用した
ブリーダ抵抗回路上の配線及び下部の導電体電位によ
り、薄膜抵抗体の抵抗値が変化するという事実が明らか
になったことによる。
【０００８】本発明の半導体装置が上記目的を達成する
ために採用した第二の手段は、ブリーダ抵抗回路のポリ
シリコン薄膜抵抗体を同一チップ内に混載されたＭＯＳ
型トランジスタのゲート電極よりも薄い膜厚としたこと
を特徴とする。これは、薄膜抵抗体（特にポリシリコン
薄膜抵抗体）の膜厚が薄い程、抵抗値のバラツキが小さ
くなり、また、抵抗値の温度依存性が同一のシート抵抗
においても小さくなるという事実が明らかになったこと
による。
ために採用した第二の手段は、ブリーダ抵抗回路のポリ
シリコン薄膜抵抗体を同一チップ内に混載されたＭＯＳ
型トランジスタのゲート電極よりも薄い膜厚としたこと
を特徴とする。これは、薄膜抵抗体（特にポリシリコン
薄膜抵抗体）の膜厚が薄い程、抵抗値のバラツキが小さ
くなり、また、抵抗値の温度依存性が同一のシート抵抗
においても小さくなるという事実が明らかになったこと
による。
【０００９】本発明の半導体装置が上記目的を達成する
ために採用した第三の手段は、ブリーダ抵抗回路のポリ
シリコン薄膜抵抗体に導入する不純物をＰ型にしたこと
を特徴とする。これは、本発明者の実験により、薄膜抵
抗体に導入する不純物がＰ型だと、抵抗値のバラツキが
小さくなるという事実が明らかになったことによる。
ために採用した第三の手段は、ブリーダ抵抗回路のポリ
シリコン薄膜抵抗体に導入する不純物をＰ型にしたこと
を特徴とする。これは、本発明者の実験により、薄膜抵
抗体に導入する不純物がＰ型だと、抵抗値のバラツキが
小さくなるという事実が明らかになったことによる。
【００１０】本発明の半導体装置が上記目的を達成する
ために採用した第四の手段は、ブリーダ抵抗回路のポリ
シリコン薄膜抵抗体の抵抗値を７００Ω/□〜１ＫΩ/□
にしたことを特徴とする。これは、薄膜抵抗体の抵抗値
の温度依存性が７００Ω/□〜１ＫΩ/□のシート抵抗に
おいて0〜100ppm/℃という事実が明らかになったことに
よる。
ために採用した第四の手段は、ブリーダ抵抗回路のポリ
シリコン薄膜抵抗体の抵抗値を７００Ω/□〜１ＫΩ/□
にしたことを特徴とする。これは、薄膜抵抗体の抵抗値
の温度依存性が７００Ω/□〜１ＫΩ/□のシート抵抗に
おいて0〜100ppm/℃という事実が明らかになったことに
よる。
【００１１】本発明の半導体装置は、薄膜抵抗体を使用
したブリーダ抵抗回路の、薄膜抵抗体上の配線及び薄膜
抵抗体下部の導電体の電位を各抵抗体の電位と略等しく
なるようにしたことと温度特性をなくしたことにより正
確な分圧比を有する高精度なブリーダ抵抗回路を実現す
る事ができる。特に薄膜抵抗体にポリシリコンを用いる
場合、本発明の半導体装置は、ブリーダ抵抗回路のポリ
シリコン薄膜抵抗体の膜厚を薄くし、更にポリシリコン
にＰ型の不純物を導入したことにより抵抗値バラツキを
抑え、かつ抵抗値の温度依存性をなくすことができる。
したブリーダ抵抗回路の、薄膜抵抗体上の配線及び薄膜
抵抗体下部の導電体の電位を各抵抗体の電位と略等しく
なるようにしたことと温度特性をなくしたことにより正
確な分圧比を有する高精度なブリーダ抵抗回路を実現す
る事ができる。特に薄膜抵抗体にポリシリコンを用いる
場合、本発明の半導体装置は、ブリーダ抵抗回路のポリ
シリコン薄膜抵抗体の膜厚を薄くし、更にポリシリコン
にＰ型の不純物を導入したことにより抵抗値バラツキを
抑え、かつ抵抗値の温度依存性をなくすことができる。
【００１２】このようなブリーダ抵抗回路を用いて高精
度で温度係数の小さい半導体装置例えばボルテージディ
テクタ、ボルテージレギュレータ等の半導体装置を得る
ことができる。
度で温度係数の小さい半導体装置例えばボルテージディ
テクタ、ボルテージレギュレータ等の半導体装置を得る
ことができる。
【００１３】
【発明の実施の形態】以下、図面を参照して本発明の好
適な実施例を説明する。図１は本発明の半導体装置のブ
リーダ抵抗回路領域の一実施例を示す模式的断面図であ
る。
適な実施例を説明する。図１は本発明の半導体装置のブ
リーダ抵抗回路領域の一実施例を示す模式的断面図であ
る。
【００１４】薄いＮ型の不純物濃度を有するシリコン半
導体基板１０１中には分割されたＰ型のウエル領域３０
１、３０２、３０３が形成される。ウエル領域３０１、
３０２、３０３の不純物濃度は、シリコン半導体基板１
０１の空乏化を防止する観点からシリコン半導体基板１
０１表面においておおむね１Ｅ１６ａｔｍｓ／ｃｍ３以
上あることが望ましく、ウエル領域とは言っても、濃い
不純物濃度を与えて良い。
導体基板１０１中には分割されたＰ型のウエル領域３０
１、３０２、３０３が形成される。ウエル領域３０１、
３０２、３０３の不純物濃度は、シリコン半導体基板１
０１の空乏化を防止する観点からシリコン半導体基板１
０１表面においておおむね１Ｅ１６ａｔｍｓ／ｃｍ３以
上あることが望ましく、ウエル領域とは言っても、濃い
不純物濃度を与えて良い。
【００１５】シリコン半導体基板１０１上にはシリコン
酸化膜１０２が形成され、シリコン酸化膜１０２上には
ポリシリコン抵抗体１０５、１０６、１０７が形成され
る。また、ポリシリコン抵抗体１０５、１０６、１０７
には外部の配線とのコンタクトを行うためのＰ型の不純
物領域１０３が形成されており、Ｐ型の不純物領域１０
３にはそれぞれアルミニウムからなる配線２０１、２０
２、２０３、２０４が接続される。また、図１のように
配線２０１、２０２、２０３、２０４はそれぞれ隣同士
のポリシリコン抵抗体１０５、１０６、１０７のＰ型の
不純物領域１０３を電気的に接続するように形成されて
いる。また更に、配線２０１、２０２、２０３、２０４
は中間絶縁膜１４０を介してそれぞれ一方のポリシリコ
ン抵抗体１０５、１０６、１０７の上に配置するように
形成されている。
酸化膜１０２が形成され、シリコン酸化膜１０２上には
ポリシリコン抵抗体１０５、１０６、１０７が形成され
る。また、ポリシリコン抵抗体１０５、１０６、１０７
には外部の配線とのコンタクトを行うためのＰ型の不純
物領域１０３が形成されており、Ｐ型の不純物領域１０
３にはそれぞれアルミニウムからなる配線２０１、２０
２、２０３、２０４が接続される。また、図１のように
配線２０１、２０２、２０３、２０４はそれぞれ隣同士
のポリシリコン抵抗体１０５、１０６、１０７のＰ型の
不純物領域１０３を電気的に接続するように形成されて
いる。また更に、配線２０１、２０２、２０３、２０４
は中間絶縁膜１４０を介してそれぞれ一方のポリシリコ
ン抵抗体１０５、１０６、１０７の上に配置するように
形成されている。
【００１６】ここで、図示しないがウエル領域３０１は
配線２０２と、ウエル領域３０２は配線２０３と、そし
てウエル領域３０３は配線２０４と電気的に接続され同
電位とされている。つまり、各ポリシリコン抵抗体１０
５、１０６、１０７の上下面には、絶縁膜を介して、配
線２０２、２０３、２０４とＰ型の不純物領域１０３に
囲まれることになる。そして、各ポリシリコン抵抗体１
０５、１０６、１０７周りの電位は、略その電位に維持
されることになる。
配線２０２と、ウエル領域３０２は配線２０３と、そし
てウエル領域３０３は配線２０４と電気的に接続され同
電位とされている。つまり、各ポリシリコン抵抗体１０
５、１０６、１０７の上下面には、絶縁膜を介して、配
線２０２、２０３、２０４とＰ型の不純物領域１０３に
囲まれることになる。そして、各ポリシリコン抵抗体１
０５、１０６、１０７周りの電位は、略その電位に維持
されることになる。
【００１７】従って、ポリシリコン抵抗体１０５の高抵
抗領域１０４の電位と上部にある配線２０２の電位と、
下部にあるウエル領域３０１の電位とは略等しい状態に
ある。ポリシリコン抵抗体１０６、１０７とそれぞれ上
部に配置された配線１０６、１０７及び下部に配置され
たウエル領域３０２、３０３との電位の関係も同様であ
る。このようにそれぞれのポリシリコン抵抗体自身とそ
の上下に位置する配線及びウエル領域との電位を等しく
することにより、各ポリシリコン抵抗体１０５、１０
６、１０７の抵抗値は正しく保たれる。なおシリコン酸
化膜１０２を薄く形成したい場合は、これに代えてシリ
コン窒化膜を有する複合膜を用いることにより、シリコ
ン半導体基板１０１とポリシリコン抵抗体１０５、１０
６、１０７との間の絶縁性を高く保つことができる。
抗領域１０４の電位と上部にある配線２０２の電位と、
下部にあるウエル領域３０１の電位とは略等しい状態に
ある。ポリシリコン抵抗体１０６、１０７とそれぞれ上
部に配置された配線１０６、１０７及び下部に配置され
たウエル領域３０２、３０３との電位の関係も同様であ
る。このようにそれぞれのポリシリコン抵抗体自身とそ
の上下に位置する配線及びウエル領域との電位を等しく
することにより、各ポリシリコン抵抗体１０５、１０
６、１０７の抵抗値は正しく保たれる。なおシリコン酸
化膜１０２を薄く形成したい場合は、これに代えてシリ
コン窒化膜を有する複合膜を用いることにより、シリコ
ン半導体基板１０１とポリシリコン抵抗体１０５、１０
６、１０７との間の絶縁性を高く保つことができる。
【００１８】また、シリコン半導体基板１０１の電導型
はＰ型でもよく、そのときはウエル領域３０１、３０
２、３０３はＮ型にする。また、ポリシリコン抵抗体１
０５、１０６、１０７の個数に制限はなく、ブリーダ抵
抗回路に要求される分圧個数に応じて設定すれば良い。
更にまた、図示しないが、ブリーダ抵抗回路の高集積化
を最優先させるために、ウエル領域をそれぞれの抵抗体
毎に分割して配置することが困難なときには、ウエル領
域３０１、３０２、３０３をいくつかの抵抗体毎にまと
めたり、分割せずに一括で形成すると良い。この時は、
やや分圧精度が犠牲になるが図１の実施例の次善の策と
言える。
はＰ型でもよく、そのときはウエル領域３０１、３０
２、３０３はＮ型にする。また、ポリシリコン抵抗体１
０５、１０６、１０７の個数に制限はなく、ブリーダ抵
抗回路に要求される分圧個数に応じて設定すれば良い。
更にまた、図示しないが、ブリーダ抵抗回路の高集積化
を最優先させるために、ウエル領域をそれぞれの抵抗体
毎に分割して配置することが困難なときには、ウエル領
域３０１、３０２、３０３をいくつかの抵抗体毎にまと
めたり、分割せずに一括で形成すると良い。この時は、
やや分圧精度が犠牲になるが図１の実施例の次善の策と
言える。
【００１９】また、図１ではシリコン半導体基板１０１
をＮ型、ウエル領域３０１、３０２、３０３をＰ型とし
て説明したが、シリコン半導体基板１０１をＰ型、ウエ
ル領域３０１、３０２、３０３をＮ型としてもかまわな
い。また、図1では配線はアルミニウムからなるとある
が、配線はバリアメタルとシリサイド膜の積層膜でもか
まわない。バリアメタルとは、半導体装置の信頼性維持
や長寿命化を確保するために、配線の下に成膜する耐食
性や耐環境性の優れた保護皮膜の事である。本発明で
は、TiN及びTiの積層膜をバリアメタルとして、Al-Si-C
uをシリサイド膜として使用した。しかし、シリサイド
膜はAl-Siでもかまわない。
をＮ型、ウエル領域３０１、３０２、３０３をＰ型とし
て説明したが、シリコン半導体基板１０１をＰ型、ウエ
ル領域３０１、３０２、３０３をＮ型としてもかまわな
い。また、図1では配線はアルミニウムからなるとある
が、配線はバリアメタルとシリサイド膜の積層膜でもか
まわない。バリアメタルとは、半導体装置の信頼性維持
や長寿命化を確保するために、配線の下に成膜する耐食
性や耐環境性の優れた保護皮膜の事である。本発明で
は、TiN及びTiの積層膜をバリアメタルとして、Al-Si-C
uをシリサイド膜として使用した。しかし、シリサイド
膜はAl-Siでもかまわない。
【００２０】図２は本発明の半導体装置のブリーダ抵抗
回路領域の他の実施例を示す模式的断面図である。シリ
コン半導体基板１０１上にはシリコン酸化膜１０２が形
成され、シリコン酸化膜１０２上にはパターニングされ
た濃いＮ型のポリシリコン薄膜４０１、４０２、４０３
が形成される。濃いＮ型のポリシリコン薄膜４０１、４
０２、４０３上にはシリコン酸化膜などからなる第１絶
縁膜４０４を介してポリシリコン抵抗体１０５、１０
６、１０７が形成される。
回路領域の他の実施例を示す模式的断面図である。シリ
コン半導体基板１０１上にはシリコン酸化膜１０２が形
成され、シリコン酸化膜１０２上にはパターニングされ
た濃いＮ型のポリシリコン薄膜４０１、４０２、４０３
が形成される。濃いＮ型のポリシリコン薄膜４０１、４
０２、４０３上にはシリコン酸化膜などからなる第１絶
縁膜４０４を介してポリシリコン抵抗体１０５、１０
６、１０７が形成される。
【００２１】また、ポリシリコン抵抗体１０５、１０
６、１０７上にはシリコン酸化膜などからなる第２絶縁
膜４０５を介してアルミニウム配線２０１、２０２、２
０３が形成され、ポリシリコン抵抗体１０５、１０６、
１０７の濃いＰ型の不純物領域１０３及び濃いＮ型のポ
リシリコン薄膜４０１、４０２、４０３にコンタクトホ
ール５０６、６０６を介してそれぞれが接続される。従
って、ポリシリコン抵抗体１０５の高抵抗領域１０４の
電位と上部にある配線２０２の電位と、下部にある濃い
Ｎ型のポリシリコン薄膜４０１の電位とは略等しい状態
にある。
６、１０７上にはシリコン酸化膜などからなる第２絶縁
膜４０５を介してアルミニウム配線２０１、２０２、２
０３が形成され、ポリシリコン抵抗体１０５、１０６、
１０７の濃いＰ型の不純物領域１０３及び濃いＮ型のポ
リシリコン薄膜４０１、４０２、４０３にコンタクトホ
ール５０６、６０６を介してそれぞれが接続される。従
って、ポリシリコン抵抗体１０５の高抵抗領域１０４の
電位と上部にある配線２０２の電位と、下部にある濃い
Ｎ型のポリシリコン薄膜４０１の電位とは略等しい状態
にある。
【００２２】ポリシリコン抵抗体１０６、１０７とそれ
ぞれ上部に配置された配線２０３、２０４、及び下部に
配置された濃いＮ型のポリシリコン薄膜４０２、４０３
との電位の関係も同様である。このようにそれぞれのポ
リシリコン抵抗体自身とその上下に位置する配線及び濃
いＮ型のポリシリコン薄膜との電位を等しくすることに
より、各ポリシリコン抵抗体１０５、１０６、１０７の
抵抗値は正しく保たれる。
ぞれ上部に配置された配線２０３、２０４、及び下部に
配置された濃いＮ型のポリシリコン薄膜４０２、４０３
との電位の関係も同様である。このようにそれぞれのポ
リシリコン抵抗体自身とその上下に位置する配線及び濃
いＮ型のポリシリコン薄膜との電位を等しくすることに
より、各ポリシリコン抵抗体１０５、１０６、１０７の
抵抗値は正しく保たれる。
【００２３】なお、図示しないがブリーダ抵抗回路と同
一チップ上にＭＯＳ型トランジスタを形成する場合、濃
いＮ型のポリシリコン薄膜４０１、４０２、４０３と同
一の膜によりゲート電極を形成することにより製造工程
の簡略化が図れる。また図１の例で述べたように信頼性
の観点から第１絶縁膜４０４と第２絶縁膜４０５の両方
もしくは一方をシリコン窒化膜を有する複合膜とするこ
とも有効である。そしてポリシリコン抵抗体の個数に制
限はなく、ブリーダ抵抗回路に要求される分圧個数に応
じて設定すれば良い。また、図２では配線はアルミニウ
ムからなるとあるが、配線はバリアメタルとシリサイド
膜の積層膜でもかまわない。本発明では、TiN及びTiの
積層膜をバリアメタルとして、Al-Si-Cuをシリサイド膜
として使用した。しかし、シリサイド膜はAl-Siでもか
まわない。
一チップ上にＭＯＳ型トランジスタを形成する場合、濃
いＮ型のポリシリコン薄膜４０１、４０２、４０３と同
一の膜によりゲート電極を形成することにより製造工程
の簡略化が図れる。また図１の例で述べたように信頼性
の観点から第１絶縁膜４０４と第２絶縁膜４０５の両方
もしくは一方をシリコン窒化膜を有する複合膜とするこ
とも有効である。そしてポリシリコン抵抗体の個数に制
限はなく、ブリーダ抵抗回路に要求される分圧個数に応
じて設定すれば良い。また、図２では配線はアルミニウ
ムからなるとあるが、配線はバリアメタルとシリサイド
膜の積層膜でもかまわない。本発明では、TiN及びTiの
積層膜をバリアメタルとして、Al-Si-Cuをシリサイド膜
として使用した。しかし、シリサイド膜はAl-Siでもか
まわない。
【００２４】図３は本発明の半導体装置のブリーダ抵抗
回路領域の一部を拡大した一実施例を示す模式的断面図
である。図２に示した例と異なる点は、同一の電位とし
たいアルミニウム配線２０３と、ポリシリコン抵抗体１
０６の濃いＰ型の不純物領域１０３及び濃いＮ型のポリ
シリコン薄膜４０２との接続を一つのコンタクトホール
７０１を介して行っている点である。これによりコンタ
クトホール形成領域の占める面積を縮小する事ができ、
ブリーダ抵抗回路領域全体の面積縮小に効果がある。そ
の他の部分については図２と同一の符号を添記すること
で説明に代える。
回路領域の一部を拡大した一実施例を示す模式的断面図
である。図２に示した例と異なる点は、同一の電位とし
たいアルミニウム配線２０３と、ポリシリコン抵抗体１
０６の濃いＰ型の不純物領域１０３及び濃いＮ型のポリ
シリコン薄膜４０２との接続を一つのコンタクトホール
７０１を介して行っている点である。これによりコンタ
クトホール形成領域の占める面積を縮小する事ができ、
ブリーダ抵抗回路領域全体の面積縮小に効果がある。そ
の他の部分については図２と同一の符号を添記すること
で説明に代える。
【００２５】図４はシート抵抗１０キロオームのポリシ
リコン抵抗体の上部のアルミニウム配線に０ボルトから
５ボルトの電位を印加した場合のポリシリコン抵抗体の
抵抗値のズレ（バラツキ）とポリシリコン抵抗体膜厚の
関係を示した図である。
リコン抵抗体の上部のアルミニウム配線に０ボルトから
５ボルトの電位を印加した場合のポリシリコン抵抗体の
抵抗値のズレ（バラツキ）とポリシリコン抵抗体膜厚の
関係を示した図である。
【００２６】図４から明らかに、ポリシリコン抵抗体膜
厚が薄いほど配線の電位の影響を受けにくくなる。特に
ポリシリコン抵抗体膜厚を数１０〜２０００Å程度とす
ることにより、抵抗値のばらつきを小さく抑えることが
できる。この時ポリシリコン抵抗体を均一な連続膜で形
成するためには現在の製造方法（ＣＶＤ法等）ではおよ
そ１００Å以上の膜圧とする事が望ましい。不連続な膜
になるとかえって抵抗値にバラツキを生じてしまう。
厚が薄いほど配線の電位の影響を受けにくくなる。特に
ポリシリコン抵抗体膜厚を数１０〜２０００Å程度とす
ることにより、抵抗値のばらつきを小さく抑えることが
できる。この時ポリシリコン抵抗体を均一な連続膜で形
成するためには現在の製造方法（ＣＶＤ法等）ではおよ
そ１００Å以上の膜圧とする事が望ましい。不連続な膜
になるとかえって抵抗値にバラツキを生じてしまう。
【００２７】本発明の半導体装置は、小さな占有面積で
分圧電圧出力誤差が小さい、高精度なブリーダ抵抗回路
をP型の不純物を導入したポリシリコン薄膜抵抗体を用
いて実現する事ができる。以下、図面を参照して本発明
の好適な実施例を説明する。
分圧電圧出力誤差が小さい、高精度なブリーダ抵抗回路
をP型の不純物を導入したポリシリコン薄膜抵抗体を用
いて実現する事ができる。以下、図面を参照して本発明
の好適な実施例を説明する。
【００２８】図５は本発明の半導体装置の一実施例を示
すブリーダ抵抗回路の回路図である。端子Ａ11と端子Ｂ
12との間に印加された電圧Ｖを各々の抵抗R1、及びR2に
より端子C13から分圧電圧Voを得る。その分圧電圧Voは
次式の様に表せる。
すブリーダ抵抗回路の回路図である。端子Ａ11と端子Ｂ
12との間に印加された電圧Ｖを各々の抵抗R1、及びR2に
より端子C13から分圧電圧Voを得る。その分圧電圧Voは
次式の様に表せる。
【００２９】
Vo=(R2／(R1＋R2))＊Ｖ ―
式の分圧電圧Voを理論値とし、その理論値と実測値
の差を分圧電圧出力誤差とする。分圧電圧出力誤差は次
式で表せる。
の差を分圧電圧出力誤差とする。分圧電圧出力誤差は次
式で表せる。
【００３０】
分圧電圧出力誤差＝((｜理論値Vo−実測値Vo|)／理論値Vo)＊100 −
ここでポリシリコン薄膜抵抗体に導入する不純物をＮ型
からＰ型に変えることにより分圧電圧出力誤差を小さく
できることをデータに基づき説明する。
からＰ型に変えることにより分圧電圧出力誤差を小さく
できることをデータに基づき説明する。
【００３１】ラダー回路を構成するポリシリコン薄膜抵
抗体に要求される特性として、ブリーダ回路の分圧電圧
出力誤差が小さくかつ集積面積が小さいことが上げられ
る。一般にポリシリコン膜厚を薄くすると、低濃度不純
物の濃度ばらつきが低減されるため、ブリーダ回路の分
圧電圧出力誤差が小さくなり、高精度のブリーダ回路を
作成することができる。しかし、ポリシリコン膜厚を薄
くしてもＮ型の不純物を導入したポリシリコン薄膜抵抗
体(以下Ｎ型ポリシリコン薄膜抵抗体と呼ぶ)の長さを短
くすると分圧電圧出力誤差が大きくなってしまい、集積
面積を小さくすることが困難であった。しかし、Ｐ型ポ
リシリコン薄膜抵抗体を用いることで同抵抗体の長さを
短くし、集積面積を小さくすることができる。例とし
て、図６を用いて説明する。
抗体に要求される特性として、ブリーダ回路の分圧電圧
出力誤差が小さくかつ集積面積が小さいことが上げられ
る。一般にポリシリコン膜厚を薄くすると、低濃度不純
物の濃度ばらつきが低減されるため、ブリーダ回路の分
圧電圧出力誤差が小さくなり、高精度のブリーダ回路を
作成することができる。しかし、ポリシリコン膜厚を薄
くしてもＮ型の不純物を導入したポリシリコン薄膜抵抗
体(以下Ｎ型ポリシリコン薄膜抵抗体と呼ぶ)の長さを短
くすると分圧電圧出力誤差が大きくなってしまい、集積
面積を小さくすることが困難であった。しかし、Ｐ型ポ
リシリコン薄膜抵抗体を用いることで同抵抗体の長さを
短くし、集積面積を小さくすることができる。例とし
て、図６を用いて説明する。
【００３２】図６は膜厚1000Å、シート抵抗1kΩ／□の
ブリーダ回路を構成するＰ型及びＮ型ポリシリコン薄膜
抵抗体の長さと分圧電圧出力誤差の関係を示した図であ
る。Ｐ型ポリシリコン薄膜抵抗体に導入したＰ型の不純
物としてBF2イオン、Ｎ型ポリシリコン薄膜抵抗体に導
入したＮ型の不純物としてリンを用いた例を示してあ
る。
ブリーダ回路を構成するＰ型及びＮ型ポリシリコン薄膜
抵抗体の長さと分圧電圧出力誤差の関係を示した図であ
る。Ｐ型ポリシリコン薄膜抵抗体に導入したＰ型の不純
物としてBF2イオン、Ｎ型ポリシリコン薄膜抵抗体に導
入したＮ型の不純物としてリンを用いた例を示してあ
る。
【００３３】図６より、Ｎ型ポリシリコン薄膜抵抗体に
より構成されたブリーダ回路のポリシリコン膜厚を1000
Åに薄くしても、ポリシリコン薄膜抵抗体の長さが30um
以下になると分圧電圧出力誤差0.5％以下を確保できな
くなってしまう。しかし、Ｐ型ポリシリコン薄膜抵抗体
により構成されたブリーダ回路ではポリシリコン薄膜抵
抗体の長さが１０umでも分圧電圧出力誤差0.5％以下を
確保することができる。
より構成されたブリーダ回路のポリシリコン膜厚を1000
Åに薄くしても、ポリシリコン薄膜抵抗体の長さが30um
以下になると分圧電圧出力誤差0.5％以下を確保できな
くなってしまう。しかし、Ｐ型ポリシリコン薄膜抵抗体
により構成されたブリーダ回路ではポリシリコン薄膜抵
抗体の長さが１０umでも分圧電圧出力誤差0.5％以下を
確保することができる。
【００３４】図７は本発明の半導体装置の他の実施例を
示す模式的断面図である。シリコン半導体基板１０１上
に一対のソース領域１３１とドレイン領域１３２および
ポリシリコンゲート電極１３３とを有するＭＯＳ型トラ
ンジスタ１３４が形成される。一方、フィールド酸化膜
１３５上にはアルミニウム配線１３６とのコンタクトの
ための高濃度の不純物領域１３７に挟まれた高抵抗領域
１３８を有するポリシリコン薄膜抵抗体１３９が形成さ
れる。図７では簡単のためポリシリコン薄膜抵抗体は一
つしか描かなかったが、実際のブリーダ抵抗回路領域は
多数のポリシリコン薄膜抵抗体より形成されている。
示す模式的断面図である。シリコン半導体基板１０１上
に一対のソース領域１３１とドレイン領域１３２および
ポリシリコンゲート電極１３３とを有するＭＯＳ型トラ
ンジスタ１３４が形成される。一方、フィールド酸化膜
１３５上にはアルミニウム配線１３６とのコンタクトの
ための高濃度の不純物領域１３７に挟まれた高抵抗領域
１３８を有するポリシリコン薄膜抵抗体１３９が形成さ
れる。図７では簡単のためポリシリコン薄膜抵抗体は一
つしか描かなかったが、実際のブリーダ抵抗回路領域は
多数のポリシリコン薄膜抵抗体より形成されている。
【００３５】図７において、ＭＯＳ型トランジスタ１３
４のポリシリコンゲート電極１３３とＰ型の不純物を導
入したポリシリコン薄膜抵抗体１３９の膜厚は異なり、
ポリシリコン薄膜抵抗体１３９の膜厚のほうが薄く形成
されている。例えばポリシリコンゲート電極１３３の膜
厚は４０００オングストローム、ポリシリコン薄膜抵抗
体１３９の膜厚は１０００オングストロームに設定され
る。ポリシリコンゲート電極１３３は、一部で配線の役
割を果たす必要があり、できるだけ低いシート抵抗が望
ましい。これに対し、ポリシリコン薄膜抵抗体１３９に
は、できるだけ高く正確なシート抵抗値と小さな抵抗値
の温度係数が求められる。従って、ＭＯＳ型トランジス
タ１３４のポリシリコンゲート電極１３３とポリシリコ
ン薄膜抵抗体１３９の膜厚を目的に合わせて変化させる
ことは自然かつ有効な手段となる。ここで、ポリシリコ
ン薄膜抵抗体１３９の抵抗値の温度係数を小さくする方
法として膜厚を薄くすることおよびＰ型の不純物を導入
することが簡便で効果が大きい。以下に実験データに基
き説明する。
４のポリシリコンゲート電極１３３とＰ型の不純物を導
入したポリシリコン薄膜抵抗体１３９の膜厚は異なり、
ポリシリコン薄膜抵抗体１３９の膜厚のほうが薄く形成
されている。例えばポリシリコンゲート電極１３３の膜
厚は４０００オングストローム、ポリシリコン薄膜抵抗
体１３９の膜厚は１０００オングストロームに設定され
る。ポリシリコンゲート電極１３３は、一部で配線の役
割を果たす必要があり、できるだけ低いシート抵抗が望
ましい。これに対し、ポリシリコン薄膜抵抗体１３９に
は、できるだけ高く正確なシート抵抗値と小さな抵抗値
の温度係数が求められる。従って、ＭＯＳ型トランジス
タ１３４のポリシリコンゲート電極１３３とポリシリコ
ン薄膜抵抗体１３９の膜厚を目的に合わせて変化させる
ことは自然かつ有効な手段となる。ここで、ポリシリコ
ン薄膜抵抗体１３９の抵抗値の温度係数を小さくする方
法として膜厚を薄くすることおよびＰ型の不純物を導入
することが簡便で効果が大きい。以下に実験データに基
き説明する。
【００３６】図８は、ブリーダ抵抗回路用のシート抵抗
１キロオームのポリシリコン薄膜抵抗体の抵抗値の温度
係数（ＴＣ）とポリシリコン薄膜抵抗体膜厚の関係を示
した図である。ポリシリコン薄膜抵抗体の抵抗値の温度
係数（ＴＣ）は、ポリシリコン薄膜抵抗体膜厚を薄くす
ることにより著しく低減できることがわかる。特に１０
００オングストローム以下の膜厚ではＴＣは−１００Ｐ
ＰＭ／℃以下と極めて小さくすることが可能である。
１キロオームのポリシリコン薄膜抵抗体の抵抗値の温度
係数（ＴＣ）とポリシリコン薄膜抵抗体膜厚の関係を示
した図である。ポリシリコン薄膜抵抗体の抵抗値の温度
係数（ＴＣ）は、ポリシリコン薄膜抵抗体膜厚を薄くす
ることにより著しく低減できることがわかる。特に１０
００オングストローム以下の膜厚ではＴＣは−１００Ｐ
ＰＭ／℃以下と極めて小さくすることが可能である。
【００３７】図８は、シート抵抗１０キロオームのポリ
シリコン薄膜抵抗体についての例であるが、本発明者の
実験によると少なくともシート抵抗１〜５００キロオー
ムの範囲内でポリシリコン薄膜抵抗体の抵抗値の温度係
数（ＴＣ）は、ポリシリコン薄膜抵抗体膜厚を薄くする
ことにより低減できることが明らかになっている。
シリコン薄膜抵抗体についての例であるが、本発明者の
実験によると少なくともシート抵抗１〜５００キロオー
ムの範囲内でポリシリコン薄膜抵抗体の抵抗値の温度係
数（ＴＣ）は、ポリシリコン薄膜抵抗体膜厚を薄くする
ことにより低減できることが明らかになっている。
【００３８】図９は膜厚1000Åのポリシリコン膜に不純
物としてＰ型はBF２、Ｎ型はリンを用いた時のシート抵
抗値と温度係数(ＴＣ)の関係を示した図で、Ｎ型ポリシ
リコン薄膜抵抗体に比べＰ型ポリシリコン薄膜抵抗体の
温度に対する抵抗値変動が小さいことを示している。
物としてＰ型はBF２、Ｎ型はリンを用いた時のシート抵
抗値と温度係数(ＴＣ)の関係を示した図で、Ｎ型ポリシ
リコン薄膜抵抗体に比べＰ型ポリシリコン薄膜抵抗体の
温度に対する抵抗値変動が小さいことを示している。
【００３９】シート抵抗値を大きくすると低濃度不純物
の濃度バラツキが大きくなり分圧電圧出力誤差が大きく
なってしまう。さらに、温度に対する抵抗値変動も大き
くなってしまうため、シート抵抗値は25kΩ／□以下が
望ましい。また、抵抗値が小さいとグレインサイズのバ
ラツキが無視できなくなるのでシート抵抗値は５００Ω
／□以上が望ましい。つまり、Ｐ型ポリシリコン薄膜抵
抗体のシート抵抗値は５００Ω／□から2 5kΩ／□が望
ましい。また、そのときのＰ型ポリシリコン薄膜抵抗体
の温度に対する抵抗値変動が-１００ppm／℃以下である
ためには、ポリシリコン薄膜抵抗体のシート抵抗値は５
００Ω／□から１kΩ／□が望ましい。
の濃度バラツキが大きくなり分圧電圧出力誤差が大きく
なってしまう。さらに、温度に対する抵抗値変動も大き
くなってしまうため、シート抵抗値は25kΩ／□以下が
望ましい。また、抵抗値が小さいとグレインサイズのバ
ラツキが無視できなくなるのでシート抵抗値は５００Ω
／□以上が望ましい。つまり、Ｐ型ポリシリコン薄膜抵
抗体のシート抵抗値は５００Ω／□から2 5kΩ／□が望
ましい。また、そのときのＰ型ポリシリコン薄膜抵抗体
の温度に対する抵抗値変動が-１００ppm／℃以下である
ためには、ポリシリコン薄膜抵抗体のシート抵抗値は５
００Ω／□から１kΩ／□が望ましい。
【００４０】図１０は本発明の半導体装置の他の実施例
を示す模式的断面図である。シリコン半導体基板１０１
上に二酸化シリコン等からなる第一の絶縁膜１５１が形
成される。第一の絶縁膜１５１上の平坦な面上にはアル
ミニウムなどの金属配線１５２とのコンタクトのための
領域１５３に挟まれた抵抗領域１５４を有するポリシリ
コン薄膜抵抗体１５５が形成される。Ｐ型の不純物を導
入したポリシリコン薄膜抵抗体１５５及び第一の絶縁膜
１５１上にはＰＳＧやＢＰＳＧなどからなる第二の絶縁
膜１５６が形成され、第二の絶縁膜１５６にはコンタク
トホール１５７が設けられて金属配線１５２とコンタク
ト形成領域１５３とが電気的に接続される。
を示す模式的断面図である。シリコン半導体基板１０１
上に二酸化シリコン等からなる第一の絶縁膜１５１が形
成される。第一の絶縁膜１５１上の平坦な面上にはアル
ミニウムなどの金属配線１５２とのコンタクトのための
領域１５３に挟まれた抵抗領域１５４を有するポリシリ
コン薄膜抵抗体１５５が形成される。Ｐ型の不純物を導
入したポリシリコン薄膜抵抗体１５５及び第一の絶縁膜
１５１上にはＰＳＧやＢＰＳＧなどからなる第二の絶縁
膜１５６が形成され、第二の絶縁膜１５６にはコンタク
トホール１５７が設けられて金属配線１５２とコンタク
ト形成領域１５３とが電気的に接続される。
【００４１】ここで、ポリシリコン薄膜抵抗体１５５内
の抵抗領域１５４の膜厚はコンタクト形成領域１５３よ
りも小さくしてある。抵抗領域１５４の膜厚を薄くする
ことで正確なシート抵抗値を得て占有面積を縮小しつつ
小さな温度係数を確保している。一方、コンタクト形成
領域１５３は、金属配線１５２と接続するためのコンタ
クトホール１５７形成時にポリシリコン膜の突き抜けが
生じないように厚く形成した。本発明者の実験では、約
１キロオーム／□のシート抵抗値の場合に抵抗領域１５
４の膜厚を１０００オングストローム以下にすることで
抵抗値の温度係数を―１００ＰＰＭ／℃以下と極めて小
さくできることがわかっている。また最近のＩＣプロセ
スでは、微細化のためにコンタクトホールをドライエッ
チングにより形成するのが一般的である。
の抵抗領域１５４の膜厚はコンタクト形成領域１５３よ
りも小さくしてある。抵抗領域１５４の膜厚を薄くする
ことで正確なシート抵抗値を得て占有面積を縮小しつつ
小さな温度係数を確保している。一方、コンタクト形成
領域１５３は、金属配線１５２と接続するためのコンタ
クトホール１５７形成時にポリシリコン膜の突き抜けが
生じないように厚く形成した。本発明者の実験では、約
１キロオーム／□のシート抵抗値の場合に抵抗領域１５
４の膜厚を１０００オングストローム以下にすることで
抵抗値の温度係数を―１００ＰＰＭ／℃以下と極めて小
さくできることがわかっている。また最近のＩＣプロセ
スでは、微細化のためにコンタクトホールをドライエッ
チングにより形成するのが一般的である。
【００４２】第二の絶縁膜１５６にコンタクトホール１
５７を形成する際、エッチング残りを生じさせないため
にオーバーエッチングを行うが、その間ポリシリコン薄
膜抵抗体１５５内のコンタクト形成領域１５３もエッチ
ングされてしまう。そこでコンタクト形成領域１５３の
膜厚を厚くすることによりコンタクトホール１５７の突
き抜けを防止した。第二の絶縁膜１５６がＰＳＧまたは
ＢＰＳＧにより形成され、その膜厚が１ミクロン以下の
場合、低抵抗領域１５３の膜厚はおおむね２０００オン
グストローム以上であれば突き抜けを防止することがで
きた。
５７を形成する際、エッチング残りを生じさせないため
にオーバーエッチングを行うが、その間ポリシリコン薄
膜抵抗体１５５内のコンタクト形成領域１５３もエッチ
ングされてしまう。そこでコンタクト形成領域１５３の
膜厚を厚くすることによりコンタクトホール１５７の突
き抜けを防止した。第二の絶縁膜１５６がＰＳＧまたは
ＢＰＳＧにより形成され、その膜厚が１ミクロン以下の
場合、低抵抗領域１５３の膜厚はおおむね２０００オン
グストローム以上であれば突き抜けを防止することがで
きた。
【００４３】図１１は本発明の半導体装置の他の実施例
を示す模式的断面図である。図１０の例と異なる点は、
第一の絶縁膜１５１の膜厚が部分的に異なり、膜厚の薄
い領域の上にポリシリコン薄膜抵抗体１５５のコンタク
ト形成領域１５３が形成され、膜厚の厚い領域の上に抵
抗領域１５４が形成されており、コンタクト形成領域１
５３と抵抗領域１５４との上面はほぼ平坦な同一面を形
成している点である。これによって、抵抗領域１５４の
膜厚を薄く、一方、コンタクト形成領域１５３は厚く形
成できるので、図１０の例で説明した効果が得られる。
他の部分の説明に付いては、図１０と同一の符号を添記
することにより説明に替える。
を示す模式的断面図である。図１０の例と異なる点は、
第一の絶縁膜１５１の膜厚が部分的に異なり、膜厚の薄
い領域の上にポリシリコン薄膜抵抗体１５５のコンタク
ト形成領域１５３が形成され、膜厚の厚い領域の上に抵
抗領域１５４が形成されており、コンタクト形成領域１
５３と抵抗領域１５４との上面はほぼ平坦な同一面を形
成している点である。これによって、抵抗領域１５４の
膜厚を薄く、一方、コンタクト形成領域１５３は厚く形
成できるので、図１０の例で説明した効果が得られる。
他の部分の説明に付いては、図１０と同一の符号を添記
することにより説明に替える。
【００４４】図１０及び図１１では簡単のためポリシリ
コン薄膜抵抗体は一つしか描かなかったが、実際の抵抗
回路領域は多数のポリシリコン薄膜抵抗体より形成され
ている。また、図１０及び図１１では配線はアルミニウ
ムからなるとあるが、配線はバリアメタルとシリサイド
膜の積層膜でもかまわない。例えば、本発明では、TiN
及びTiをバリアメタルとして、Al-Si-Cuをシリサイド膜
として使用した。しかし、シリサイド膜はAl-Siでもか
まわない。
コン薄膜抵抗体は一つしか描かなかったが、実際の抵抗
回路領域は多数のポリシリコン薄膜抵抗体より形成され
ている。また、図１０及び図１１では配線はアルミニウ
ムからなるとあるが、配線はバリアメタルとシリサイド
膜の積層膜でもかまわない。例えば、本発明では、TiN
及びTiをバリアメタルとして、Al-Si-Cuをシリサイド膜
として使用した。しかし、シリサイド膜はAl-Siでもか
まわない。
【００４５】図１２は本発明によるブリーダ抵抗回路を
用いたボルテージディテクタの一実施例のブロック図で
ある。簡単のため単純な回路の例を示したが、実際の製
品には必要に応じて機能を追加すればよい。
用いたボルテージディテクタの一実施例のブロック図で
ある。簡単のため単純な回路の例を示したが、実際の製
品には必要に応じて機能を追加すればよい。
【００４６】ボルテージディテクタの基本的な回路構成
要素は電流源７０３、基準電圧回路７０１、ブリーダ抵
抗回路７０２、誤差増幅器７０４であり他にインバータ
７０６、Ｎ型トランジスタ７０５および７０８、Ｐ型ト
ランジスタ７０７などが付加されている。以下に簡単に
動作の一部を説明をする。
要素は電流源７０３、基準電圧回路７０１、ブリーダ抵
抗回路７０２、誤差増幅器７０４であり他にインバータ
７０６、Ｎ型トランジスタ７０５および７０８、Ｐ型ト
ランジスタ７０７などが付加されている。以下に簡単に
動作の一部を説明をする。
【００４７】ＶＤＤが所定の解除電圧以上のときはＮ型
トランジスタ７０５、７０８がＯＦＦし、Ｐ型トランジ
スタ７０７はＯＮとなり出力ＯＵＴにはＶＤＤが出力さ
れる。このとき誤差増幅器７０４の入力電圧は（ＲＢ＋
ＲＣ）／（ＲＡ＋ＲＢ＋ＲＣ）＊ＶＤＤとなる。
トランジスタ７０５、７０８がＯＦＦし、Ｐ型トランジ
スタ７０７はＯＮとなり出力ＯＵＴにはＶＤＤが出力さ
れる。このとき誤差増幅器７０４の入力電圧は（ＲＢ＋
ＲＣ）／（ＲＡ＋ＲＢ＋ＲＣ）＊ＶＤＤとなる。
【００４８】ＶＤＤが低下し検出電圧以下になると出力
ＯＵＴにはＶＳＳが出力される。このときＮ型トランジ
スタ７０５はＯＮで、誤差増幅器７０４の入力電圧はＲ
Ｂ／（ＲＡ＋ＲＢ）＊ＶＤＤとなる。
ＯＵＴにはＶＳＳが出力される。このときＮ型トランジ
スタ７０５はＯＮで、誤差増幅器７０４の入力電圧はＲ
Ｂ／（ＲＡ＋ＲＢ）＊ＶＤＤとなる。
【００４９】このように、基本的な動作は、基準電圧回
路７０１で発生した基準電圧とブリーダ抵抗回路７０２
で分圧された電圧とを誤差増幅器７０４で比較すること
により行われる。従ってブリーダ抵抗回路７０２で分圧
された電圧の精度がきわめて重要となる。ブリーダ抵抗
回路７０２の分圧精度が悪いと誤差増幅器７０４への入
力電圧がバラツキ、所定の解除あるいは検出電圧が得ら
れなくなってしまう。
路７０１で発生した基準電圧とブリーダ抵抗回路７０２
で分圧された電圧とを誤差増幅器７０４で比較すること
により行われる。従ってブリーダ抵抗回路７０２で分圧
された電圧の精度がきわめて重要となる。ブリーダ抵抗
回路７０２の分圧精度が悪いと誤差増幅器７０４への入
力電圧がバラツキ、所定の解除あるいは検出電圧が得ら
れなくなってしまう。
【００５０】本発明によるブリーダ抵抗回路を用いるこ
とにより高精度の分圧が可能となるためＩＣとしての製
品歩留まりが向上したり、より高精度なボルテージディ
テクタを製造する事が可能となる。またＩＣの消費電流
を抑えるために、ブリーダ抵抗回路７０２全体の抵抗値
は一定の精度を保つために非常に細長い形状の抵抗体を
組み合わせて構成するため広い面積を必要とする。ボル
テージディテクタではＩＣチップ面積全体の半分以上も
の面積をブリーダ抵抗回路が占めることも珍しくない。
本発明によるブリーダ抵抗回路は各抵抗体の抵抗値バラ
ツキが小さいため、短い形状で一定の精度を得ることが
できる。従って、ブリーダ抵抗回路の占有面積を小さく
でき、ＩＣチップ全体の面積縮小に大きく貢献する。
とにより高精度の分圧が可能となるためＩＣとしての製
品歩留まりが向上したり、より高精度なボルテージディ
テクタを製造する事が可能となる。またＩＣの消費電流
を抑えるために、ブリーダ抵抗回路７０２全体の抵抗値
は一定の精度を保つために非常に細長い形状の抵抗体を
組み合わせて構成するため広い面積を必要とする。ボル
テージディテクタではＩＣチップ面積全体の半分以上も
の面積をブリーダ抵抗回路が占めることも珍しくない。
本発明によるブリーダ抵抗回路は各抵抗体の抵抗値バラ
ツキが小さいため、短い形状で一定の精度を得ることが
できる。従って、ブリーダ抵抗回路の占有面積を小さく
でき、ＩＣチップ全体の面積縮小に大きく貢献する。
【００５１】図１３は本発明によるブリーダ抵抗回路を
用いたボルテージレギュレータの一実施例のブロック図
である。簡単のため単純な回路の例を示したが、実際の
製品には必要に応じて機能を追加すればよい。
用いたボルテージレギュレータの一実施例のブロック図
である。簡単のため単純な回路の例を示したが、実際の
製品には必要に応じて機能を追加すればよい。
【００５２】ボルテージレギュレータの基本的な回路構
成要素は電流源７０３、基準電圧回路７０１、ブリーダ
抵抗回路７０２、誤差増幅器７０４そして電流制御トラ
ンジスタとして働くＰ型トランジスタ７１０などであ
る。以下に簡単に動作の一部を説明する。
成要素は電流源７０３、基準電圧回路７０１、ブリーダ
抵抗回路７０２、誤差増幅器７０４そして電流制御トラ
ンジスタとして働くＰ型トランジスタ７１０などであ
る。以下に簡単に動作の一部を説明する。
【００５３】誤差増幅器７０４は、ブリーダ抵抗回路７
０２によって分圧された電圧と基準電圧回路７０１で発
生した基準電圧とを比較し、入力電圧ＶＩＮや温度変化
の影響を受けない一定の出力電圧ＶＯＵＴを得るために
必要なゲート電圧をＰ型トランジスタ７１０に供給す
る。ボルテージレギュレータにおいても図１２で説明し
たボルテージディテクタの場合と同様に、基本的な動作
は、基準電圧回路７０１で発生した基準電圧とブリーダ
抵抗回路７０２で分圧された電圧とを誤差増幅器７０４
で比較することにより行われる。従ってブリーダ抵抗回
路７０２で分圧された電圧の精度がきわめて重要とな
る。ブリーダ抵抗回路７０２の分圧精度が悪いと誤差増
幅器７０４への入力電圧がバラツキ、所定の出力電圧Ｖ
ＯＵＴが得られなくなってしまう。本発明によるブリー
ダ抵抗回路を用いることにより高精度の分圧が可能とな
るためＩＣとしての製品歩留まりが向上したり、より高
精度なボルテージレギュレータを製造する事が可能とな
る。
０２によって分圧された電圧と基準電圧回路７０１で発
生した基準電圧とを比較し、入力電圧ＶＩＮや温度変化
の影響を受けない一定の出力電圧ＶＯＵＴを得るために
必要なゲート電圧をＰ型トランジスタ７１０に供給す
る。ボルテージレギュレータにおいても図１２で説明し
たボルテージディテクタの場合と同様に、基本的な動作
は、基準電圧回路７０１で発生した基準電圧とブリーダ
抵抗回路７０２で分圧された電圧とを誤差増幅器７０４
で比較することにより行われる。従ってブリーダ抵抗回
路７０２で分圧された電圧の精度がきわめて重要とな
る。ブリーダ抵抗回路７０２の分圧精度が悪いと誤差増
幅器７０４への入力電圧がバラツキ、所定の出力電圧Ｖ
ＯＵＴが得られなくなってしまう。本発明によるブリー
ダ抵抗回路を用いることにより高精度の分圧が可能とな
るためＩＣとしての製品歩留まりが向上したり、より高
精度なボルテージレギュレータを製造する事が可能とな
る。
【００５４】次に本発明による半導体装置の製造方法を
図１４および図１５を用いて説明する。図１４（ａ）〜
（ｆ）は、本発明による半導体装置の製造方法の一実施
例を示す模式的断面図である。
図１４および図１５を用いて説明する。図１４（ａ）〜
（ｆ）は、本発明による半導体装置の製造方法の一実施
例を示す模式的断面図である。
【００５５】図１４（ａ）で、薄いＮ型のシリコン基板
８０１を用意し、選択的にイオン注入法によりＰ型の不
純物を導入した後、熱処理を施して分離、独立したＰウ
ェル領域８０２を形成する。Ｐウェル領域８０２の表面
濃度は約１Ｅ１６ａｔｍｓ／ｃｍ３である。そしてＬＯ
ＣＯＳ法で選択的に約８０００Å厚さを有するフィール
ド酸化膜８０３を形成する。
８０１を用意し、選択的にイオン注入法によりＰ型の不
純物を導入した後、熱処理を施して分離、独立したＰウ
ェル領域８０２を形成する。Ｐウェル領域８０２の表面
濃度は約１Ｅ１６ａｔｍｓ／ｃｍ３である。そしてＬＯ
ＣＯＳ法で選択的に約８０００Å厚さを有するフィール
ド酸化膜８０３を形成する。
【００５６】次に、図１４（ｂ）に示すように、ゲート
酸化膜８０４を形成した後、所定のしきい値制御用のチ
ャネルドープを行い、ＣＶＤ法によりポリシリコン層８
０５を約４０００Åの厚さで堆積し所定のシート抵抗値
となるようにイオン注入法によりリン等の不純物を導入
する。
酸化膜８０４を形成した後、所定のしきい値制御用のチ
ャネルドープを行い、ＣＶＤ法によりポリシリコン層８
０５を約４０００Åの厚さで堆積し所定のシート抵抗値
となるようにイオン注入法によりリン等の不純物を導入
する。
【００５７】次に、図１４（ｃ）に示すように所定の領
域が所定のシート抵抗値となるように選択的にイオン注
入法によりＢＦ2等の不純物を導入し、ポリシリコン層
８０５の所定の領域が低抵抗になるように選択的に高濃
度のリンなどの不純物を導入した後、所定の形状にエッ
チング加工して低抵抗のゲート電極８０６と高抵抗領域
８０９を有するポリシリコン抵抗体８０７を形成する。
それぞれのポリシリコン抵抗体８０７は前の工程で形成
したＰウェル領域８０２と整合するように配置する。そ
してイオン注入法によりＢＦ２などＰ型の不純物を導入
して、Ｐ型トランジスタのソース領域８１０とドレイン
領域８１１及びポリシリコン抵抗体の低抵抗領域８０８
を形成する。ここでＮ型トランジスタは図示しないが、
Ｐ型トランジスタと同様にイオン注入法によりリンなど
Ｎ型の不純物を導入して、トランジスタのソース領域と
ドレイン領域を形成する。
域が所定のシート抵抗値となるように選択的にイオン注
入法によりＢＦ2等の不純物を導入し、ポリシリコン層
８０５の所定の領域が低抵抗になるように選択的に高濃
度のリンなどの不純物を導入した後、所定の形状にエッ
チング加工して低抵抗のゲート電極８０６と高抵抗領域
８０９を有するポリシリコン抵抗体８０７を形成する。
それぞれのポリシリコン抵抗体８０７は前の工程で形成
したＰウェル領域８０２と整合するように配置する。そ
してイオン注入法によりＢＦ２などＰ型の不純物を導入
して、Ｐ型トランジスタのソース領域８１０とドレイン
領域８１１及びポリシリコン抵抗体の低抵抗領域８０８
を形成する。ここでＮ型トランジスタは図示しないが、
Ｐ型トランジスタと同様にイオン注入法によりリンなど
Ｎ型の不純物を導入して、トランジスタのソース領域と
ドレイン領域を形成する。
【００５８】次に、図１４（ｄ）に示すように、ＰＳ
Ｇ、ＮＳＧなどからなる中間絶縁膜８１２を約８０００
Å堆積し、続いてコンタクトホール８１３を形成する。
次に図１４（ｅ）に示すように、スパッタ法により配線
となる約１ミクロンの厚さのアルミニウム層８１４をデ
ポし、所定の形状にパターニングする。この時各ポリシ
リコン抵抗体８０７上には各ポリシリコン抵抗体８０７
の一端の低抵抗領域８０８と接続したアルミニウム層８
１４が配置されるようにする。また図示しないが、この
アルミニウム層８１４は各ポリシリコン抵抗体８０７の
下部にフィールド酸化膜８０３を介して配置されたＰウ
ェル領域８０２とも接続する。
Ｇ、ＮＳＧなどからなる中間絶縁膜８１２を約８０００
Å堆積し、続いてコンタクトホール８１３を形成する。
次に図１４（ｅ）に示すように、スパッタ法により配線
となる約１ミクロンの厚さのアルミニウム層８１４をデ
ポし、所定の形状にパターニングする。この時各ポリシ
リコン抵抗体８０７上には各ポリシリコン抵抗体８０７
の一端の低抵抗領域８０８と接続したアルミニウム層８
１４が配置されるようにする。また図示しないが、この
アルミニウム層８１４は各ポリシリコン抵抗体８０７の
下部にフィールド酸化膜８０３を介して配置されたＰウ
ェル領域８０２とも接続する。
【００５９】次に、図１４（ｆ）に示すように、シリコ
ン窒化膜からなる約８０００Å厚さを有する保護膜８１
５を形成する。そして図示しないがボンディングパッド
などの領域の保護膜８１５を除去する。以上の工程によ
って本発明によるポリシリコン抵抗体を有する半導体装
置が完成する。
ン窒化膜からなる約８０００Å厚さを有する保護膜８１
５を形成する。そして図示しないがボンディングパッド
などの領域の保護膜８１５を除去する。以上の工程によ
って本発明によるポリシリコン抵抗体を有する半導体装
置が完成する。
【００６０】図１５（ａ）〜（ｆ）は、本発明による半
導体装置の製造方法の他の実施例を示す模式的断面図で
ある。
導体装置の製造方法の他の実施例を示す模式的断面図で
ある。
【００６１】図１５（ａ）で、薄いＮ型のシリコン基板
８０１を用意し、選択的にイオン注入法によりＰ型の不
純物を導入した後、熱処理を施して分離、独立したＰウ
ェル領域８０２を形成する。Ｐウェル領域８０２の表面
濃度は約１Ｅ１６ａｔｍｓ／ｃｍ３である。図１４で説
明した例と異なり、Ｐウェル領域８０２は後にポリシリ
コン抵抗体を形成する領域には必ずしも形成する必要は
ない。次にＬＯＣＯＳ法で選択的に約８０００Å厚さを
有するフィールド酸化膜８０３を形成する。次にゲート
酸化膜８０４を形成した後、所定のしきい値制御用のチ
ャネルドープを行い、ＣＶＤ法によりポリシリコン層８
０５を約４０００Åの厚さで堆積する。そしてポリシリ
コン層８０５が低抵抗となるように高濃度のリンなどの
不純物を導入する。
８０１を用意し、選択的にイオン注入法によりＰ型の不
純物を導入した後、熱処理を施して分離、独立したＰウ
ェル領域８０２を形成する。Ｐウェル領域８０２の表面
濃度は約１Ｅ１６ａｔｍｓ／ｃｍ３である。図１４で説
明した例と異なり、Ｐウェル領域８０２は後にポリシリ
コン抵抗体を形成する領域には必ずしも形成する必要は
ない。次にＬＯＣＯＳ法で選択的に約８０００Å厚さを
有するフィールド酸化膜８０３を形成する。次にゲート
酸化膜８０４を形成した後、所定のしきい値制御用のチ
ャネルドープを行い、ＣＶＤ法によりポリシリコン層８
０５を約４０００Åの厚さで堆積する。そしてポリシリ
コン層８０５が低抵抗となるように高濃度のリンなどの
不純物を導入する。
【００６２】次に、図１５（ｂ）に示すように、ポリシ
リコン層８０５を所定の形状にエッチング加工して低抵
抗のゲート電極８０６と低抵抗ポリシリコン層９０１を
形成する。
リコン層８０５を所定の形状にエッチング加工して低抵
抗のゲート電極８０６と低抵抗ポリシリコン層９０１を
形成する。
【００６３】次に、図１５（ｃ）に示すように第一の絶
縁膜９０２を熱酸化法あるいはＣＶＤ法などにより形成
する。第一の絶縁膜９０２はシリコン酸化膜またはシリ
コン窒化膜を含む多層膜からなる。
縁膜９０２を熱酸化法あるいはＣＶＤ法などにより形成
する。第一の絶縁膜９０２はシリコン酸化膜またはシリ
コン窒化膜を含む多層膜からなる。
【００６４】次に、図１５（ｄ）に示すようにポリシリ
コンを１０００Åの厚さで堆積し所定のシート抵抗値と
なるようにイオン注入法によりＢＦ2等の不純物を導入
する。続いて所定の形状にパターニングした後、イオン
注入法によりＢＦ２などＰ型の不純物を導入してコンタ
クト形成領域８０８とＰ型トランジスタのソース領域８
１０とドレイン領域８１１を同時に形成する。これでコ
ンタクト形成領域８０８に挟まれた抵抗領域８０９を有
するポリシリコン抵抗体８０７ができあがる。ここで各
ポリシリコン抵抗体８０７は第一の絶縁膜９０２を介し
て独立した低抵抗ポリシリコン層９０１の上に形成され
ている。また、Ｎ型トランジスタ領域は図示しないが、
Ｐ型トランジスタと同様にイオン注入法によりリンなど
のＮ型の不純物を導入して、トランジスタのソース領域
とドレイン領域を形成する。
コンを１０００Åの厚さで堆積し所定のシート抵抗値と
なるようにイオン注入法によりＢＦ2等の不純物を導入
する。続いて所定の形状にパターニングした後、イオン
注入法によりＢＦ２などＰ型の不純物を導入してコンタ
クト形成領域８０８とＰ型トランジスタのソース領域８
１０とドレイン領域８１１を同時に形成する。これでコ
ンタクト形成領域８０８に挟まれた抵抗領域８０９を有
するポリシリコン抵抗体８０７ができあがる。ここで各
ポリシリコン抵抗体８０７は第一の絶縁膜９０２を介し
て独立した低抵抗ポリシリコン層９０１の上に形成され
ている。また、Ｎ型トランジスタ領域は図示しないが、
Ｐ型トランジスタと同様にイオン注入法によりリンなど
のＮ型の不純物を導入して、トランジスタのソース領域
とドレイン領域を形成する。
【００６５】次に、図１５（ｅ）に示すように、ＰＳ
Ｇ、ＮＳＧなどからなる中間絶縁膜８１２を約８０００
Å堆積し、続いてコンタクトホール８１３を形成する。
この時ポリシリコン抵抗体８０７の低抵抗領域８０８と
低抵抗ポリシリコン層９０１とは共通のコンタクトホー
ル９０３で接続できるようにする。
Ｇ、ＮＳＧなどからなる中間絶縁膜８１２を約８０００
Å堆積し、続いてコンタクトホール８１３を形成する。
この時ポリシリコン抵抗体８０７の低抵抗領域８０８と
低抵抗ポリシリコン層９０１とは共通のコンタクトホー
ル９０３で接続できるようにする。
【００６６】次に、図１５（ｆ）に示すように、スパッ
タ法によりバリアメタルとなるTi/TiNの積層膜を約１５
００Åデポし、その後配線となる約１ミクロンの厚さの
アルミニウム層８１４をデポし、所定の形状にパターニ
ングする。この時各ポリシリコン抵抗体８０７上には各
ポリシリコン抵抗体８０７の一端の低抵抗領域８０８と
その下部に第一の絶縁膜９０２を介して配置された低抵
抗ポリシリコン層９０１とを共通のコンタクトホール９
０３で接続したアルミニウム層８１４が配置されるよう
にする。次にシリコン窒化膜からなる約８０００Å厚さ
を有する保護膜８１５を形成する。そして図示しないが
ボンディングパッドなどの領域の保護膜８１５を除去す
る。以上の工程によって本発明によるポリシリコン抵抗
体を有する半導体装置が完成する。
タ法によりバリアメタルとなるTi/TiNの積層膜を約１５
００Åデポし、その後配線となる約１ミクロンの厚さの
アルミニウム層８１４をデポし、所定の形状にパターニ
ングする。この時各ポリシリコン抵抗体８０７上には各
ポリシリコン抵抗体８０７の一端の低抵抗領域８０８と
その下部に第一の絶縁膜９０２を介して配置された低抵
抗ポリシリコン層９０１とを共通のコンタクトホール９
０３で接続したアルミニウム層８１４が配置されるよう
にする。次にシリコン窒化膜からなる約８０００Å厚さ
を有する保護膜８１５を形成する。そして図示しないが
ボンディングパッドなどの領域の保護膜８１５を除去す
る。以上の工程によって本発明によるポリシリコン抵抗
体を有する半導体装置が完成する。
【００６７】
【発明の効果】上述したように本発明によれば、ブリー
ダ抵抗回路における各ポリシリコン抵抗体自身とその上
下に位置する導電体との電位を等しくすることにより、
各ポリシリコン抵抗体の抵抗値は正しく保たれる。従っ
て正確な分圧比を有する高精度なブリーダ抵抗回路を実
現する事ができる。この時ポリシリコン抵抗体の膜厚を
２０００Å以下およびポリシリコン抵抗体に導入する不
純物をＰ型にすることで各ポリシリコン抵抗体の抵抗値
のバラツキを低減させ、またシート抵抗値を７００Ω／
□〜１０００Ω／□することで温度特性を０〜１００ｐ
ｐｍ／℃にすることにより高精度なブリーダ抵抗回路を
実現する事ができる。特に１０００Å以下の膜厚とする
と約８００Ω／□のシート抵抗値で約０ｐｐｍ／℃以下
というきわめて小さい温度係数を得ることができる。従
って広い温度範囲で高い分圧精度を保証できるブリーダ
抵抗回路を従来方法による占有面積よりも小さな面積で
形成することができるという効果がある。
ダ抵抗回路における各ポリシリコン抵抗体自身とその上
下に位置する導電体との電位を等しくすることにより、
各ポリシリコン抵抗体の抵抗値は正しく保たれる。従っ
て正確な分圧比を有する高精度なブリーダ抵抗回路を実
現する事ができる。この時ポリシリコン抵抗体の膜厚を
２０００Å以下およびポリシリコン抵抗体に導入する不
純物をＰ型にすることで各ポリシリコン抵抗体の抵抗値
のバラツキを低減させ、またシート抵抗値を７００Ω／
□〜１０００Ω／□することで温度特性を０〜１００ｐ
ｐｍ／℃にすることにより高精度なブリーダ抵抗回路を
実現する事ができる。特に１０００Å以下の膜厚とする
と約８００Ω／□のシート抵抗値で約０ｐｐｍ／℃以下
というきわめて小さい温度係数を得ることができる。従
って広い温度範囲で高い分圧精度を保証できるブリーダ
抵抗回路を従来方法による占有面積よりも小さな面積で
形成することができるという効果がある。
【００６８】本発明によるボルテージディテクタやボル
テージレギュレーターにおいては、高精度の分圧が可能
となるためＩＣとしての製品歩留まりが向上したり、よ
り高精度な製品を製造する事が可能となる。ボルテージ
ディテクタではＩＣチップ面積全体の半分以上もの面積
をブリーダ抵抗回路が占めることも珍しくない。本発明
によるブリーダ抵抗回路は各抵抗体の抵抗値バラツキが
小さく温度特性が小さいため、短い形状で一定の精度を
得ることができる。従って、ブリーダ抵抗回路を高精度
にすることができまた、占有面積を小さくできるのでＩ
Ｃチップ全体の面積縮小に大きく貢献する。
テージレギュレーターにおいては、高精度の分圧が可能
となるためＩＣとしての製品歩留まりが向上したり、よ
り高精度な製品を製造する事が可能となる。ボルテージ
ディテクタではＩＣチップ面積全体の半分以上もの面積
をブリーダ抵抗回路が占めることも珍しくない。本発明
によるブリーダ抵抗回路は各抵抗体の抵抗値バラツキが
小さく温度特性が小さいため、短い形状で一定の精度を
得ることができる。従って、ブリーダ抵抗回路を高精度
にすることができまた、占有面積を小さくできるのでＩ
Ｃチップ全体の面積縮小に大きく貢献する。
【００６９】本発明による半導体装置の製造方法をとる
ことにより、特殊な工程や大幅な工程増加を必要とせず
に上述の半導体装置を形成することができるという効果
がある。
ことにより、特殊な工程や大幅な工程増加を必要とせず
に上述の半導体装置を形成することができるという効果
がある。
【図１】本発明の半導体装置のブリーダ抵抗回路領域の
一実施例を示す模式的断面図である。
一実施例を示す模式的断面図である。
【図２】本発明の半導体装置のブリーダ抵抗回路領域の
他の実施例を示す模式的断面図である。
他の実施例を示す模式的断面図である。
【図３】本発明の半導体装置のブリーダ抵抗回路領域の
一部を拡大した一実施例を示す模式的断面図である。
一部を拡大した一実施例を示す模式的断面図である。
【図４】シート抵抗１０キロオームのポリシリコン抵抗
体の上部のアルミニウム配線に５ボルトの電位を印加し
た場合のポリシリコン抵抗体の抵抗値のズレとポリシリ
コン抵抗体膜厚の関係を示した図である。
体の上部のアルミニウム配線に５ボルトの電位を印加し
た場合のポリシリコン抵抗体の抵抗値のズレとポリシリ
コン抵抗体膜厚の関係を示した図である。
【図５】本発明の半導体装置の一実施例を示すブリーダ
抵抗回路の回路図である。
抵抗回路の回路図である。
【図６】膜厚1000Å、シート抵抗10kΩ／□のブリーダ
回路を構成するP型及びN型ポリシリコン薄膜抵抗体の長
さと分圧電圧出力誤差の関係を示した図である。
回路を構成するP型及びN型ポリシリコン薄膜抵抗体の長
さと分圧電圧出力誤差の関係を示した図である。
【図７】本発明の半導体装置の他の実施例を示す模式的
断面図である。
断面図である。
【図８】ブリーダ抵抗回路用のシート抵抗１０キロオー
ムのポリシリコン薄膜抵抗体の抵抗値の温度係数（Ｔ
Ｃ）とポリシリコン薄膜抵抗体膜厚の関係を示した図で
ある。
ムのポリシリコン薄膜抵抗体の抵抗値の温度係数（Ｔ
Ｃ）とポリシリコン薄膜抵抗体膜厚の関係を示した図で
ある。
【図９】膜厚1000Åのポリシリコン膜に不純物としてP
型はBF2、Ｎ型はリンを用いた時のシート抵抗値と温度
係数の関係を示した図である。
型はBF2、Ｎ型はリンを用いた時のシート抵抗値と温度
係数の関係を示した図である。
【図１０】本発明の半導体装置の他の実施例を示す模式
的断面図である。
的断面図である。
【図１１】本発明の半導体装置の他の実施例を示す模式
的断面図である。
的断面図である。
【図１２】本発明によるブリーダ抵抗回路を用いたボル
テージディテクタの一実施例のブロック図である。
テージディテクタの一実施例のブロック図である。
【図１３】本発明によるブリーダ抵抗回路を用いたボル
テージレギュレータの一実施例のブロック図である。
テージレギュレータの一実施例のブロック図である。
【図１４】本発明による半導体装置の製造方法の一実施
例を示す模式的断面図である。
例を示す模式的断面図である。
【図１５】本発明による半導体装置の製造方法の他の実
施例を示す模式的断面図である。
施例を示す模式的断面図である。
【図１６】従来技術の半導体装置を示す模式的断面図で
ある。
ある。
１０１ シリコン半導体基板
１０２ シリコン酸化膜
１０３ 濃いＮ型の不純物領域
１０４ 高抵抗領域
１０５ ポリシリコン抵抗体
１０６ ポリシリコン抵抗体
１０７ ポリシリコン抵抗体
１３１ ソース領域
１３２ ドレイン領域
１３３ ポリシリコンゲート電極
１３４ ＭＯＳ型トランジスタ
１３５ フィールド酸化膜
１３６ アルミニウム配線
１３７ 高濃度の不純物領域
１３８ 高抵抗領域
１３９ ポリシリコン薄膜抵抗体
１４０ 中間絶縁膜
１５１ 第一の絶縁膜
１５２ 金属配線
１５３ コンタクト形成領域
１５４ 抵抗領域
１５５ ポリシリコン薄膜抵抗体
１５６ 第二の絶縁膜
１５７ コンタクトホール
２０１ 配線
２０２ 配線
２０３ 配線
２０４ 配線
３０１ ウエル領域
３０２ ウエル領域
３０３ ウエル領域
４０１ 濃いＮ型のポリシリコン薄膜
４０２ 濃いＮ型のポリシリコン薄膜
４０３ 濃いＮ型のポリシリコン薄膜
４０４ 第１絶縁膜
４０５ 第２絶縁膜
５０６ 配線とポリシリコン抵抗体の濃いＰ型の不純物
領域との接続用のコンタクトホール ６０６ 配線と濃いＮ型のポリシリコンとの接続用のコ
ンタクトホール ７０１ 基準電圧回路 ７０２ ブリーダ抵抗回路 ７０３ 電流源 ７０４ 誤差増幅器 ７０５ Ｎ型トランジスタ ７０６ インバータ ７０７ Ｐ型トランジスタ ７０８ Ｎ型トランジスタ ７０９ 寄生ダイオード ７１０ Ｐ型トランジスタ ８０１ シリコン基板 ８０２ Ｐウェル領域 ８０３ フィールド酸化膜 ８０４ ゲート酸化膜 ８０５ ポリシリコン層 ８０６ ゲート電極 ８０７ ポリシリコン抵抗体 ８０８ コンタクト形成領域 ８０９ 抵抗領域 ８１０ ソース領域 ８１１ ドレイン領域 ８１２ 中間絶縁膜 ８１３ コンタクトホール ８１４ アルミニウム層 ８１５ 保護膜 ９０１ 低抵抗ポリシリコン層 ９０２ 第一の絶縁膜 ９０３ 共通のコンタクトホール
領域との接続用のコンタクトホール ６０６ 配線と濃いＮ型のポリシリコンとの接続用のコ
ンタクトホール ７０１ 基準電圧回路 ７０２ ブリーダ抵抗回路 ７０３ 電流源 ７０４ 誤差増幅器 ７０５ Ｎ型トランジスタ ７０６ インバータ ７０７ Ｐ型トランジスタ ７０８ Ｎ型トランジスタ ７０９ 寄生ダイオード ７１０ Ｐ型トランジスタ ８０１ シリコン基板 ８０２ Ｐウェル領域 ８０３ フィールド酸化膜 ８０４ ゲート酸化膜 ８０５ ポリシリコン層 ８０６ ゲート電極 ８０７ ポリシリコン抵抗体 ８０８ コンタクト形成領域 ８０９ 抵抗領域 ８１０ ソース領域 ８１１ ドレイン領域 ８１２ 中間絶縁膜 ８１３ コンタクトホール ８１４ アルミニウム層 ８１５ 保護膜 ９０１ 低抵抗ポリシリコン層 ９０２ 第一の絶縁膜 ９０３ 共通のコンタクトホール
Claims (34)
- 【請求項１】 第一の導電体の上に第一の絶縁膜を介し
て複数の薄膜抵抗体を構成したブリーダ抵抗回路を有す
る半導体装置において、前記薄膜抵抗体の下部の第一の
導電体と前記薄膜抵抗体とを実質的に同電位にすること
を特徴とする半導体装置。 - 【請求項２】 前記薄膜抵抗体の上に第二の絶縁膜を形
成し、前記第二の絶縁膜の上であって前記薄膜抵抗体の
上部の位置に第二の導電体を形成し、前記薄膜抵抗体と
前記第二の導電体とを実質的に同電位にすることを特徴
とする請求項１記載の半導体装置。 - 【請求項３】 前記複数の薄膜抵抗体のおのおのに対応
する前記第一の導電体の電位は、前記複数の薄膜抵抗体
のおのおのの電位と概ね同電位であることを特徴とする
請求項１記載の半導体装置。 - 【請求項４】 前記複数の薄膜抵抗体のおのおのに対応
する前記第二の導電体の電位は、前記複数の薄膜抵抗体
のおのおのの電位と概ね同電位であることを特徴とする
請求項２記載の半導体装置。 - 【請求項５】 前記薄膜抵抗体はポリシリコンよりなる
ことを特徴とする請求項１記載の半導体装置。 - 【請求項６】 前記薄膜抵抗体はポリシリコンよりなる
ことを特徴とする請求項２記載の半導体装置。 - 【請求項７】 前記薄膜抵抗体に導入する不純物がＰ型
であることを特徴とする請求項５および６記載の半導体
装置。 - 【請求項８】 前記薄膜抵抗体に導入するＰ型の不純物
がＢＦ2であることを特徴とする請求項７記載の半導体
装置。 - 【請求項９】 前記薄膜抵抗体に導入するＰ型の不純物
がボロンであることを特徴とする請求項７記載の半導体
装置。 - 【請求項１０】 前記薄膜抵抗体の膜厚は数１０から２
０００オングストロームであることを特徴とする請求項
５および６記載の半導体装置。 - 【請求項１１】 前記薄膜抵抗体の膜厚は数１０から１
０００オングストロームであることを特徴とする請求項
５および６記載の半導体装置。 - 【請求項１２】 前記薄膜抵抗体のシート抵抗値が７０
０Ω/□〜１０００Ω/□であることを特徴とする請求項
５および６記載の半導体装置。 - 【請求項１３】 前記薄膜抵抗体の温度特性が０ｐｐｍ
/℃〜１００ｐｐｍ/℃であることを特徴とする請求項５
および６記載の半導体装置。 - 【請求項１４】 前記第一の導電体はシリコン基板中に
形成されたウエル領域からなることを特徴とする請求項
５および６記載の半導体装置。 - 【請求項１５】 前記第一の導電体はポリシリコンから
なることを特徴とする請求項５および６記載の半導体装
置。 - 【請求項１６】 前記第二の導電体はポリシリコンから
なることを特徴とする請求項６記載の半導体装置。 - 【請求項１７】 前記第二の導電体はアルミニウムから
なることを特徴とする請求項６記載の半導体装置。 - 【請求項１８】 前記第二の導電体はバリアメタル及び
シリサイド膜の積層からなることを特徴とする請求項６
記載の半導体装置。 - 【請求項１９】 前記第一の導電体は前記複数の薄膜抵
抗体と同一チップ上に形成されるＭＯＳ型トランジスタ
のゲート電極を構成する材料からなることを特徴とする
請求項６記載の半導体装置。 - 【請求項２０】 前記複数の薄膜抵抗体のおのおのと、
それらに対応する前記第一の導電体の電位は、共通のコ
ンタクトホールを介して金属配線材料により固定される
ことを特徴とする請求項５および６記載の半導体装置。 - 【請求項２１】 前記複数の薄膜抵抗体を使用したブリ
ーダ抵抗回路および少なくとも一つのＭＯＳ型トランジ
スタを有する半導体装置において、前記ブリーダ抵抗回
路の前記薄膜抵抗体の膜厚は、前記ＭＯＳ型トランジス
タのゲート電極の膜厚よりも薄く形成されていることを
特徴とする請求項５および６記載の半導体装置。 - 【請求項２２】 前記薄膜抵抗体の膜厚は数１０から１
０００オングストロームであることを特徴とする請求項
２１記載の半導体装置。 - 【請求項２３】 前記薄膜抵抗体に導入する不純物がＰ
型であることを特徴とする請求項２１記載の半導体装
置。 - 【請求項２４】 前記薄膜抵抗体に導入するＰ型の不純
物がＢＦ2であることを特徴とする請求項２３記載の半
導体装置。 - 【請求項２５】 前記薄膜抵抗体に導入するＰ型の不純
物がボロンであることを特徴とする請求項２３記載の半
導体装置。 - 【請求項２６】 前記薄膜抵抗体の抵抗値のシート抵抗
値が７００Ω／□〜１０００Ω／□であることを特徴と
する請求項２１記載の半導体装置。 - 【請求項２７】 前記薄膜抵抗体を有する半導体装置に
おいて、前記薄膜抵抗体は、金属配線と接続するための
コンタクト形成領域と抵抗領域とからなり、前記コンタ
クト形成領域に比べて前記抵抗領域の膜厚が小さいこと
を特徴とする請求項５および６記載の半導体装置。 - 【請求項２８】前記コンタクト形成領域の膜厚は数１０
から１０００オングストロームであり、前記抵抗領域の
膜厚は２０００オングストロームから１００００オング
ストロームであることを特徴とする請求項２７記載の半
導体装置。 - 【請求項２９】 前記薄膜抵抗体の前記コンタクト形成
領域と前記抵抗領域とは平坦な同一面上に形成されてい
ることを特徴とする請求項２７記載の半導体装置。 - 【請求項３０】 前記薄膜抵抗体の前記コンタクト形成
領域と前記抵抗領域との上面は平坦な同一面を形成して
いることを特徴とする請求項２７記載の半導体装置。 - 【請求項３１】 前記第一の絶縁膜および前記第二の絶
縁膜はシリコン酸化膜よりなることを特徴とする請求項
５および６記載の半導体装置。 - 【請求項３２】 前記第一の絶縁膜および前記第二の絶
縁膜の一方または両方はシリコン窒化膜を含む多層膜よ
りなることを特徴とする請求項５および６記載の半導体
装置。 - 【請求項３３】 シリコン基板を用意し、選択的にイオ
ン注入法により分離、独立したウェル領域を形成する工
程と、ＬＯＣＯＳ法で選択的にフィールド酸化膜を形成
する工程と、その後、ゲート酸化膜を形成し、所定のし
きい値制御用のチャネルドープを行い、ＣＶＤ法により
ポリシリコン層堆積し、所定のシート抵抗値となるよう
に選択的にイオン注入法によりＢＦ2等の不純物を導入
する工程と、前記ポリシリコン層の所定の領域が低抵抗
になるように選択的に高濃度のリンなどの不純物を導入
した後、低抵抗のゲート電極が、前記ウェル領域と整合
するように所定の形状にエッチング加工して配置する工
程と、イオン注入法によりリンなどＮ型の不純物を導入
して、Ｎ型トランジスタのソース領域とドレイン領域を
形成する工程と、イオン注入法によりボロンなどＰ型の
不純物を導入して、Ｐ型トランジスタのソース領域とド
レイン領域および前記ポリシリコン抵抗体を形成する工
程と、ＰＳＧ、ＮＳＧなどからなる中間絶縁膜を堆積
し、続いてコンタクトホールを形成する工程と、スパッ
タ法により配線となるアルミニウム層をデポし、それぞ
れの前記ポリシリコン抵抗体上にはそれぞれの前記ポリ
シリコン抵抗体の一端の低抵抗領域およびそれぞれの前
記ウェル領域と接続したそれぞれの前記アルミニウム層
が配置されるようにパターニングする工程と、保護膜を
形成し、ボンディングパッドなどの領域の保護膜を除去
する工程とからなることを特徴とする半導体装置の製造
方法。 - 【請求項３４】 シリコン基板を用意し、選択的にイオ
ン注入法により分離、独立したウェル領域を形成し、Ｌ
ＯＣＯＳ法で選択的にフィールド酸化膜を形成する工程
と、ゲート酸化膜を形成した後、所定のしきい値制御用
のチャネルドープを行い、ＣＶＤ法により第一のポリシ
リコン層を堆積し、前記第一のポリシリコン層が低抵抗
となるように高濃度のリンなどの不純物を導入する工程
と、前記第一のポリシリコン層を所定の形状にエッチン
グ加工して低抵抗のゲート電極と低抵抗ポリシリコン層
を形成する工程と、第一の絶縁膜を熱酸化法あるいはＣ
ＶＤ法などにより形成する工程と、前記第一のポリシリ
コン層よりも薄い膜厚の第二のポリシリコン層を堆積す
る工程と、第二のポリシリコン層を使用したポリシリコ
ン抵抗体は第一の絶縁膜を介して独立した低抵抗ポリシ
リコン層の上に配置形成されるようにパターニングする
工程と、イオン注入法によりリンなどＮ型の不純物を導
入して、Ｎ型トランジスタのソース領域とドレイン領域
を形成する工程と、イオン注入法によりＢＦ２などＰ型
の不純物を導入して、前記ポリシリコン抵抗体を所定の
シート抵抗値となるようにイオン注入法によりＢＦ２等
の不純物を導入すると同時にＰ型トランジスタのソース
領域とドレイン領域を形成する工程と、ＰＳＧ、ＮＳＧ
などからなる中間絶縁膜を堆積し、前記ポリシリコン抵
抗体の前記低抵抗領域と前記低抵抗ポリシリコン層とは
共通のコンタクトホールで接続できるように前記コンタ
クトホールを形成する工程と、スパッタ法により配線と
なるアルミニウム層をデポし、各々の前記ポリシリコン
抵抗体上には各々の前記ポリシリコン抵抗体の一端の前
記低抵抗領域とその下部に前記第一の絶縁膜を介して配
置されたそれぞれの前記低抵抗ポリシリコン層とを共通
のコンタクトホールで接続した各々のアルミニウム層が
配置されるようにされるようにパターニングする工程
と、保護膜を形成し、ボンディングパッドなどの領域の
保護膜を除去する工程とからなることを特徴とする半導
体装置の製造方法。
Priority Applications (4)
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|---|---|---|---|
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| CNB031010954A CN100350610C (zh) | 2002-01-10 | 2003-01-10 | 半导体器件及其制造方法 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002003490 | 2002-01-10 | ||
| JP2002-3490 | 2002-01-10 | ||
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| JP4776199B2 (ja) * | 2004-09-30 | 2011-09-21 | 株式会社リコー | 半導体装置の製造方法 |
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-
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-
2003
- 2003-01-09 US US10/339,072 patent/US6777754B2/en not_active Expired - Lifetime
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