KR100878924B1 - 반도체 장치 및 그 제조방법 - Google Patents
반도체 장치 및 그 제조방법 Download PDFInfo
- Publication number
- KR100878924B1 KR100878924B1 KR1020080099123A KR20080099123A KR100878924B1 KR 100878924 B1 KR100878924 B1 KR 100878924B1 KR 1020080099123 A KR1020080099123 A KR 1020080099123A KR 20080099123 A KR20080099123 A KR 20080099123A KR 100878924 B1 KR100878924 B1 KR 100878924B1
- Authority
- KR
- South Korea
- Prior art keywords
- polysilicon
- resistor
- region
- thin film
- low resistance
- Prior art date
Links
- 239000004065 semiconductor Substances 0.000 title abstract description 47
- 238000004519 manufacturing process Methods 0.000 title description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 200
- 229920005591 polysilicon Polymers 0.000 claims abstract description 200
- 239000012535 impurity Substances 0.000 claims abstract description 54
- 229910052782 aluminium Inorganic materials 0.000 claims description 24
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 24
- 239000000758 substrate Substances 0.000 claims description 18
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 17
- 238000005468 ion implantation Methods 0.000 claims description 17
- 238000000034 method Methods 0.000 claims description 17
- 229910052710 silicon Inorganic materials 0.000 claims description 17
- 239000010703 silicon Substances 0.000 claims description 17
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 12
- 229910052698 phosphorus Inorganic materials 0.000 claims description 12
- 239000011574 phosphorus Substances 0.000 claims description 12
- 230000001681 protective effect Effects 0.000 claims description 10
- 238000005530 etching Methods 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 238000004544 sputter deposition Methods 0.000 claims description 4
- 230000003647 oxidation Effects 0.000 claims description 2
- 238000007254 oxidation reaction Methods 0.000 claims description 2
- 238000000151 deposition Methods 0.000 claims 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims 2
- 229910052796 boron Inorganic materials 0.000 claims 2
- 239000010408 film Substances 0.000 abstract description 113
- 239000010409 thin film Substances 0.000 abstract description 91
- 239000004020 conductor Substances 0.000 abstract description 6
- 229910052751 metal Inorganic materials 0.000 description 12
- 239000002184 metal Substances 0.000 description 12
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 11
- 229910021332 silicide Inorganic materials 0.000 description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 230000004888 barrier function Effects 0.000 description 8
- 238000010586 diagram Methods 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000002474 experimental method Methods 0.000 description 5
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 5
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 4
- 229910018125 Al-Si Inorganic materials 0.000 description 3
- 229910018520 Al—Si Inorganic materials 0.000 description 3
- 229910018594 Si-Cu Inorganic materials 0.000 description 3
- 229910008465 Si—Cu Inorganic materials 0.000 description 3
- 230000035515 penetration Effects 0.000 description 3
- 239000005380 borophosphosilicate glass Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000002131 composite material Substances 0.000 description 2
- 238000001514 detection method Methods 0.000 description 2
- 238000006073 displacement reaction Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 241000270730 Alligator mississippiensis Species 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005260 corrosion Methods 0.000 description 1
- 230000007797 corrosion Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- 238000009413 insulation Methods 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/0802—Resistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
정확한 분압비, 저항값의 작은 온도 계수, 높은 정밀도를 가지는 브리더 저항 회로, 및 이러한 브리더 저항 회로를 사용하고 높은 정밀도와 작은 온도 계수를 가지는, 전압 검출기 또는 전압 레귤레이터 등의 반도체 장치가 제공된다. 박막 저항체를 사용하는 브리더 저항 회로에서는, 박막 저항체의 위 아래에 위치된 도전체가 박막 저항체와 대체로 같은 전위를 가지게 된다. 또한, 폴리실리콘이 박막 저항체에 사용될 때, 폴리실리콘 박막 저항체의 막 두께는 얇게 되고 폴리실리콘 박막 저항체에 도입된 불순물은 P형이 된다. 따라서, 저항값의 변동이 억제되고, 저항값의 온도 의존성이 작게 된다.
Description
본 발명은 반도체 장치, 특히, 박막 저항체를 사용하는 브리더 저항 회로(bleeder resistance circuit), 이 브리더 저항 회로를 갖는 반도체 장치, 및 그 제조방법에 관한 것이다.
종래에, 많은 경우에 박막 저항체를 사용하는 브리더 저항 회로가 사용되고 있다. 그러나, 박막 저항체 상에 위치된 배선의 전위와 박막 저항체 하부에 위치된 도전체의 전위에는 주의를 기울이지 않았다. 따라서, 다른 배치를 가지는 회로들이 공지되어 있다. 또한, 폴리실리콘이 박막 저항체 재료에 종종 사용되고 있다. 단일 칩 상에 MOS형 트랜지스터가 조합되는 경우에는, MOS형 트랜지스트의 게이트 전극과 동일한 막 두께를 갖는 폴리실리콘이 사용되는 것이 공지되어 있다.
그러나, 종래의 박막 저항체를 사용하는 브리더 저항 회로에서는 종종 분압비가 부정확하다는 문제가 있다. 또한, 단일 칩 상에 MOS형 트랜지스터가 조합되는 종래의 브리더 저항 회로의 경우에는, 1 킬로옴/스퀘어 이상의 시트 저항값이 높은 영 역에서 폴리실리콘 박막 저항체의 온도에 의한 저항값의 변화(저항값의 온도 계수)가 크다. 그러므로, 넓은 온도 범위에서 높은 분압 정밀도를 얻기 위해서, 시트 저항값이 낮게 설정되어야 한다. 따라서, 전체로서 메가옴 오더(megaohm order) 이상의 높은 저항값이 요구되는 브리더 저항 회로 영역에 의해 점유되는 면적이 확대된다는 문제가 있다.
본 발명은 상기 문제를 해결하기 위한 것으로, 따라서 본 발명의 목적은 정확한 분압비, 저항값의 작은 온도계수, 및 높은 정밀도를 가지는 브리더 저항 회로, 및 이러한 브리더 저항 회로를 사용하고 높은 정밀도와 작은 온도계수를 가지는, 전압 검출기(voltage detector) 또는 전압 레귤레이터(voltage regulator) 등의 반도체 장치를 제공하는 것이다.
상기 목적을 달성하기 위해서, 본 발명의 반도체 장치에 사용된 제1 수단은, 박막 저항체를 사용하는 브리더 저항 회로에서, 박막 저항체 상부에 위치된 배선의 전위 및 박막 저항체 하부에 위치된 도전체의 전위가 박막 저항체의 전위와 대체로 동일하게 되는 것을 특징으로 한다. 이것은, 본 발명자(들)의 실험에 따라 박막 저항체(특히, 폴리실리콘 박막 저항체)를 사용하는 브리더 저항 회로 상부에 위치된 배선의 전위 및 하부에 위치된 도전체의 전위에 의해 박막 저항체의 저항값이 변화된다는 사실이 명백하게 되기 때문이다.
상기 목적을 달성하기 위해서, 본 발명의 반도체 장치에 사용된 제2 수단은, 브리더 저항 회로에서의 폴리실리콘 박막 저항체의 막 두께가 단일 칩 상에 조합된 MOS형 트랜지스터의 게이터 전극의 것보다 얇게 되는 것을 특징으로 한다. 이것은, 본 발명자(들)의 실험에 따라 박막 저항체(특히, 폴리실리콘 박막 저항체)의 막 두께가 얇아짐에 따라, 저항값의 변동이 작게 되고, 저항값의 온도 의존성이 동일한 시트 저항의 경우라도 작게 된다는 사실이 명백하게 되기 때문이다.
상기 목적을 달성하기 위해서, 본 발명의 반도체 장치에 사용된 제3 수단은, 브리더 저항 회로에서의 폴리실리콘 박막 저항체에 도입된 불순물이 P형이 되는 것을 특징으로 한다. 이것은, 본 발명자(들)의 실험에 따라 박막 저항체에 도입된 불순물이 P형 불순물이면, 저항값의 변동이 작게 되고, 저항값의 온도 의존성이 동일한 시트 저항의 경우라도 작게 된다는 사실이 명백하게 되기 때문이다.
본 발명의 반도체 장치에 따르면, 박막 저항체를 사용하는 브리더 저항 회로에서는, 박막 저항체 상부에 위치된 배선의 전위 및 박막 저항체 하부에 위치된 도전체의 전위가 박막 저항체의 전위와 대체로 동일하게 된다. 따라서, 정확한 분압비와 높은 정밀도를 갖는 브리더 저항 회로가 실현될 수 있다. 특히, 폴리실리콘이 박막 저항체에 사용될 때, 본 발명에 따르면, 브리더 저항 회로에서의 폴리실리콘 박막 저항체의 막 두께는 얇게 되고, 또한 폴리실리콘에 P형 불순물을 도입함으로써 저항값의 변동이 억제될 수 있다. 또한, 저항값의 온도 의존성이 감소될 수 있다.
따라서, 이러한 브리더 저항 회로를 사용하고, 높은 정밀도와 작은 온도계수를 갖는, 전압 검출기 또는 전압 레귤레이터 등의 반도체 장치가 얻어질 수 있다.
전술한 바와 같이, 본 발명에 따르면, 브리더 저항회로에서 각각의 폴리실리콘 저항체의 전위가 각각의 폴리실리콘 저항체의 위 아래에 위치된 도전체의 전위와 동일하게 될 때, 폴리실리콘 저항체의 저항값은 정확하게 유지된다. 따라서, 정확한 분압비를 갖는 높은 정밀도의 브리더 저항 회로가 실현될 수 있다. 이 때, 폴리실리콘 저항체의 막 두께가 2000 옹스트롱 이하이고 폴리실리콘 저항체에 도입된 불순물이 P형이 될 때, 폴리실리콘 저항체의 저항값의 변동이 감소될 수 있어 보다 높은 정밀도의 브리더 저항 회로가 실현될 수 있다. 또한, 브리더 저항 회로에서의 폴리실리콘 저항체의 막 두께가 얇게 될 때, 저항값의 온도 계수가 감소될 수 있다. 특히, 막 두께가 1000 옹스트롱 이하일 때, 대략 10 킬로옴/스퀘어의 시트 저항값으로 3000 ppm/℃ 이하의 매우 작은 온도 계수가 얻어질 수 있다. 따라서, 넓은 온도 범위에서 높은 분압 정밀도가 얻어질 수 있는 브리더 저항 회로가 종래의 방법의 경우보다 작은 점유 면적으로 형성될 수 있다는 효과가 있다.
본 발명에 따른 전압 검출기 및 전압 레귤레이터에서는, 분압이 높은 정밀도로 될 수 있다. 따라서, IC로서의 제품의 수율은 향상될 수 있고 높은 정밀도의 제품이 제조될 수 있다. 또한, IC의 소비 전류를 억제하기 위해서, 많은 경우에 브리더 저항 회로 전체의 저항값이 메가옴 오더 이상의 높은 저항이 된다. 이 때, 일정 정밀도를 유지하기 위해서, 브리더 저항 회로는 매우 가늘고 긴 형상의 저항체를 조합함으로써 구성되고, 따라서, 넓은 면적이 요구된다. 전압 검출기에서는, 브리더 저항 회로가 IC 칩 전체의 면적의 반 이상을 점유하는 것은 드물지 않다. 본 발명에 따른 브리더 저항 회로에서는 각각의 저항체의 저항값의 변동이 작기 때문에, 짧은 형상의 저항체를 사용함으로써 일정 정밀도가 얻어질 수 있다. 따라서, 브리더 저항 회로의 점유 면적이 감소될 수 있고, 이것은 IC 칩 전체의 면적의 감소에 크게 기여한다.
본 발명에 따른 반도체 장치 제조방법에 의해, 특수한 공정 이용 및 큰 폭의 공정 증가 없이 상기 반도체 장치가 형성될 수 있는 효과가 있다.
본 발명의 바람직한 실시예는 첨부 도면을 참조하여 설명된다. 도 1은 본 발명의 반도체 장치에서의 브리더 저항 회로 영역의 일 실시예를 모식적으로 나타내는 단면도이다.
저농도의 N형 불순물을 갖는 실리콘 반도체 기판(101)에는 분리된 P형 웰 영역(301, 302, 및 303)이 형성된다. 웰 영역(301, 302, 및 303)의 불순물 농도는, 실리콘 반도체 기판(101)의 공핍화를 방지하는 관점에서 실리콘 반도체 기판(101)의 표면에서 대략 1016 atoms/㎤ 이상이 바람직하다. 따라서, 웰 영역에는 고농도의 불순물이 제공될 수 있다. 실리콘 산화막(102)이 실리콘 반도체 기판(101) 상에 형성된다. 배선과 접촉하기 위한 고농도 P형의 불순물 영역(103) 사이에 있는 고저항(high resistance) 영역(104)을 각각이 갖는 폴리실리콘 저항체(105, 106, 및 107)가 실리콘 산화막(102) 상에 형성된다. 또한, 알루미늄으로 만들어진 배선(201, 202, 203, 및 204)이 고농도 P형의 불순물 영역(103)에 접속되어 있다.
여기서, 도면에 도시되지 않았지만, 웰 영역(301, 302, 및 303)이 각기 배선(202, 203, 및 204)에 전기적으로 접속되므로, 이들은 동일한 전위를 가지게 된다. 따라서, 폴리실리콘 저항체(105)의 고저항 영역(104)의 전위, 폴리실리콘 저항체(105) 상부에 위치된 배선(202)의 전위, 및 폴리실리콘 저항체(105) 하부에 위치된 웰 영역(301)의 전위는 대체로 서로 동일하다. 폴리실리콘 저항체(106), 폴리실리콘 저항체(106) 상부에 위치된 배선(203), 및 폴리실리콘 저항체(106) 하부에 위치된 웰 영역(302)간의 전위 관계는 폴리실리콘 저항체(105)의 경우에서와 동일하다. 또한, 폴리실리콘 저항체(107), 폴리실리콘 저항체(107) 상부에 위치된 배선(204), 및 폴리실리콘 저항체(107) 하부에 위치된 웰 영역(303)간의 전위 관계는 폴리실리콘 저항체(105)의 경우에서와 동일하다.
전술한 바와 같이, 각각의 폴리실리콘 저항체의 전위가, 각각의 폴리실리콘 저항체 위 아래에 위치된 배선 및 웰 영역의 전위와 동일할 때, 폴리실리콘 저항체(105, 106, 및 107)의 저항값은 정확하게 유지된다. 실리콘 산화막(102)이 얇게 형성되는 경우에는, 이 막 대신에, 실리콘 질화막을 포함하는 복합막(composite film)이 사용되는 것에 유의한다. 따라서, 실리콘 반도체 기판(101)과 폴리실리콘 저항체(105, 106, 및 107)간에 절연성이 높게 유지될 수 있다. 실리콘 반도체 기판(101)의 전도형은 P형이 될 수 있다. 이 경우, 웰 영역(301, 302, 및 303)은 N 형으로 설정된다. 폴리실리콘 저항체의 개수는 한정되지 않고, 브리더 저항 회로에서 요구되는 분압 개수에 따라 설정될 수 있다. 도면에는 도시되지 않았지만, 브리더 저항 회로의 고집적화를 최우선시키기 위해서, 각각의 저항체에 대해 웰 영역을 분할하여 위치시키기가 곤란할 때, 웰 영역(301, 302, 및 303)은 여러개의 저항체로 조합되거나 또는 분할하지 않고 단일 유닛으로 형성될 수 있다. 이 경우, 분압 정밀도는 다소 감소되나, 이는 도 1의 실시예의 차선책이다. 도 1에서는, 실리콘 반도체 기판(101)이 N형으로서 형성되고 웰 영역(301, 302, 및 303)이 P형으로서 형성되는 경우가 설명되고 있다. 그러나, 실리콘 반도체 기판(101)이 P형으로서 형성될 수 있고 웰 영역(301, 302, 및 303)이 N형으로서 형성될 수 있다. 또한, 도 1에서는, 배선이 알루미늄으로 만들어진 것이 설명된다. 그러나, 배선은 배리어 메탈(barrier metal)과 실리사이드(silicide) 막의 적층막(lamination film)으로 만들어 질 수 있다. 여기서, 배리어 메탈은, 반도체 장치의 신뢰성 유지 및 장수명화를 확보하기 위해서, 배선 하부에 형성되는 내식성 및 내환경성이 우수한 보호막이다. 본 발명에서는, TiN 및 Ti의 적층막이 배리어 메탈로서 사용되고 Al-Si-Cu가 실리사이드 막으로서 사용된다. Al-Si가 실리사이드 막으로서 사용될 수 있다는 것에 유의한다.
도 2는 본 발명의 반도체 장치에서의 브리더 저항 회로 영역의 다른 실시예를 모식적으로 나타내는 단면도이다. 실리콘 산화막(102)이 실리콘 반도체 기판(101) 상에 형성된다. 고농도 N형의 폴리실리콘 박막(401, 402, 및 403)이 실리콘 산화막(102) 상에 형성된다. 배선과 접촉하기 위한 고농도 P형의 불순물 영 역(103) 사이에 있는 고저항 영역(104)을 각각이 갖는 폴리실리콘 저항체(105, 106, 및 107)가 실리콘 산화막 등으로 만들어진 제1 절연막(404)을 통해서 고농도 N형의 폴리실리콘 박막(401, 402, 및 403) 상에 형성된다. 또한, 알루미늄 배선(201, 202, 및 203)이 실리콘 산화막 등으로 만들어진 제2 절연막(405)을 통해서 폴리실리콘 저항체(105, 106, 및 107) 상에 형성되고, 콘택트 홀(contact hole)(506 및 606)을 통해서 폴리실리콘 저항체(105, 106, 및 107)의 고농도 P형의 불순물 영역(103) 및 고농도 N형의 폴리실리콘 박막(401, 402, 및 403)과 접속된다. 따라서, 폴리실리콘 저항체(105)의 고저항 영역(104)의 전위, 폴리실리콘 저항체(105) 상부에 위치된 배선(202)의 전위, 및 폴리실리콘 저항체(105) 하부에 위치된 고농도 N형의 폴리실리콘 박막(401)의 전위는 대체로 서로 동일하다. 폴리실리콘 저항체(106), 폴리실리콘 저항체(106) 상부에 위치된 배선(203), 및 폴리실리콘 저항체(106) 하부에 위치된 고농도 N형의 폴리실리콘 박막(402)간의 전위 관계는 폴리실리콘 저항체(105)의 경우에서와 동일하다. 또한, 폴리실리콘 저항체(107), 폴리실리콘 저항체(107) 상부에 위치된 배선(204), 및 폴리실리콘 저항체(107) 하부에 위치된 고농도 N형의 폴리실리콘 박막(403)은 폴리실리콘 저항체(105)의 경우에서와 동일하다.
전술한 바와 같이, 각각의 폴리실리콘 저항체의 전위가, 각각의 폴리실리콘 저항체 위 아래에 위치된 배선 및 고농도 N형 폴리실리콘 박막의 전위와 동일할 때, 폴리실리콘 저항체(105, 106, 및 107)의 저항값은 정밀하게 유지된다. 도면에는 도시되지 않았지만, 브리더 저항 회로와 함께 단일 칩 상에 MOS형 트랜지스터가 형성되는 경우에는, 게이트 전극이 고농도 N형의 폴리실리콘 박막(401, 402, 및 403)과 동일한 막을 사용하여 형성될 때, 제조공정은 단순화된다. 또한, 도 1의 실시예에 기술된 바와 같이, 신뢰성의 관점에서, 실리콘 질화막을 포함하는 복합막은 제1 절연막(404)과 제2 절연막(405) 모두로 또는 이 중 하나로 형성되는 것이 효과적이다. 폴리실리콘 저항체의 개수는 한정되지 않고, 브리더 저항 회로에서 요구되는 분압개수에 따라 설정될 수 있다. 도 2에서는, 배선이 알루미늄으로 만들어지는 것이 설명되고 있다. 그러나, 배선은 배리어 메탈과 실리사이드 막의 적층막으로 만들어질 수 있다. 본 발명에서는, TiN 및 Ti의 적층막이 배리어 메탈로서 사용되고 Al-Si-Cu가 실리사이드 막으로서 사용된다. 그러나, Al-Si가 실리사이드 막으로서 사용될 수 있다.
도 3은 본 발명의 반도체 장치에서의 브리더 저항 회로 영역의 일부가 확대된 일 실시예를 모식적으로 나타내는 단면도이다.
도 2에 도시된 실시예와 다른점은 다음과 같다. 즉, 동일 전위가 소망되는, 알루미늄 배선(203)과 폴리실리콘 저항체(106)의 고농도 P형의 불순물 영역(103) 사이의 접속, 및 알루미늄 배선(203)과 폴리실리콘 저항체(106)의 고농도 N형의 폴리실리콘 박막(402) 사이의 접속이, 하나의 콘택트 홀(701)을 통해서 만들어진다. 이것에 의해, 콘택트 홀 형성 영역에 의해 점유된 면적은 감소될 수 있고, 따라서 브리더 저항 회로 영역 전체의 면적이 감소하는 효과가 있다. 다른 부분에는 도 2의 것과 동일한 참조 부호가 제공되므로, 그 설명은 생략된다.
도 4는 10 킬로옴의 시트 저항을 갖는 폴리실리콘 저항체의 상부에 위치된 알루미늄 배선에 0 볼트 내지 5 볼트의 전위가 인가되는 경우에 폴리실리콘 저항체의 저항값의 변위(변동)와 폴리실리콘 막 두께 사이의 관계를 도시한다.
도 4에서 알 수 있는 바와 같이, 폴리실리콘 저항체의 막 두께가 얇아질수록, 저항값은 배선의 전위의 영향을 거의 받지 않는다. 특히, 폴리실리콘 저항체의 막 두께가 수십 내지 2000 옹스트롱으로 설정될 때, 작은 범위내로 저항값의 변동이 억제될 수 있다. 이 때, 균일한 연속막을 가지는 폴리실리콘 저항체를 형성하기 위해서, 현재의 제조방법의 경우(CVD법 등)에서는 막 두께가 100 옹스트롱 이상으로 설정되는 것이 바람직하다. 불연속한 막이 형성되면, 저항값의 변동이 더욱 발생한다.
본 발명의 반도체 장치에서는, P형 불순물이 도입되는 폴리실리콘 박막 저항체를 사용하여 작은 점유 면적, 작은 분압 전압 출력 오차, 및 높은 정밀도를 갖는 브리더 저항 회로가 실현될 수 있다. 이후, 본 발명의 바람직한 실시예가 첨부 도면을 참조하여 설명될 것이다.
도 5는 본 발명의 반도체 장치의 일 실시예를 나타내는 브리더 저항 회로의 회로도이다.
단자(A11)와 단자(B12) 사이에 인가된 전압(V)이 각각의 저항기(R1 및 R2)에 의해 분압되고, 따라서 분압 전압(Vo)이 단자(C13)로부터 얻어진다. 이 분압 전압(Vo)은 다음식으로 표시된다.
Vo = ( R2 / ( R1 + R2 ) ) ×V (1)
식(1)에 의한 분압 전압(Vo)이 이론값, 그리고 이 이론값과 측정값 사이의 차이를 분압 전압 출력 오차라 가정한다. 분압 전압 출력 오차는 다음 식으로 나타낸다.
분압 전압 출력 오차=((｜이론값(Vo)-측정값(Vo)｜)/이론값(Vo)) ×100 (2)
여기서, 폴리실리콘 박막 저항체에 도입된 불순물을 N형에서 P형으로 변화시킴으로써 분압 전압 출력 오차가 감소될 수 있다는 것을 데이터에 근거하여 설명한다.
러더 회로(rudder circuit)를 구성하는 폴리실리콘 박막 저항체에 요구되는 특성에는 브리더 회로의 분압 전압 출력 오차 및 집적 면적이 작은 것을 포함시킨다. 일반적으로, 폴리실리콘의 막 두께가 얇아지면, 저농도 불순물의 농도의 변동은 감소된다. 따라서, 브리더 회로의 분압 전압 출력 오차는 작게 되고, 높은 정밀도의 브리더 회로가 제조될 수 있다. 그러나, 폴리실리콘의 막 두께가 얇게 되더라도, N형 불순물이 도입되는 폴리실리콘 박막 저항체(이후 N형 폴리실리콘 박막 저항체라 함)의 길이가 짧게 될 때, 분압 전압 출력 오차가 크게 되므로, 집적 면적을 감소시키기는 곤란하다. 그러나, P형 폴리실리콘 박막 저항체가 사용될 때는, 이 저항체의 길이가 짧게 될 수 있어 집적 면적이 감소될 수 있다. 일예가 도 3을 참조로 설명된다.
도 6은 1000 옹스트롱의 막 두께와 10 킬로옴/스퀘어의 시트 저항을 가지며 브리더 회로를 구성하는 P형 및 N형 폴리실리콘 박막 저항체의 길이와 분압 전압 출력 오차 사이의 관계를 도시한다. 여기서, BF2가 P형 폴리실리콘 박막 저항체에 도입된 P형 불순물로서 사용되고 인이 N형 폴리실리콘 박막 저항체에 도입된 N형 불순물로서 사용되는 예가 도시된다.
도 6으로부터, N형 폴리실리콘 박막 저항체로 구성된 브리더 회로에서의 폴리실리콘의 막 두께가 1000 옹스트롱으로 얇게 되더라고, 폴리실리콘 박막 저항체의 길이가 30 ㎛ 이하일 때는, 0.5 % 이하의 분압 전압 출력 오차가 얻어질 수 없다. 그러나, P형 폴리실리콘 박막 저항체로 구성된 브리더 회로의 경우에는, 폴리실리콘 박막 저항체의 길이가 10 ㎛이더라도, 0.5 % 이하의 분압 전압 출력 오차가 얻어질 수 있다.
도 7은 본 발명의 반도체 장치의 다른 실시예를 모식적으로 나타내는 단면도이다.
한 쌍의 영역(소오스 영역(131) 및 드레인 영역(132))과 폴리실리콘 게이트 전극(133)을 갖는 MOS형 트랜지스터는 실리콘 반도체 기판(101) 상에 형성된다. 한편, 알루미늄 배선(136)과 접촉하기 위한 고농도 불순물 영역(137) 사이에 있는 고저항 영역(138)을 가지는 폴리실리콘 박막 저항체(139)가 필드 산화막(135) 상에 형성된다. 도 7에서는, 간단하게 하기 위해 단지 하나의 폴리실리콘 박막 저항체만이 도시된다. 그러나, 실제 브리더 저항 회로 영역은 다수의 폴리실리콘 박막 저항체에 의해 형성되어 있다.
도 7에서, MOS형 트랜지스터(134)의 폴리실리콘 게이트 전극(133)의 막 두께는 P형 불순물이 도입되는 폴리실리콘 박막 저항체(139)의 것과 다르고, 폴리실리콘 박막 저항체(139)가 보다 얇게 형성되어 있다. 예를 들면, 폴리실리콘 게이트 전극(133)의 막 두께는 4000 옹스트롱으로 설정되고, 폴리실리콘 박막 저항체(139)의 막 두께는 1000 옹스트롱으로 설정된다. 폴리실리콘 게이트 전극(133)은 그 일부가 배선으로서 역할을 하도록 요구되므로, 시트 저항값은 가능한 한 낮은 것이 바람직하다. 이에 반하여, 폴리실리콘 박막 저항체(139)는 시트 저항값이 가능한 한 높고 정확하며 저항값의 온도 계수가 가능한 한 작도록 요구된다. 따라서, MOS 트랜지스터(134)의 폴리실리콘 게이트 전극(133)과 폴리실리콘 박막 저항체(139)의 막 두께가 목적에 따라서 변화되는 것은 자연스럽고 효과적이다. 여기서, 폴리실리콘 박막 저항체(139)의 저항값의 온도 계수를 감소시키는 방법으로서, 폴리실리콘 박막 저항체(139)의 막 두께를 얇게 하고 P형 불순물을 폴리실리콘 박막 저항체(139)에 도입하는 방법이 간편하고 효과가 크다. 이후, 본 발명자(들)의 실험 데이터에 기초하여 설명된다.
도 8은 브리더 저항 회로용의 10 킬로옴의 시트 저항을 가지는 폴리실리콘 박막 저항체의 저항값의 온도 계수(TC)와 폴리실리콘 박막 저항체의 막 두께 사이의 관계를 도시한다.
도 8로부터, 폴리실리콘 박막 저항체의 저항값의 온도 계수(TC)는 폴리실리콘 박막 저항체의 막 두께를 얇게 함으로써 현저하게 감소될 수 있는 것을 알 수 있다. 특히, 막 두께가 1000 옹스트롱 이하일 때, TC는 -3000 ppm/℃ 이하로 매우 작게 될 수 있다.
도 8은 10 킬로옴의 시트 저항을 가지는 폴리실리콘 박막 저항체에 대한 예이다. 그러나, 본 발명자(들)의 실험에 따르면, 적어도 1 내지 500 킬로옴의 시트 저항 범위내에서 폴리실리콘 박막 저항체의 저항값의 온도 계수(TC)는 폴리실리콘 박막 저항체의 막 두께를 얇게 함으로써 감소될 수 있다는 것이 명백하게 된다.
도 9는 1000 옹스트롱의 막 두께를 갖는 폴리실리콘 막에 대해 BF2가 P형 불순물로서 사용되고 인이 N형 불순물로서 사용되는 경우에 시트 저항값과 온도 계수(TC) 사이의 관계를 도시한다. P형 폴리실리콘 박막 저항체에서의 온도에 대한 저항값의 변동이 N형 폴리실리콘 박막 저항체에서의 것보다 작다는 것을 나타내고 있다.
시트 저항값이 증가되면, 저농도 불순물의 농도의 변동이 크게 되므로, 분압 전압 출력 오차가 크게 된다. 또한, 온도에 대한 저항값의 변동이 크게 된다. 따라서, 시트 저항값은 25 킬로옴/스퀘어 이하가 바람직하다. 한편, 시트 저항값이 작으면, 입자 크기(grain size)의 변동이 무시될 수 없다. 따라서, 시트 저항값은 1 킬로옴/스퀘어 이상이 바람직하다. 즉, P형 폴리실리콘 박막 저항체의 시트 저항값은 1 킬로옴/스퀘어 내지 25 킬로옴/스퀘어가 바람직하다. 이 때, P형 폴리실리콘 박막 저항체의 온도에 대한 저항값의 변동은 -4000 ppm/℃ 이하이다.
도 10은 본 발명의 반도체 장치의 다른 실시예를 모식적으로 나타내는 단면도이다.
이산화 실리콘 등으로 만들어진 제1 절연막(151)이 실리콘 반도체 기판(101) 상에 형성된다. 알루미늄 등으로 만들어진 금속 배선(152)과 접촉하기 위한 불순물 농도가 높은 저저항(low resistance) 영역(153) 사이에 있는 고저항 영역(154) 을 갖는 폴리실리콘 박막 저항체(155)가 제1 절연막(151)의 평탄면 상에 형성된다. PSG, BPSG 등으로 만들어진 제2 절연막(156)이 P형 불순물이 도입되는 폴리실리콘 박막 저항체(155) 및 제1 절연막(151) 상에 형성된다. 제2 절연막(156)에는 콘택트 홀(157)이 제공되어 금속 배선(152)을 불순물 농도가 높은 저저항 영역(153)과 전기적으로 접속한다. 여기서, 폴리실리콘 박막 저항체(155)에서의 고저항 영역(154)의 막 두께는 저저항 영역(153)의 것보다 얇게 된다. 고저항 영역(154)의 막 두께를 얇게 만듦으로써, 높은 시트 저항값이 얻어진다. 따라서, 점유 면적이 감소되면서, 작은 온도 계수가 유지된다. 한편, 금속 배선(152)을 저저항 영역(153)과 접속하기 위한 콘택트 홀(157)이 형성될 때, 폴리실리콘 막의 관통이 발생하지 않도록 저저항 영역(153)이 두껍게 형성된다. 본 발명자(들)의 실험에 따르면, 시트 저항값이 대략 10 킬로옴/스퀘어인 경우에는, 고저항 영역(154)의 막 두께가 1000 옹스트롱 이상일 때, 저항값의 온도 계수는 -3000 ppm/℃ 이하로 매우 작게 될 수 있다. 또한, 최근의 IC 프로세스에서는, 일반적으로 콘택트 홀은 미세화를 위해 드라이 에칭(dry ething)에 의해 형성된다. 콘택트 홀(157)이 제2 절연막(156)에 형성될 때, 에칭 잔류물이 남지 않도록 오버 에칭(over ething)이 수행된다. 이 에칭 동안에, 폴리실리콘 박막 저항체(155)에서의 저저항 영역(153)도 에칭된다. 따라서, 저저항 영역(153)의 막 두께를 증가시킴으로써 콘택트 홀(157)의 관통이 방지된다. 제2 절연막(156)이 PSG 또는 BPSG로 만들어지고 그 막 두께가 1 ㎛ 이하인 경우에는, 저저항 영역(153)의 막 두께가 대략 2000 옹스트롱 이상일 때, 관통이 방지될 수 있다.
도 11은 본 발명의 반도체 장치의 다른 실시예를 모식적으로 나타내는 단면도이다.
도 9에 도시된 실시예와 다른 점은 다음과 같다. 즉, 제1 절연막(151)의 막 두께가 부분적으로 다르다. 폴리실리콘 박막 저항체(155)의 저저항 영역(153)이 막 두께가 얇은 제1 절연막(151)의 영역 상에 형성된다. 또한, 고저항 영역(154)이 막 두께가 두꺼운 제1 절연막(151)의 영역 상에 형성되어 있다. 저저항 영역(153) 및 고저항 영역(154)의 상부면은 대체로 평탄한 동일면으로 형성되어 있다. 이것에 의해서, 고저항 영역(154)의 막 두께는 얇게 형성될 수 있고 저저항 영역(153)의 것은 두껍게 형성될 수 있다. 따라서, 도 10의 실시예에서 설명된 효과가 얻어진다. 다른 부분에는 도 10과 동일한 참조 부호가 제공되므로, 그 설명은 생략된다.
도 10 및 도 11에서는, 간단하게 하기 위해 단지 하나의 폴리실리콘 박막 저항체가 도시된다. 그러나, 실제 저항 회로 영역은 다수의 폴리실리콘 박막 저항체에 의해 형성된다. 또한, 도 10 및 도 11에서는, 배선이 알루미늄으로 만들어지는 것이 설명된다. 그러나, 배선은 배리어 메탈과 실리사이드 막의 적층막으로 형성될 수 있다. 본 발명에서는, 예를 들면, TiN 및 Ti가 배리어 메탈로서 사용되고 Al-Si-Cu가 실리사이드 막으로서 사용된다. 그러나, Al-Si가 실리사이드 막으로서 사용될 수 있다.
도 12는 본 발명에 따른 브리더 저항 회로를 사용하는 전압 검출기의 일 실시예의 블록도이다.
간단하게 하기 위해, 단순한 회로가 도시된다. 그러나, 실제 제품의 경우에는, 필요에 따라 기능이 추가될 수 있다.
전압 검출기의 기본적인 회로 구성 요소는, 전류원(703), 기준 전압 회로(701), 브리더 저항 회로(702), 및 오차 증폭기(704)이다. 또한, 인버터(706), N형 트랜지스터(705 및 708), P형 트랜지스터(707) 등이 부가되어 있다. 이후, 동작의 일부가 간단하게 설명된다.
전압(VDD)이 소정 해제 전압 이상일 때, N형 트랜지스터(705 및 708)는 OFF되고 P형 트랜지스터(707)는 ON된다. 따라서, 전압(VDD)은 출력 단자(OUT)로 출력된다.
이 때, 차동증폭기(704)의 입력 전압은 ( RB + RC ) / ( RA + RB + RC ) ×VDD가 된다.
전압(VDD)이 감소한 다음 검출 전압 이하가 될 때, 전압(VSS)은 출력 단자(OUT)로 출력된다. 이 때, N형 트랜지스터(705)는 ON되고 차동증폭기(704)의 입력 전압은 RB / ( RA + RB ) ×VDD가 된다.
전술한 바와 같이, 기본적인 동작은, 기준 전압 회로(701)에서 발생된 기준 전압이 브리더 저항 회로(702)에 의해 분압된 전압과 차동증폭기(704)에서 비교되도록 수행된다. 따라서, 브리더 저항 회로(702)에 의해 분압된 전압의 정밀도는 매우 중요하다. 브리더 저항 회로(702)의 분압 정밀도가 낮으면, 차동증폭기(704)에 대한 입력 전압이 변경되고, 따라서, 소정 해제 전압 또는 소정 검출 전압이 얻어질 수 없다. 본 발명에 따른 브리더 저항 회로가 사용될 때, 높은 정밀도의 분 압이 될 수 있다. 따라서, IC로서의 제품의 수율이 향상될 수 있고 보다 높은 정밀도의 전압 검출기가 제조될 수 있다. 또한, IC의 소비 전류를 억제하기 위해서, 많은 경우에 브리더 저항 회로(702) 전체의 저항값은 메가옴 오더 이상의 높은 저항이 된다. 이 때, 일정 정밀도를 유지하기 위해서, 브리더 저항 회로가 매우 가늘고 긴 형상의 저항체를 조합함으로써 구성되므로, 넓은 면적이 요구된다. 전압 검출기에서는, 브리더 저항 회로가 IC 칩 전체의 면적의 반이상을 점유하는 것은 드물지 않다. 본 발명에 따른 브리더 저항 회로에서는 각각의 저항체의 저항값의 변동이 작으므로, 짧은 형상의 저항체를 사용함으로써 일정 정밀도가 얻어질 수 있다. 따라서, 브리더 저항 회로의 점유 면적이 감소될 수 있고, 이것은 IC 칩 전체의 면적 감소에 크게 기여한다.
도 13은 본 발명에 따른 브리더 저항 회로를 사용하는 전압 레귤레이터의 일 실시예의 블록도이다.
간단하게 하기 위해, 단순 회로가 도시된다. 그러나, 실제 제품의 경우에는, 필요에 따라 기능이 추가될 수 있다.
전압 레귤레이터의 기본적인 회로 구성요소는, 전류원(703), 기준 전압 회로(701), 브리더 저항 회로(702), 차동증폭기(704), 전류 제어 트랜지스터의 영할을 하는 P형 트랜지스터(710) 등이다. 이후, 동작의 일부가 간단하게 설명된다.
차동증폭기(704)가 브리더 저항 회로(702)에 의해 분압된 전압을 기준 전압 회로(701)에서 발생된 기준 전압과 비교한 다음, 입력 전압(VIN) 또는 온도의 변화에 의해 영향을 받지 않는 일정 출력 전압(VOUT)을 얻기 위해 요구되는 게이트 전 극을, P형 트랜지스터(710)에 공급한다. 전압 레귤레이터에서는, 도 12에서 설명된 전압 검출기의 경우와 같이, 기본적인 동작은, 기준 전압 회로(701)에서 발생된 기준 전압이 브리더 저항 회로(702)에 의해 분압된 전압과 차동증폭기(704)에서 비교되도록 수행된다. 따라서, 브리더 저항 회로(702)에 의해 분압된 전압의 정밀도는 매우 중요하다. 브리더 저항 회로(702)의 분압 정밀도가 낮으면, 차동증폭기(704)에 대한 입력 전압이 변동되므로, 소정 출력 전압(VOUT)은 얻어질 수 없다. 본 발명에 따른 브리더 저항 회로가 사용될 때, 높은 정밀도의 분압이 가능하게 된다. 따라서, IC로서의 제품의 수율이 향상될 수 있고 높은 정밀도의 전압 레귤레이터가 제조될 수 있다.
다음에, 본 발명에 따른 반도체 장치의 제조방법이 도 14a 내지 도 14f 및 도 15a 내지 도 15f를 참조하여 설명된다.
도 14a 내지 도 14f는 본 발명에 따른 반도체 장치 제조방법의 일 실시예를 모식적으로 나타내는 단면도이다.
도 14a에서는, 저농도 N형 실시콘 기판(801)이 준비되고 선택적으로 이온주입법에 의해 P형 불순물이 도입된 후, 열처리가 수행되어 분리, 독립한 P 웰 영역(802)을 형성한다. P 웰 영역(802)의 표면 농도는 대략 1016 atoms/㎤이다. 그 다음, LOCOS법에 의해 선택적으로 대략 8000 옹스트롱의 두께를 갖는 필드 산화막(803)이 형성된다.
다음에 도 14b에 도시된 바와 같이, 게이트 산화막(804)이 형성된 후, 소정 임계값 제어용 채널 도프(channel dope)가 수행된다. 또한, CVD법에 의해 폴리실리콘 층(805)이 대략 4000 옹스트롱의 두께로 퇴적되고, 소정 시트 저항값을 얻도록 이온 주입법에 의해 인 등의 불순물이 도입된다.
다음에, 도 14c에 도시된 바와 같이, 소정 영역이 소정 시트 저항값을 가지도록 선택적으로 이온주입법에 의해 BF2 등의 불순물이 도입된다. 폴리실리콘 층(805)의 소정 영역이 낮은 저항을 가지도록 선택적으로 고농도의 인 등의 불순물이 도입된다. 그 다음, 폴리실리콘 층(805)이 소정 형상으로 에칭가공되어 낮은 저항의 게이트 전극(806) 및 고저항 영역(809)을 갖는 폴리실리콘 저항체(807)를 형성한다. 각각의 폴리실리콘 저항체(807)는 이전 공정에서 형성된 P 웰 영역(802)과 정합하도록 위치된다. 그 다음, 이온주입법에 의해 BF2 등의 P형 불순물이 도입되어 P형 트랜지스터의 소오스 영역(810)과 드레인 영역(811) 및 폴리실리콘 저항체(807)의 저저항 영역(808)을 형성한다. 여기서, N형 트랜지스터는 도시되지 않았지만, P형 트랜지스터의 경우에서와 같이, 이온주입법에 의해 인 등의 N형 불순물은 도입되어 트랜지스터의 소오스 영역과 드레인 영역을 형성한다.
다음에, 도 14d에 도시된 바와 같이, PSG, NSG 등으로 만들어진 중간 절연막(812)이 대략 8000 옹스트롱으로 퇴적하고, 계속해서 콘택트 홀(813)이 그안에 형성된다.
다음에, 도 14e에 도시된 바와 같이, 스퍼터링법에 의해 배선으로서 대략 1㎛의 두께를 갖는 알루미늄 층(814)이 퇴적된 다음, 소정 형상으로 패터닝된다. 이 때, 각각의 폴리실리콘 저항체(807)의 일단에서의 저저항 영역(808)과 접속된 알루미늄 층(814)이 각각의 폴리실리콘 저항체(807) 상에 배치된다. 또한, 도시되지는 않았지만, 알루미늄 층(814)은 각각의 폴리실리콘 저항체(807) 하부에 필드 산화막(803)을 통해서 위치된 P 웰 영역(802)과 접속한다.
다음에, 도 14f에 도시된 바와 같이, 실리콘 질화막으로 만들어진 대략 8000 옹스트롱의 두께를 갖는 보호막(815)이 형성된다. 또한, 도시되지는 않았지만, 보호막(815)의 일부가 본딩 페드 등의 영역을 제공하도록 제거된다. 상기 공정에 의해서, 본 발명에 따른 폴리실리콘 저항체를 갖는 반도체 장치가 완성된다.
도 15a 내지 도 15f는 본 발명에 따른 반도체 장치 제조방법의 다른 실시예를 모식적으로 나타내는 단면도이다.
도 15a에서는, 저농도 N형 실리콘 기판(801)이 준비되고 선택적으로 이온주입법에 의해 P형 불순물이 도입된 후, 열처리가 수행되어 분리, 독립된 P 웰 영역(802)을 형성한다. P 웰 영역(802)의 표면 농도는 대략 1016 atoms/㎤이다. 여기서, P 웰 영역(802)이 후 공정에 의해 폴리실리콘 저항체가 형성되는 영역에 반드시 형성될 필요가 없다는 것이 도 14a 내지 도 14f에 설명된 실시예와 다르다. 다음에, LOCOS법에 의해 선택적으로 대략 8000 옹스트롱의 두께를 갖는 필드 산화막(803)이 형성된다. 다음에, 게이트 산화막(804)이 형성된 후, 소정 임계값 제어용 채널 도프가 수행된다. 또한, CVD법에 의해 폴리실리콘 층(805)이 대략 4000 옹스트롱의 두께로 퇴적된다. 그 다음, 폴리실리콘 층(805)이 낮은 저항을 가지도 록 고농도의 인 등의 불순물이 도입된다.
다음에, 도 15b에 도시된 바와 같이, 폴리실리콘 층(805)이 소정 형상으로 에칭처리되어 낮은 저항의 게이트 전극(806) 및 저저항 폴리실리콘 층(901)을 형성한다.
다음에, 도 15c에 도시된 바와 같이, 열산화법, CVD법 등에 의해 제1 절연막(902)이 형성된다. 제1 절연막(902)은 실리콘 산화막 또는 실리콘 질화막을 포함하는 다층막으로 만들어진다.
다음에, 도 15d에 도시된 바와 같이, 폴리실리콘이 1000 옹스트롱의 두께로 퇴적된 다음, 소정의 시트 저항을 얻도록 이온주입법에 의해 BF2 등의 불순물이 도입된다. 계속해서, 소정 형상으로 패터닝한 후, 이온주입법에 의해 BF2 등의 P형 불순물이 도입되어 저저항 영역(808) 및 P형 트랜지스터의 소오스 영역(810)과 드레인 영역(811)을 동시에 형성한다. 따라서, 각기 저저항 영역(808)들 사이에 있는 고저항 영역(809)을 갖는 폴리실리콘 저항체(807)가 형성될 수 있다. 여기서, 각각의 폴리실리콘 저항체(807)는 제1 절연막(902)을 통해 독립한 저저항 폴리실리콘 층(901) 상에 형성된다. 또한, N형 트랜지스터 영역은 도시되지 않았지만, P형 트랜지스터의 경우에서와 같이, 이온주입법에 의해 인 등의 N형 불순물이 도입되어 트랜지스터의 소오스 영역과 드레인 영역을 형성한다.
다음에, 도 15e에 도시된 바와 같이, PSG, NSG 등으로 만들어진 중간 절연막(812)이 대략 8000 옹스트롱으로 퇴적되고, 계속해서 콘택트 홀(813)이 그 안에 형성된다. 이 때, 폴리실리콘 저항체(807)의 저저항 영역(808) 및 저저항 폴리실리콘 층(901)이 서로 접속될 수 있도록 공통 콘택트 홀(903)이 형성된다.
다음에, 도 15f에 도시된 바와 같이, 스퍼터링법에 의해 배리어 메탈로서 Ti/TiN의 적층막이 대략 1500 옹스트롱으로 퇴적된다. 이후, 배선으로서 대략 1㎛의 두께를 갖는 알루미늄 층(814)이 퇴적된 다음, 소정 형상으로 패터닝된다. 이 때, 각각의 폴리실리콘 저항체(807)의 일단에 위치된 저저항 영역(808)을 폴리실리콘 저항체(807) 하부에 제1 절연층(902)을 통하여 위치된 저저항 폴리실리콘 층(901)과 공통 콘택트 홀(903)을 통하여 접속하기 위한 알루미늄 층(814)은 각각의 폴리실리콘 저항체(807) 상에 배치된다. 다음에, 실리콘 질화막으로 만들어진 대략 8000 옹스트롱의 두께를 갖는 보호막(815)이 형성된다. 또한, 도시되지는 않았지만, 보호막(815)의 일부가 본딩 패드 등의 영역을 제공하도록 제거된다. 상기 공정에 의해서, 본 발명에 따른 폴리실리콘 저항체를 갖는 반도체 장치가 완성된다.
도 1은 본 발명의 반도체 장치에서의 브리더 저항 회로의 일 실시예를 모식적으로 나타내는 단면도,
도 2는 본 발명의 반도체 장치에서의 브리더 저항 회로의 다른 실시예를 모식적으로 나타내는 단면도,
도 3은 본 발명의 반도체 장치에서의 브리더 저항 회로 영역의 일부가 확대된 일 실시예를 모식적으로 나타내는 단면도,
도 4는 0 볼트 내지 5 볼트의 전위가 10 킬로옴의 시트 저항을 갖는 폴리실리콘 저항체 상부에 위치된 알루미늄 배선에 인가되는 경우에 폴리실리콘 저항체의 저항값의 변위와 폴리실리콘 저항체의 막 두께 사이의 관계를 도시하는 도면,
도 5는 본 발명의 반도체 장치의 일 실시예를 나타내는 브리더 저항 회로의 회로도,
도 6은 1000 옹스트롱(angstrom)의 막 두께와 10 킬로옴/스퀘어(kiloohm/square)의 시트 저항을 가지고 브리더 회로를 구성하는 P형 및 N형 폴리실리콘 박막 저항체의 길이와 분압 전압 출력 오차 사이의 관계를 도시하는 도면,
도 7은 본 발명의 반도체 장치의 다른 실시예를 모식적으로 나타내는 단면도,
도 8은 브리더 저항 회로용의 10 킬로옴의 시트 저항을 가지는 폴리실리콘 박막 저항체의 저항값의 온도 계수(TC)와 폴리실리콘 박막 저항체의 막 두께 사이 의 관계를 도시하는 도면,
도 9는 1000 옹스트롱의 막 두께를 갖는 폴리실리콘 막에 대해 BF2가 P형 불순물로서 사용되고 인(phosphorus)이 N형 불순물로서 사용되는 경우에 시트 저항값과 온도 계수(TC) 사이의 관계를 도시하는 도면,
도 10은 본 발명의 반도체 장치의 다른 실시예를 모식적으로 나타내는 단면도,
도 11은 본 발명의 반도체 장치의 다른 실시예를 모식적으로 나타내는 단면도,
도 12는 본 발명에 따른 브리더 저항 회로를 사용하는 전압 검출기의 일 실시예의 블록도,
도 13은 본 발명에 따른 브리더 저항 회로를 사용하는 전압 레귤레이터의 일 실시예의 블록도,
도 14a 내지 도 14f는 본 발명에 따른 반도체 장치 제조방법의 일 실시예를 모식적으로 나타내는 단면도,
도 15a 내지 도 15f는 본 발명에 따른 반도체 장치 제조방법의 다른 실시예를 모식적으로 나타내는 단면도이다.
〈도면의 주요부분에 대한 부호의 설명〉
101 : 실리콘 반도체 기판 102 : 실리콘 산화막
103 : 고농도 N형의 불순물 영역 104 : 고저항 영역
105 : 폴리실리콘 저항체 106 : 폴리실리콘 저항체
107 : 폴리실리콘 저항체 131 : 소오스 영역
132 : 드레인 영역 133 : 폴리실리콘 게이트 전극
134 : MOS형 트랜지스터 135 : 필드 산화막
136 : 알루미늄 배선 137 : 고농도의 불순물 영역
138 : 고저항 영역 139 : 폴리실리콘 박막 저항체
140 : 중간 절연막 151 : 제1 절연막
152 : 금속 배선 153 : 저저항 영역
154 : 고저항 영역 155 : 폴리실리콘 박막 저항체
156 : 제2 절연막 157 : 콘택트 홀
201 : 배선 202 : 배선
203 : 배선 204 : 배선
301 : 웰 영역 302 : 웰 영역
303 : 웰 영역 401 : 고농도 N형의 폴리실리콘 박막
402 : 고농도 N형의 폴리실리콘 박막 403 : 고농도 N형의 폴리실리콘 박막
404 : 제1 절연막 405 : 제2 절연막
506 : 배선과 폴리실리콘 저항체의 고농도 P형의 불순물 영역과의 접속용 콘택트 홀
606 : 배선과 고농도 N형의 폴리실리콘과의 접속용 콘택트 홀
700 : 배선과 폴리실리콘 저항체의 고농도 P형의 불순물 영역 및 고농도 N형 의 폴리실리콘과의 접속용 콘택트 홀
701 : 기준 전압 회로 702 : 브리더 저항 회로
703 : 전류원 704 : 오차 증폭기
705 : N형 트랜지스터 706 : 인버터
707 : P형 트랜지스터 708 : N형 트랜지스터
709 : 기생 다이오드 710 : P형 트랜지스터
801 : 실리콘 기판 802 : P 웰 영역
803 : 필드 산화막 804 : 게이트 산화막
805 : 폴리실리콘 층 806 : 게이트 전극
807 : 폴리실리콘 저항체 808 : 저저항 영역
809 : 고저항 영역 810 : 소오스 영역
811 : 드레인 영역 812 : 중간 절연막
813 : 콘택트 홀 814 : 알루미늄 층
815 : 보호막 901 : 저저항 폴리실리콘 층
902 : 제1 절연막 903 : 공통 콘택트 홀
Claims (2)
- 실리콘 기판을 준비하여 선택적으로 이온주입법에 의해 복수의 분리, 독립한 웰 영역을 형성하는 공정;LOCOS법에 의해 상기 실리콘 기판의 표면에 선택적으로 필드 산화막을 형성하는 공정;게이트 산화막을 형성하고, 임계값 제어용 채널 도프를 수행하고, CVD법에 의해 폴리실리콘 층을 퇴적하며, 원하는 시트 저항값을 얻기 위해 상기 폴리실리콘 층에 선택적으로 이온주입법에 의해 불순물을 도입하는 공정;상기 폴리실리콘 층의 일부 영역이 낮은 저항을 가지도록 상기 폴리실리콘 층에 선택적으로 고농도의 인 등의 불순물을 도입한 후, 낮은 저항의 게이트 전극 및 각기 고저항 영역을 갖는 복수의 폴리실리콘 저항체가 상기 웰 영역과 정합되도록 상기 폴리실리콘 층을 에칭 가공하여, 상기 게이트 전극 및 상기 폴리실리콘 저항체를 위치시키는 공정;이온주입법에 의해 인 등의 N형 불순물을 도입하여 N형 트랜지스터의 소오스 영역과 드레인 영역을 형성하는 공정;이온주입법에 의해, P형 불순물로서 BF2 또는 붕소를 도입하여 P형 트랜지스터의 소오스 영역과 드레인 영역 및 각각의 상기 폴리실리콘 저항체의 저저항 영역을 형성하는 공정;중간 절연막을 퇴적하고, 계속해서 콘택트 홀을 형성하는 공정;스퍼터링법에 의해 배선으로서 알루미늄 층을 퇴적한 다음, 각각의 상기 폴리실리콘 저항체의 일단의 저저항 영역 및 각각의 상기 웰 영역과 접속된 알루미늄 층이 각각의 상기 폴리실리콘 저항체 상에 위치되도록 상기 알루미늄 층을 패터닝하는 공정; 및보호막을 형성하고, 본딩 패드 등의 영역을 제공하도록 상기 보호막의 일부를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
- 실리콘 기판을 준비하여 선택적으로 이온주입법에 의해 복수의 분리, 독립한 웰 영역을 형성하며, LOCOS법에 의해 선택적으로 필드 산화막을 형성하는 공정;게이트 산화막을 형성한 후, 임계값 제어용 채널 도프를 수행하고, CVD법에 의해 제1 폴리실리콘 층을 퇴적하며, 상기 제1 폴리실리콘 층이 낮은 저항을 가지도록 상기 제1 폴리실리콘 층에 고농도의 인 등의 불순물을 도입하는 공정;상기 제1 폴리실리콘 층을 에칭 가공하여 낮은 저항의 게이트 전극 및 복수의 저저항 폴리실리콘 층을 형성하는 공정;열산화법 또는 CVD법에 의해 제1 절연막을 형성하는 공정;상기 제1 폴리실리콘 층의 것보다 얇은 막 두께의 제2 폴리실리콘 층을 퇴적하고, 원하는 시트 저항값을 얻기 위해 상기 제2 폴리실리콘 층에 이온주입법에 의해 불순물을 도입하는 공정;제2 폴리실리콘 층을 사용하는 복수의 폴리실리콘 저항체가 제1 절연막을 통 하여 독립한 저저항 폴리실리콘 층 상에 형성되도록 제2 폴리실리콘 층을 패터닝하는 공정;이온주입법에 의해 인 등의 N형 불순물을 도입하여 N형 트랜지스터의 소오스 영역과 드레인 영역을 형성하는 공정;이온주입법에 의해 P형 불순물로서 BF2 또는 붕소를 도입하여 각각의 상기 폴리실리콘 저항체의 일부에 저저항 영역과 함께 P형 트랜지스터의 소오스 영역과 드레인 영역을 형성하는 공정;중간 절연막을 퇴적하고, 각각의 상기 폴리실리콘 저항체의 저저항 영역과 각각의 상기 저저항 폴리실리콘 층이 공통 콘택트 홀을 통해서 서로 접속되도록 상기 공통 콘택트 홀을 형성하는 공정;스퍼터링법에 의해 배선으로서 알루미늄 층을 퇴적하고, 각각의 상기 폴리실리콘 저항체의 일단에서의 저저항 영역을, 각각의 상기 폴리실리콘 저항체 하부에 상기 제1 절연막을 통하여 위치된 각각의 상기 저저항 폴리실리콘 층과, 공통 콘택트 홀을 통해서 접속하기 위한 알루미늄 층이 각각의 상기 폴리실리콘 저항체 상에 위치되도록 상기 알루미늄 층을 패터닝하는 공정; 및보호막을 형성하고, 본딩 패드 등의 영역을 제공하도록 상기 보호막의 일부를 제거하는 공정을 포함하는 것을 특징으로 하는 반도체 장치 제조방법.
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000260803A JP2002076281A (ja) | 2000-08-30 | 2000-08-30 | 半導体装置およびその製造方法 |
| JPJP-P-2000-260803 | 2000-08-30 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010052888A Division KR20020018148A (ko) | 2000-08-30 | 2001-08-30 | 반도체 장치 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20080095227A KR20080095227A (ko) | 2008-10-28 |
| KR100878924B1 true KR100878924B1 (ko) | 2009-01-15 |
Family
ID=18748757
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010052888A KR20020018148A (ko) | 2000-08-30 | 2001-08-30 | 반도체 장치 및 그 제조 방법 |
| KR1020080099123A KR100878924B1 (ko) | 2000-08-30 | 2008-10-09 | 반도체 장치 및 그 제조방법 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020010052888A KR20020018148A (ko) | 2000-08-30 | 2001-08-30 | 반도체 장치 및 그 제조 방법 |
Country Status (5)
| Country | Link |
|---|---|
| US (2) | US6844599B2 (ko) |
| JP (1) | JP2002076281A (ko) |
| KR (2) | KR20020018148A (ko) |
| CN (1) | CN1307719C (ko) |
| TW (1) | TW516045B (ko) |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6532568B1 (en) * | 2000-10-30 | 2003-03-11 | Delphi Technologies, Inc. | Apparatus and method for conditioning polysilicon circuit elements |
| JPWO2003052829A1 (ja) * | 2001-12-14 | 2005-04-28 | 株式会社日立製作所 | 半導体装置及びその製造方法 |
| CN100365786C (zh) * | 2002-12-31 | 2008-01-30 | 上海贝岭股份有限公司 | 双极集成电路中硅材料质量的检测方法 |
| JP4609985B2 (ja) * | 2004-06-30 | 2011-01-12 | ルネサスエレクトロニクス株式会社 | 半導体チップおよびその製造方法ならびに半導体装置 |
| US7253074B2 (en) * | 2004-11-05 | 2007-08-07 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Temperature-compensated resistor and fabrication method therefor |
| JP4880939B2 (ja) | 2005-07-29 | 2012-02-22 | セイコーインスツル株式会社 | 半導体装置 |
| JP5089194B2 (ja) * | 2007-02-26 | 2012-12-05 | セイコーインスツル株式会社 | 半導体装置及びその製造方法 |
| JP4458129B2 (ja) * | 2007-08-09 | 2010-04-28 | ソニー株式会社 | 半導体装置およびその製造方法 |
| JP5008543B2 (ja) | 2007-12-18 | 2012-08-22 | セイコーインスツル株式会社 | 半導体装置 |
| JP2009266868A (ja) * | 2008-04-22 | 2009-11-12 | Oki Semiconductor Co Ltd | Ｍｏｓｆｅｔおよびｍｏｓｆｅｔの製造方法 |
| US8159040B2 (en) * | 2008-05-13 | 2012-04-17 | International Business Machines Corporation | Metal gate integration structure and method including metal fuse, anti-fuse and/or resistor |
| JP2010182954A (ja) | 2009-02-06 | 2010-08-19 | Seiko Instruments Inc | 半導体装置 |
| DE102010016556A1 (de) * | 2009-04-24 | 2010-11-25 | Intersil Americas Inc., Milpitas | Widerstands-Feineinstellung für Polysilizium |
| JP5029654B2 (ja) * | 2009-05-27 | 2012-09-19 | 株式会社デンソー | 電子制御装置 |
| JP2012174999A (ja) * | 2011-02-23 | 2012-09-10 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
| DE102011100779B4 (de) * | 2011-05-06 | 2022-10-06 | Texas Instruments Deutschland Gmbh | Elektronische Vorrichtung und Verfahren zur Herstellung einer elektronischen Vorrichtung |
| JP2013122947A (ja) * | 2011-12-09 | 2013-06-20 | Seiko Instruments Inc | 半導体装置の製造方法 |
| KR20130139103A (ko) * | 2012-06-12 | 2013-12-20 | 페어차일드코리아반도체 주식회사 | 저항 소자 및 그 제조 방법 |
| JP6073705B2 (ja) * | 2013-02-26 | 2017-02-01 | エスアイアイ・セミコンダクタ株式会社 | ヒューズ回路及び半導体集積回路装置 |
| US9252292B2 (en) * | 2013-09-16 | 2016-02-02 | Infineon Technologies Ag | Semiconductor device and a method for forming a semiconductor device |
| US9553139B2 (en) * | 2015-01-30 | 2017-01-24 | Semiconductor Components Industries, Llc | Semiconductor component and method of manufacture |
| US10643990B2 (en) * | 2018-02-28 | 2020-05-05 | Globalfoundries Singapore Pte. Ltd. | Ultra-high voltage resistor |
| EP3598505B1 (en) * | 2018-07-19 | 2023-02-15 | Mitsubishi Electric R&D Centre Europe B.V. | Temperature estimation of a power semiconductor device |
| CN110767711B (zh) * | 2019-02-28 | 2022-05-06 | 云谷（固安）科技有限公司 | Oled阵列基板、显示面板及显示装置 |
| JP7361567B2 (ja) * | 2019-10-25 | 2023-10-16 | ローム株式会社 | 電子部品 |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930006885A (ko) * | 1991-09-03 | 1993-04-22 | 문정환 | 반도체 소자의 금속배선 방법 |
| US5296726A (en) | 1993-03-31 | 1994-03-22 | Northern Telecom Limited | High value resistive load for an integrated circuit |
| JPH09321229A (ja) * | 1995-08-24 | 1997-12-12 | Seiko Instr Inc | 半導体装置およびその製造方法 |
| US5708284A (en) | 1995-03-20 | 1998-01-13 | Sharp Kabushiki Kaisha | Non-volatile random access memory |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04258175A (ja) * | 1991-02-12 | 1992-09-14 | Mitsubishi Electric Corp | シリコン半導体加速度センサの製造方法 |
| JP2581411B2 (ja) * | 1993-09-14 | 1997-02-12 | 日本電気株式会社 | 半導体記憶回路装置及びその製造方法 |
| US5489547A (en) * | 1994-05-23 | 1996-02-06 | Texas Instruments Incorporated | Method of fabricating semiconductor device having polysilicon resistor with low temperature coefficient |
| KR960009209A (ko) * | 1994-08-19 | 1996-03-22 | 이토 기요시 | 반도체 집적회로 |
| DE19531629C1 (de) * | 1995-08-28 | 1997-01-09 | Siemens Ag | Verfahren zur Herstellung einer EEPROM-Halbleiterstruktur |
| JP3000524B2 (ja) * | 1998-01-30 | 2000-01-17 | セイコーインスツルメンツ株式会社 | 半導体装置の製造方法 |
| JP2000021896A (ja) * | 1998-07-03 | 2000-01-21 | Sony Corp | 半導体装置の製造方法 |
| US6372585B1 (en) * | 1998-09-25 | 2002-04-16 | Texas Instruments Incorporated | Semiconductor device method |
-
2000
- 2000-08-30 JP JP2000260803A patent/JP2002076281A/ja not_active Withdrawn
-
2001
- 2001-07-04 TW TW090116387A patent/TW516045B/zh not_active IP Right Cessation
- 2001-07-27 US US09/916,527 patent/US6844599B2/en not_active Expired - Lifetime
- 2001-08-30 KR KR1020010052888A patent/KR20020018148A/ko active Search and Examination
- 2001-08-30 CN CNB011251395A patent/CN1307719C/zh not_active Expired - Lifetime
-
2004
- 2004-12-03 US US11/004,786 patent/US20050106830A1/en not_active Abandoned
-
2008
- 2008-10-09 KR KR1020080099123A patent/KR100878924B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR930006885A (ko) * | 1991-09-03 | 1993-04-22 | 문정환 | 반도체 소자의 금속배선 방법 |
| US5296726A (en) | 1993-03-31 | 1994-03-22 | Northern Telecom Limited | High value resistive load for an integrated circuit |
| US5708284A (en) | 1995-03-20 | 1998-01-13 | Sharp Kabushiki Kaisha | Non-volatile random access memory |
| JPH09321229A (ja) * | 1995-08-24 | 1997-12-12 | Seiko Instr Inc | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20020018148A (ko) | 2002-03-07 |
| US20020047183A1 (en) | 2002-04-25 |
| CN1340829A (zh) | 2002-03-20 |
| US6844599B2 (en) | 2005-01-18 |
| JP2002076281A (ja) | 2002-03-15 |
| CN1307719C (zh) | 2007-03-28 |
| TW516045B (en) | 2003-01-01 |
| KR20080095227A (ko) | 2008-10-28 |
| US20050106830A1 (en) | 2005-05-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100878924B1 (ko) | 반도체 장치 및 그 제조방법 | |
| JP3526701B2 (ja) | 半導体装置 | |
| US6727556B2 (en) | Semiconductor device and a method of manufacturing thereof | |
| US6759729B1 (en) | Temperature insensitive resistor in an IC chip | |
| US7227214B2 (en) | Semiconductor device and method of manufacturing the same | |
| KR20040006014A (ko) | 반도체장치 | |
| JPH09116027A (ja) | 半導体装置及びその製造方法 | |
| US20040061157A1 (en) | Semiconductor device | |
| US6777754B2 (en) | Semiconductor device and method of manufacturing the same | |
| US6653690B1 (en) | Semiconductor device comprising high density integrated circuit having a large number of insulated gate field effect transistors | |
| JPH07235616A (ja) | 半導体装置および半導体装置の製造方法 | |
| US6653713B2 (en) | Thin film resistor with stress compensation | |
| US7777288B2 (en) | Integrated circuit device and fabrication method therefor | |
| JP2693928B2 (ja) | 半導体集積回路 | |
| US6653688B2 (en) | Semiconductor device | |
| KR100493587B1 (ko) | 반도체장치및그제조방법 | |
| US20040029332A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2956181B2 (ja) | 抵抗素子を有する半導体装置 | |
| JP2006237034A (ja) | 半導体装置 | |
| JPH01260842A (ja) | 半導体集積回路 | |
| JPH03198366A (ja) | 半導体集積回路 | |
| JPH11233715A (ja) | 半導体装置 | |
| JPH01231347A (ja) | 半導体集積回路装置の製造方法 | |
| JPH01173748A (ja) | 半導体集積回路装置 | |
| JPS6022354A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A107 | Divisional application of patent | ||
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20121226 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20131223 Year of fee payment: 6 |
|
| FPAY | Annual fee payment |
Payment date: 20141231 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20151217 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20161221 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20171219 Year of fee payment: 10 |
|
| FPAY | Annual fee payment |
Payment date: 20181219 Year of fee payment: 11 |
|
| FPAY | Annual fee payment |
Payment date: 20191219 Year of fee payment: 12 |