JP5089194B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP5089194B2 JP5089194B2 JP2007045633A JP2007045633A JP5089194B2 JP 5089194 B2 JP5089194 B2 JP 5089194B2 JP 2007045633 A JP2007045633 A JP 2007045633A JP 2007045633 A JP2007045633 A JP 2007045633A JP 5089194 B2 JP5089194 B2 JP 5089194B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- metal film
- semiconductor device
- barrier metal
- wiring
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims description 45
- 238000004519 manufacturing process Methods 0.000 title claims description 27
- 229910052751 metal Inorganic materials 0.000 claims description 97
- 239000002184 metal Substances 0.000 claims description 97
- 230000004888 barrier function Effects 0.000 claims description 59
- 239000010410 layer Substances 0.000 claims description 40
- 239000011229 interlayer Substances 0.000 claims description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 23
- 229920005591 polysilicon Polymers 0.000 claims description 23
- 238000000034 method Methods 0.000 claims description 12
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 229910052710 silicon Inorganic materials 0.000 description 7
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000010030 laminating Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000009832 plasma treatment Methods 0.000 description 2
- 229910018182 Al—Cu Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000002161 passivation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
- H01L23/5225—Shielding layers formed together with wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本発明は、トランジスタ回路とブリーダー抵抗回路とを備えた半導体装置及びその製造方法に関する。詳しくは、ブリーダー抵抗の抵抗値変動を抑制するものである。
電源系ＩＣにおいては一般に、ブリーダー抵抗としてポリシリコンが用いられており、その抵抗値のズレはＩＣ全体の特性に対してクリティカルである。ブリーダー抵抗回路の上層部分には金属膜が配置されるが、配線として用いるのでなく、もっぱらブリーダー抵抗の抵抗値を安定させる為に、その電位をブリーダー抵抗と等しくなるように接続され、近傍の電界を安定させるために用いられている（特許文献１）。さらに、ブリーダー抵抗下層の導電体の電位もまた同様にブリーダー抵抗と等しくなるように接続される。
特開平９−３２１２２９号公報
特開２００６−２２２４１０号公報
トランジスタ回路とブリーダー抵抗回路とを備えた半導体装置においては、ブリーダー抵抗回路の上層へ配置された金属膜は、一般に金属配線に使用する膜をそのまま使用する為、その膜構造は、反射防止膜／配線膜／バリアメタル膜である（特許文献２）。
最上層の反射防止膜としては、ａ−Ｓi，ＴiＮ，ＴiＷ等が用いられるが、必要性に応じて省略されることがある。その下の層である配線膜としてはＳiやＣuを数％含有するアルミニウムが用いられる。更にその下の層であるバリアメタル膜としてはＴiＮ／Ｔi積層膜やＴiＷが用いられる。
ここで、バリアメタル膜はバリア性が高いと同時に応力も高い膜であるがゆえに、その下層のブリーダー抵抗であるポリシリコン膜に応力による抵抗値変動をも及ぼす。そのため、ブリーダー抵抗の上層にバリアメタル膜を配置すると、ブリーダー抵抗の分圧比が不正確となる虞があった。
ここで、バリアメタル膜はバリア性が高いと同時に応力も高い膜であるがゆえに、その下層のブリーダー抵抗であるポリシリコン膜に応力による抵抗値変動をも及ぼす。そのため、ブリーダー抵抗の上層にバリアメタル膜を配置すると、ブリーダー抵抗の分圧比が不正確となる虞があった。
本発明は、上記課題を解決する為に、ブリーダー抵抗回路におけるバリアメタル膜を全て除去するか、或いは、抵抗接合部のみバリアメタルを残し、接合部以外の他のブリーダー抵抗領域上層のバリアメタル膜を除去するものである。
一方、トランジスタ回路の配線として用いられる金属膜については、配線の信頼性の見地から、反射防止膜／配線膜／バリアメタル膜よりなる既存構造からの変更をしない。
一方、トランジスタ回路の配線として用いられる金属膜については、配線の信頼性の見地から、反射防止膜／配線膜／バリアメタル膜よりなる既存構造からの変更をしない。
上記課題を解決する本発明の請求項１に係る半導体装置は、トランジスタ構造の上に層間絶縁膜を介して金属膜を積層してなるトランジスタ回路と、ポリシリコン膜よりなるブリーダー抵抗の上に層間絶縁膜を介して金属膜を積層してなるブリーダー抵抗回路とを備えた半導体装置において、前記トランジスタ回路において積層される前記金属膜はバリアメタル膜及び配線膜からなる一方、前記ブリーダー抵抗回路に積層される前記金属膜は配線膜からなることを特徴とする。
上記課題を解決する本発明の請求項２に係る半導体装置は、トランジスタ構造の上に層間絶縁膜を介して金属膜を積層してなるトランジスタ回路と、ポリシリコン膜よりなるブリーダー抵抗の上に層間絶縁膜を介して金属膜を積層してなるブリーダー抵抗回路とを備えた半導体装置において、前記トランジスタ回路において積層される前記金属膜はバリアメタル膜及び配線膜からなる一方、前記ブリーダー抵抗回路に積層される前記金属膜は、前記ブリーダー抵抗と接合する部分をバリアメタル膜とする以外は、配線膜からなることを特徴とする。
上記課題を解決する本発明の請求項３に係る半導体装置は、請求項１又は２記載の半導体装置における前記金属膜が必要性に応じて反射防止膜を含むことを特徴とする。
上記課題を解決する本発明の請求項４に係る半導体装置の製造方法は、請求項１記載の半導体装置を製造する半導体製造方法であって、前記トランジスタ構造及び前記ブリーダー抵抗の上に前記層間絶縁膜を介して前記金属膜としてバリアメタル膜及び配線膜を形成した後、前記トランジスタ構造における前記バリアメタル膜は残す一方、該ブリーダー抵抗回路における前記バリアメタル膜を除去することを特徴とする。
上記課題を解決する本発明の請求項５に係る半導体装置の製造方法は、請求項２記載の半導体装置を製造する半導体製造方法であって、前記トランジスタ構造及び前記ブリーダー抵抗の上に前記層間絶縁膜を介して前記金属膜としてバリアメタル膜及び配線膜を形成した後、前記トランジスタ構造における前記バリアメタル膜は残す一方、該ブリーダー抵抗回路における前記バリアメタル膜は、前記ブリーダー抵抗に接合する部分以外を除去することを特徴とする。
上記課題を解決する本発明の請求項６に係る半導体装置は、請求項４又は５記載の半導体装置の製造方法における前記金属膜が必要性に応じて反射防止膜を含むことを特徴とする。
本発明では、ブリーダー抵抗の上層にはバリアメタル膜が積層されていないか、或いは、積層されていてもその一部に限られるので、ポリシリコン膜であるブリーダー抵抗に及ぶ応力が少なくなり、ブリーダー抵抗の抵抗値変動を抑えることができる。また、トランジスタ回路の配線として用いられる金属膜についてはバリアメタル膜が存在するので、配線の信頼性を損なう事もない。
以下に実施例として説明する態様が本発明を実施するための最良の形態である。
本発明の第１の実施例に係る半導体装置について、図１を参照して説明する。図１は、本実施例の半導体装置の断面図であり、図中右半分がトランジスタ回路、図中左半分がブリーダー抵抗回路を示す。
本実施例は、図１に示すように、ブリーダー抵抗回路においては、ブリーダー抵抗１０２の上層に層間絶縁膜１０７を配置し、その上層に金属膜として、反射防止膜（図示省略）、配線膜１０３を配置するものである。
本実施例は、図１に示すように、ブリーダー抵抗回路においては、ブリーダー抵抗１０２の上層に層間絶縁膜１０７を配置し、その上層に金属膜として、反射防止膜（図示省略）、配線膜１０３を配置するものである。
即ち、シリコン基板１００上にフィールド酸化膜１０５を介してシールド用電極１０１ａが第１層のポリシリコン膜により形成され、更にその上には絶縁膜（酸化膜）１０６が形成されている。また、シールド用電極１０１ａ上には絶縁膜１０６を介してブリーダー抵抗回路を構成するブリーダー抵抗１０２として第２層のポリシリコン膜が形成されている。絶縁膜１０６は、第１層のポリシリコン膜と第２層のポリシリコン膜とを絶縁するためのものである。フィールド酸化膜１０５はトランジスタ形成領域とブリーダー抵抗領域とを分けるものである。
更に、シールド用電極１０１ａとブリーダー抵抗１０２上には、層間絶縁膜１０７が積層され、その上には金属膜として配線膜１０３が配置されている。層間絶縁膜１０７はポリシリコン膜と配線層１０３とを絶縁するためのものであり、ＣＶＤにより形成された酸化膜等である。配線層１０３は、シールド用電極１０１ａとブリーダー抵抗１０２と一部接合している。配線膜１０３の上には、反射防止膜（図示省略）が配置される。
このように、ブリーダー抵抗１０２の上層には層間絶縁膜１０７が積層されるのみであり、応力も高い膜であるバリアメタル膜が配置されていないので、ポリシリコン膜であるブリーダー抵抗１０２には応力が及ぶことが少なく、ブリーダー抵抗１０２の抵抗値変動が抑制される。
一方、図１に示すように、トランジスタ回路においては、トランジスタ構造の上層に層間絶縁膜１０７を配置し、その上層に金属膜として、反射防止膜（図示省略）、配線膜１０３、バリアメタル膜１０４を配置するものである。
即ち、シリコン基板１００上にフィールド酸化膜１０５を介して、ゲート電極１０１ｂが第１層のポリシリコン膜により形成され、更にその上には絶縁膜（酸化膜）１０６が形成されている。ゲート電極１０１ｂの両側におけるシリコン基板１００上には、ゲート電極１０１ｂと共にトランジスタ回路を構成するドレイン（ソース）領域Ｄ、ソース（ドレイン）領域Ｓが構成されている。フィールド酸化膜１０５は、トランジスタ形成領域とブリーダー抵抗領域とを分けるものであり、ゲート電極１０１ｂの下部ではゲート酸化膜となる。
更に、ドレイン領域Ｄ及びソース領域Ｓ上には層間絶縁膜１０７が積層され、その上には金属膜としてバリアメタル膜１０４及び配線膜１０３が配置されている。層間絶縁膜１０７はポリシリコン膜と配線層１０３とを絶縁するためのものであり、ＣＶＤにより形成された酸化膜等である。配線層１０３は、バリアメタル膜１０４を介して、ドレイン領域Ｄ及びソース領域Ｓ接合している。配線膜１０３の上には、反射防止膜（図示省略）が配置される。層間絶縁膜１０７はポリシリコン膜と配線層とを絶縁するためのものであり、ＣＶＤにより形成された酸化膜等である。
つまり、本発明においては、トランジスタ回路の配線として用いられる金属膜については、配線の信頼性の見地から、反射防止膜／配線膜１０３／バリアメタル膜１０４よりなる既存構造からの変更をしない。
なお、トランジスタ回路、ブリーダー抵抗回路の双方において、金属膜の最上層となる反射防止膜は必要性に応じて省略することができる。また、トランジスタ回路としては、ブリーダー抵抗を使用する電源系ＩＣ（例えば、ボルテージディテクタ等）とすることができる。
なお、トランジスタ回路、ブリーダー抵抗回路の双方において、金属膜の最上層となる反射防止膜は必要性に応じて省略することができる。また、トランジスタ回路としては、ブリーダー抵抗を使用する電源系ＩＣ（例えば、ボルテージディテクタ等）とすることができる。
このように説明したように、本実施例によれば、ブリーダー抵抗回路においてブリーダー抵抗１０２の上層部分に配置される金属膜にはバリアメタル膜が存在しないので、その下層のブリーダー抵抗１０２には応力が及ぶことが少なく、ブリーダー抵抗１０２の抵抗値変動が抑制される。これによって精度の良いブリーダー抵抗を得ることができる。
一方、トランジスタ回路の配線として用いられる金属膜についてはバリアメタル膜１０４が存在するので、配線の信頼性を損なう事もない。
一方、トランジスタ回路の配線として用いられる金属膜についてはバリアメタル膜１０４が存在するので、配線の信頼性を損なう事もない。
本発明の第２の実施例に係る半導体装置について、図２を参照して説明する。図２は、本実施例の半導体装置の断面図であり、図中右半分がトランジスタ回路、図中左半分がブリーダー抵抗回路を示す。
本実施例は、ブリーダー抵抗回路においてはブリーダー抵抗１０２の上層に層間絶縁膜１０７を配置し、その上層に金属膜として、反射防止膜（図示省略）／配線膜１０３を配置し、ブリーダー抵抗１０２と配線膜１０３の接合部のみバリアメタル膜１０４を残し、他のブリーダー抵抗領域ではバリアメタル膜を除去したものである。
一方、トランジスタ回路においてはトランジスタ構造の上層に層間絶縁膜１０７を配置し、その上層に金属膜として、反射防止膜（図示省略）／配線膜１０３／バリアメタル膜１０４を配置したものである。
一方、トランジスタ回路においてはトランジスタ構造の上層に層間絶縁膜１０７を配置し、その上層に金属膜として、反射防止膜（図示省略）／配線膜１０３／バリアメタル膜１０４を配置したものである。
従って、本実施例においては、ブリーダー抵抗１０２は、バリアメタル膜１０４を介して配線膜１０３と接合しているため、バリアメタル膜１０４から応力が及ぶことは避けられないものの、バリアメタル膜１０４は配線膜１０３と接合する部分に限られ、他の領域では除去されるため、バリアメタル膜１０４からブリーダー抵抗１０２への応力の影響を最小限に抑えられ、ブリーダー抵抗１０２の抵抗値変動が抑制される。これによって精度の良いブリーダー抵抗を得ることができる。更には、バリアメタル膜１０４により配線の信頼性を確保できるという利点もある。
尚、その他の構成については、前述した実施例１と同様であり、同一箇所には同一符号を付して、重複する説明を省略する。
尚、その他の構成については、前述した実施例１と同様であり、同一箇所には同一符号を付して、重複する説明を省略する。
本発明の第３の実施例に係る半導体装置の製造方法について、図３〜図１１を参照して説明する。図３〜図１１は、本実施例の半導体装置の製造工程を示す断面図であり、図中右半分がトランジスタ回路、図中左半分がブリーダー抵抗回路を示す。
予め、図３に示すように、シリコン基板１００上にフィールド酸化膜１０５を介して、ブリーダー抵抗領域においてはシールド用電極１０１ａが、トランジスタ回路領域においてはゲート電極１０１ｂが何れも第１層のポリシリコン膜により形成され、更にその上には絶縁膜（酸化膜）１０６が形成されている。ゲート電極１０１ｂの両側におけるシリコン基板１００上には、ゲート電極１０１ｂと共にトランジスタ回路を構成するドレイン（ソース）領域Ｄ、ソース（ドレイン）領域Ｓが構成され、また、シールド用電極１０１ａ上には絶縁膜１０６を介してブリーダー抵抗回路を構成するブリーダー抵抗１０２として第２層のポリシリコン膜が形成されている。
絶縁膜１０６は、第１層のポリシリコン膜と第２層のポリシリコン膜とを絶縁するためのものである。更に、シールド用電極１０１ａ、ブリーダー抵抗１０２、ドレイン（ソース）領域Ｄ及びソース（ドレイン）領域Ｓ上には、電気的な接続を取るためのコンタクトホールＣがそれぞれ形成されるよう層間絶縁膜１０７が積層されている。層間絶縁膜１０７はポリシリコン膜と配線層とを絶縁するためのものであり、ＣＶＤにより形成された酸化膜等である。
先ず、図４に示すように、コンタクトホールＣを含んで、層間絶縁膜１０７上には、バリアメタル膜１０４を積層させ、図５に示すように、バリアメタル膜１０４上には、フォトレジスト１０８を積層する。図５では、既に塗布と露光と現像が済んだ状態であるため、フォトレジスト１０８には、コンタクトホールＣを除いてブリーダー抵抗領域に開口部が形成されている。
次に、図６に示すように、フォトレジスト１０８をマスクとして、開口部におけるバリアメタル膜１０４をエッチングにより部分的に除去する。従って、フォトレジスト１０８の開口部においては、層間絶縁膜１０７が露出する。尚、バリアメタル膜１０４は、トランジスタ回路領域においては除去されず残存し、ブリーダー抵抗回路領域においても、コンタクトホールＣを含む周辺部は除去されず残存する。
引き続き、図７に示すように、フォトレジスト１０８をプラズマ処理等により剥離して、トランジスタ回路領域においるバリアメタル膜１０４と、ブリーダー抵抗回路領域におけるコンタクトホールＣを含む周辺部のバリアメタル膜１０４とをそれぞれ露出する。
そして、図８に示すように、バリアメタル膜１０４の一部除去により露出した層間絶縁膜１０７及び除去されなかったバリアメタル膜１０４の上に、Ａl，Ａl−Ｃu等の配線層１０３をスパッタ等で堆積させ、図９に示すように、配線を形成するためのフォトレジスト１０９を塗布・露光・現像してパターニングする。
そして、図８に示すように、バリアメタル膜１０４の一部除去により露出した層間絶縁膜１０７及び除去されなかったバリアメタル膜１０４の上に、Ａl，Ａl−Ｃu等の配線層１０３をスパッタ等で堆積させ、図９に示すように、配線を形成するためのフォトレジスト１０９を塗布・露光・現像してパターニングする。
更に、図１０に示すように、フォトレジスト１０９をマスクとして、配線を形成するために配線層１０３をエッチングし、図１１に示すように、フォトレジスト１０９をプラズマ処理等により剥離する。
尚、この後、図示は省略するが、表面保護のため、パッシベーション膜（酸化膜主体の絶縁膜）を形成する。
尚、この後、図示は省略するが、表面保護のため、パッシベーション膜（酸化膜主体の絶縁膜）を形成する。
上述したように本実施例に係る半導体装置の製造方法によれば、トランジスタ領域及び前記ブリーダー抵抗領域の上には層間絶縁膜１０７を介して金属膜としてバリアメタル膜１０４及び配線膜１０３を形成した後、トランジスタ領域におけるバリアメタル膜１０４は残す一方、ブリーダー抵抗回路におけるバリアメタル膜１０４は、ブリーダー抵抗１０２に接合する部分以外を除去するので、応力も高い膜であるバリアメタル膜１０４からポリシリコン膜であるブリーダー抵抗１０２には及ぶ応力による抵抗値変動を最小限に抑えることが可能となる。
尚、上記実施例では、ブリーダー抵抗１０２に接合する部分におけるバリアメタル膜１０４を残したが、配線の信頼性の問題がなければ、ブリーダー抵抗領域のバリアメタル膜を全て除去するようにしても良い。
本発明は、トランジスタ回路とブリーダー抵抗回路とを備えた半導体装置及びその製造方法であって、ブリーダー抵抗の応力による抵抗値変動を抑制するものとして広く産業上の利用が可能なものである。
１００ シリコン基板
１０１ａ シールド用電極（第１層のポリシリコン）
１０１ｂ ゲート電極（第１層のポリシリコン）
１０２ ブリーダー抵抗（第２層のポリシリコン）
１０３ 配線膜
１０４ バリアメタル膜
１０５ フィールド酸化膜
１０６ 絶縁膜（酸化膜）
１０７ 層間絶縁膜
１０８，１０９ フォトレジスト
Ｃ コンタクトホール
Ｄ ドレイン（ソース）領域
Ｓ ソース（ドレイン）領域
１０１ａ シールド用電極（第１層のポリシリコン）
１０１ｂ ゲート電極（第１層のポリシリコン）
１０２ ブリーダー抵抗（第２層のポリシリコン）
１０３ 配線膜
１０４ バリアメタル膜
１０５ フィールド酸化膜
１０６ 絶縁膜（酸化膜）
１０７ 層間絶縁膜
１０８，１０９ フォトレジスト
Ｃ コンタクトホール
Ｄ ドレイン（ソース）領域
Ｓ ソース（ドレイン）領域
Claims (6)
- トランジスタ構造の上に層間絶縁膜を介して金属膜を積層してなるトランジスタ回路と、ポリシリコン膜よりなるブリーダー抵抗の上に層間絶縁膜を介して金属膜を積層してなるブリーダー抵抗回路とを備えた半導体装置において、前記トランジスタ回路において積層される前記金属膜はバリアメタル膜及び配線膜からなる一方、前記ブリーダー抵抗回路に積層される前記金属膜は配線膜からなることを特徴とする半導体装置。
- トランジスタ構造の上に層間絶縁膜を介して金属膜を積層してなるトランジスタ回路と、ポリシリコン膜よりなるブリーダー抵抗の上に層間絶縁膜を介して金属膜を積層してなるブリーダー抵抗回路とを備えた半導体装置において、前記トランジスタ回路において積層される前記金属膜はバリアメタル膜及び配線膜からなる一方、前記ブリーダー抵抗回路に積層される前記金属膜は、前記ブリーダー抵抗と接合する部分をバリアメタル膜とする以外は、配線膜からなることを特徴とする半導体装置。
- 前記金属膜は、必要性に応じて反射防止膜を含むことを特徴とする請求項１又は２記載の半導体装置。
- 請求項１記載の半導体装置を製造する半導体製造方法であって、前記トランジスタ構造及び前記ブリーダー抵抗の上に前記層間絶縁膜を介して前記金属膜としてバリアメタル層及び配線膜を形成した後、前記トランジスタ構造における前記バリアメタル層は残す一方、該ブリーダー抵抗回路における前記バリアメタル層を除去することを特徴とする半導体装置の製造方法。
- 請求項２記載の半導体装置を製造する半導体製造方法であって、前記トランジスタ構造及び前記ブリーダー抵抗の上に前記層間絶縁膜を介して前記金属膜としてバリアメタル層及び配線膜を形成した後、前記トランジスタ構造における前記バリアメタル層は残す一方、該ブリーダー抵抗回路における前記バリアメタル層は、前記ブリーダー抵抗に接合する部分以外を除去することを特徴とする半導体装置の製造方法。
- 前記金属膜は、必要性に応じて反射防止膜を含むことを特徴とする請求項４又は５記載の半導体装置の製造方法。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007045633A JP5089194B2 (ja) | 2007-02-26 | 2007-02-26 | 半導体装置及びその製造方法 |
| TW097106335A TWI425619B (zh) | 2007-02-26 | 2008-02-22 | Semiconductor device and manufacturing method thereof |
| KR20080017314A KR101480187B1 (ko) | 2007-02-26 | 2008-02-26 | 반도체 장치 및 그 제조 방법 |
| CNA2008100966558A CN101276816A (zh) | 2007-02-26 | 2008-02-26 | 半导体装置及其制造方法 |
| US12/037,620 US8648442B2 (en) | 2007-02-26 | 2008-02-26 | Semiconductor device and method of manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2007045633A JP5089194B2 (ja) | 2007-02-26 | 2007-02-26 | 半導体装置及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2008210964A JP2008210964A (ja) | 2008-09-11 |
| JP5089194B2 true JP5089194B2 (ja) | 2012-12-05 |
Family
ID=39714930
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2007045633A Expired - Fee Related JP5089194B2 (ja) | 2007-02-26 | 2007-02-26 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US8648442B2 (ja) |
| JP (1) | JP5089194B2 (ja) |
| KR (1) | KR101480187B1 (ja) |
| CN (1) | CN101276816A (ja) |
| TW (1) | TWI425619B (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012174999A (ja) * | 2011-02-23 | 2012-09-10 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
| US20180269270A1 (en) * | 2017-03-14 | 2018-09-20 | Ablic Inc. | Semiconductor device |
| DE112019006756T5 (de) * | 2019-01-29 | 2021-10-14 | Mitsubishi Electric Corporation | Halbleiterelement und leistungswandlereinheit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3526701B2 (ja) * | 1995-08-24 | 2004-05-17 | セイコーインスツルメンツ株式会社 | 半導体装置 |
| US5998249A (en) * | 1998-05-29 | 1999-12-07 | Taiwan Semiconductor Manufacturing Company Ltd. | Static random access memory design and fabrication process featuring dual self-aligned contact structures |
| US6228735B1 (en) * | 1998-12-15 | 2001-05-08 | United Microelectronics Corp. | Method of fabricating thin-film transistor |
| US6326256B1 (en) * | 1998-12-18 | 2001-12-04 | Texas Instruments Incorporated | Method of producing a laser trimmable thin film resistor in an integrated circuit |
| JP2001060668A (ja) * | 1999-07-01 | 2001-03-06 | Intersil Corp | 抵抗温度係数の小さい抵抗器（ＴＣＲＬ）による改善されたＢｉＣＭＯＳプロセス |
| JP2002076281A (ja) * | 2000-08-30 | 2002-03-15 | Seiko Instruments Inc | 半導体装置およびその製造方法 |
| JP3764848B2 (ja) * | 2000-10-24 | 2006-04-12 | セイコーインスツル株式会社 | 半導体装置 |
| JP3737045B2 (ja) * | 2001-11-13 | 2006-01-18 | 株式会社リコー | 半導体装置 |
| TW530382B (en) * | 2001-12-06 | 2003-05-01 | United Microelectronics Corp | Method of forming a metal interconnect |
| US7999352B2 (en) * | 2004-02-19 | 2011-08-16 | Ricoh Company, Ltd. | Semiconductor device |
| JP2006054325A (ja) * | 2004-08-12 | 2006-02-23 | Seiko Instruments Inc | 半導体装置 |
| JP2006222410A (ja) * | 2004-11-10 | 2006-08-24 | Ricoh Co Ltd | 半導体装置及びその製造方法 |
| TW200704794A (en) * | 2005-03-18 | 2007-02-01 | Applied Materials Inc | Process for electroless copper deposition |
-
2007
- 2007-02-26 JP JP2007045633A patent/JP5089194B2/ja not_active Expired - Fee Related
-
2008
- 2008-02-22 TW TW097106335A patent/TWI425619B/zh not_active IP Right Cessation
- 2008-02-26 KR KR20080017314A patent/KR101480187B1/ko active IP Right Grant
- 2008-02-26 US US12/037,620 patent/US8648442B2/en not_active Expired - Fee Related
- 2008-02-26 CN CNA2008100966558A patent/CN101276816A/zh active Pending
Also Published As
| Publication number | Publication date |
|---|---|
| KR101480187B1 (ko) | 2015-01-07 |
| KR20080079224A (ko) | 2008-08-29 |
| JP2008210964A (ja) | 2008-09-11 |
| TW200843084A (en) | 2008-11-01 |
| US8648442B2 (en) | 2014-02-11 |
| CN101276816A (zh) | 2008-10-01 |
| US20080203532A1 (en) | 2008-08-28 |
| TWI425619B (zh) | 2014-02-01 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7880256B2 (en) | Semiconductor device with passivation layer covering wiring layer | |
| US8373270B2 (en) | Semiconductor integrated circuit device and method of manufacturing same | |
| TWI573238B (zh) | Semiconductor device | |
| US20100164105A1 (en) | Semiconductor device and method of manufacturing the same | |
| JP2009147218A (ja) | 半導体装置とその製造方法 | |
| TW201903921A (zh) | 半導體裝置及其製造方法 | |
| JP2007019128A (ja) | 半導体装置 | |
| JP5089194B2 (ja) | 半導体装置及びその製造方法 | |
| JP2009224492A (ja) | 半導体装置及びその製造方法 | |
| JPH1140564A (ja) | 半導体装置およびその製造方法 | |
| JP2008091457A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JP3866710B2 (ja) | 半導体ウェーハ及びそのダイシング方法 | |
| JP2008004598A (ja) | ダイシング装置，ダイシング方法，半導体装置，及び半導体装置の製造方法 | |
| JP2005294581A (ja) | 半導体装置およびその製造方法 | |
| JP2008235402A (ja) | 半導体装置およびその製造方法 | |
| JP2006203025A (ja) | 半導体装置及びその製造方法 | |
| JP2008066450A (ja) | 半導体装置 | |
| JP6524730B2 (ja) | 半導体装置 | |
| JP2006005213A (ja) | 半導体装置の製造方法及び半導体装置 | |
| JP2004296499A (ja) | 半導体装置及びその製造方法 | |
| JP2009088001A (ja) | 半導体装置及びその製造方法 | |
| JPH10135329A (ja) | コンタクトパッドを有する半導体装置とその製造方法 | |
| JP2007053285A (ja) | 半導体装置 | |
| JP2004266126A (ja) | ゲート電極を有する半導体装置およびその製造方法 | |
| JP2006013056A (ja) | 半導体集積回路装置及び回路配線方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091105 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091113 |
|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20091117 |
|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20091118 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20120730 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20120904 |
|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20120911 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20150921 Year of fee payment: 3 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 5089194 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| LAPS | Cancellation because of no payment of annual fees |